JP2017174937A - 半導体装置 - Google Patents

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Abstract

【課題】窒化物系半導体材料を用いた小型化された半導体装置を提供する。
【解決手段】第１の面１２と、第１の面１２の反対側に設けられた第２の面１４と、を有する基板１０と、第１の面１２上に設けられた第１の窒化物半導体層６と、第１の窒化物半導体層６上に設けられた複数のソース電極２０と、第１の窒化物半導体層６上に設けられた複数のドレイン電極３０と、第１の窒化物半導体層６上の、複数のソース電極２０と複数のドレイン電極３０の間に設けられた複数のゲート電極４０と、第２の面１４に接して設けられ、複数のソース電極２０に電気的に接続された第１の配線２４と、複数のドレイン電極３０に電気的に接続された、アクティブ領域上に設けられた第２の配線３４と、第２の面１４に接して設けられ、複数のゲート電極に電気的に接続された第３の配線４４と、第１の窒化物半導体層６６と第２の配線３４の間に設けられた層間絶縁膜６０と、を備える。
【選択図】図２

Description

本発明の実施の形態は、半導体装置に関する。
窒化物系半導体材料は高い破壊電界強度と高い電子移動度を有するため、パワーエレクトロニクス用半導体装置や高周波パワー半導体装置などへの応用が期待されている。
横型パワーエレクトロニクス用半導体装置においては、大電流で駆動させるためにゲート幅を大きくすることが望ましい。このときに、マルチフィンガ−構造が好ましく用いられる。ここで、マルチフィンガ−構造を有する横型パワーエレクトロニクス用半導体装置は、ゲート幅が大きくなり大型化するため、小型化が望まれている。
特開２００９−１２４００２号公報
小型化された半導体装置を提供する。
実施形態の半導体装置は、第１の面と、第１の面の反対側に設けられた第２の面と、を有する基板と、第１の面上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられた複数のソース電極と、第１の窒化物半導体層上の、複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、第１の窒化物半導体層上の、複数のソース電極と複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、第２の面に接して設けられ、複数のソース電極に電気的に接続された第１の配線と、複数のドレイン電極に電気的に接続された、アクティブ領域上に設けられた第２の配線と、第２の面に接して設けられ、複数のゲート電極に電気的に接続された第３の配線と、第１の窒化物半導体層と第２の配線の間に設けられた層間絶縁膜と、を備える。
第１の実施形態の半導体装置１００の模式上面図である。 第１の実施形態の半導体装置１００の要部の模式断面図である。 第１の実施形態の半導体装置１００の第１の連結部２２と第３の連結部２４を示す模式上面図である。 第１の実施形態の半導体装置１００を用いた半導体パッケージ１０００の模式上面図である。 第１の実施形態の比較となる半導体装置８００の要部の模式断面図である。 第１の実施形態の比較となる半導体装置８００を用いた半導体パッケージ８０００の模式上面図である。 第２の実施形態の半導体装置２００の要部の模式断面図である。 第３の実施形態の半導体装置３００の要部の模式断面図である。 第４の実施形態の半導体装置４００の要部の模式断面図である。
以下、図面を用いて本発明の実施の形態を説明する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面の反対側に設けられた第２の面と、を有する基板と、第１の面上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられた複数のソース電極と、第１の窒化物半導体層上の、複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、第１の窒化物半導体層上の、複数のソース電極と複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、第２の面に接して設けられ、複数のソース電極に電気的に接続された第１の配線と、複数のドレイン電極に電気的に接続された、アクティブ領域上に設けられた第２の配線と、第２の面に接して設けられ、複数のゲート電極に電気的に接続された第３の配線と、第１の窒化物半導体層と第２の配線の間に設けられた層間絶縁膜と、を備える。
図１は、本実施形態の半導体装置１００の模式上面図である。図１（ａ）は、本実施形態の半導体装置１００の基板１０と第１の配線２４と第２の配線３４と第３の配線４４の位置関係を示す模式上面図である。図１（ｂ）は、本実施形態の半導体装置１００の電極構造を示す模式図である。図２は、本実施形態の半導体装置１００の要部の模式断面図である。
本実施形態の半導体装置は、たとえばＧａＮ（窒化ガリウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）、ＩｎＧａＮ（窒化インジウムガリウム）といった窒化物半導体を用いた、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。また、本実施形態の半導体装置１００の電極構造は、マルチフィンガー構造である。
半導体装置１００は、第１の窒化物半導体層６と、第２の窒化物半導体層４と、ゲート絶縁膜８と、基板１０と、ソース電極２０と、第１の連結部２２と、第１の配線２４と、ドレイン電極３０と、第２の連結部３２と、第２の配線３４と、ゲート電極４０と、第３の連結部４２と、第３の配線４４と、層間絶縁膜６０と、素子分離領域６２と、絶縁層６６と、アクティブ領域６８と、を備える。
基板１０は、第１の面１２と、第１の面の反対側に設けられた第２の面１４と、を有する。例えば、Ｓｉ（シリコン）基板である。Ｓｉ基板以外にも、例えば、サファイヤ基板や、炭化珪素（ＳｉＣ）基板を用いることが可能である。
第１の窒化物半導体層６は、第１の面１２上に設けられている。第１の窒化物半導体層６は、第１の半導体層６ａと、第１の半導体層６ａ上に設けられている第２の半導体層６ｂと、を有する。第２の半導体層６ｂのバンドギャップは、第１の半導体層６ａのバンドギャップよりも大きい。
第１の半導体層６ａは、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、アンドープのＧａＮである。第１の半導体層６ａの膜厚は、例えば、０．５μｍ以上３μｍ以下である。第２の半導体層６ｂは、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、アンドープのＡｌ０．２Ｇａ０．８Ｎである。第２の半導体層６ｂの膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
第１の半導体層６ａと第２の半導体層６ｂの間にはヘテロ接合界面が形成される。半導体装置１００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
第２の窒化物半導体層（バッファ層）４は、基板１０と第１の窒化物半導体層６の間に設けられている。第２の窒化物半導体層４を設けることにより、基板１０と第１の窒化物半導体層６の間の格子不整合が緩和され、結晶性の高い第１の窒化物半導体層６が形成される。これにより、高性能な半導体装置が実現される。第２の窒化物半導体層４は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造である。
半導体装置１００は、第１の窒化物半導体層６（第２の半導体層６ｂ）上に設けられた複数のソース電極２０と、第１の窒化物半導体層６上に設けられた複数のドレイン電極３０と、第１の窒化物半導体層６上に設けられた複数のゲート電極４０と、を備える。複数のドレイン電極３０は、複数のソース電極２０の間のそれぞれに設けられている。また、複数のゲート電極４０は、複数のソース電極２０と複数のドレイン電極３０の間のそれぞれに設けられている。
電圧印加時の電界集中の緩和及び電流コラプスの抑制のため、複数のソース電極２０は、基板１０に電気的に接続されることにより、基板２と同電位になっていることが好ましい。
第１の配線２４は、第２の面１４に接して設けられている。第１の配線２４は、複数のソース電極２０と電気的に接続されている。なお、本実施形態の半導体装置１００において、例えば「第１の配線２４は、第２の面１４に接して設けられている」という場合は、第１の配線２４と第２の面１４が直接接している場合と、第１の配線２４と第２の面１４の間に中間層等が設けられていることにより第１の配線２４と第２の面１４が間接的に接している場合と、を含む。
図３は、第１の実施形態の半導体装置１００の、第１の連結部２２と第３の連結部２４を示す模式上面図である。
第１の連結部２２は、第１の配線２４と複数のソース電極２０の間に設けられている。第１の連結部２２は、第１の配線２４と複数のソース電極２０を電気的に接続する。ここで、複数のソース電極２０と電気的に接続される配線が複数設けられている場合は、第１の窒化物半導体層６に平行な面内においてもっとも大きな内接円を描くことができる配線を第１の配線２４とする。そして、その他の配線を第１の連結部２２とする。
複数の第１の連結部２２は、複数のソース電極２０と第１の配線２４の間に、離間してそれぞれ設けられていてもよい。なお、第１の連結部２２は、複数のソース電極２０と第１の配線２４の間に１個設けられていてもよい。
第２の配線３４は、アクティブ領域６８上に設けられている。第２の配線３４は、複数のドレイン電極３０と電気的に接続されている。アクティブ領域６８とは、トランジスタが形成されている領域をいう。具体的には、アクティブ領域とは、ソース電極２０、ドレイン電極３０又はゲート電極４０が配置されたトランジスタ動作する領域をいう。
第２の配線３４をアクティブ領域６８の全体の上ではなく一部の上に設けることにより、第２の配線３４を小型にしても良い。第２の配線３４を小型にすることにより、窒化物半導体層と第２の配線３４の間に生じる寄生容量を小さくすることができる。なお、第２の配線３４は、アクティブ領域６８全体の上に設けられていてもよい。
第２の連結部３２は、第２の配線３４と複数のドレイン電極３０の間に設けられている。第２の連結部３２は、第２の配線３４と複数のドレイン電極３０を電気的に接続する。ここで、複数のドレイン電極３０と電気的に接続される配線が複数設けられている場合は、第１の窒化物半導体層６に平行な面内においてもっとも大きな内接円を描くことができる配線を第２の配線３４とする。そして、その他の配線を第２の連結部３２とする。
複数の第２の連結部３２は、複数のドレイン電極３０と第２の配線３４の間に、離間してそれぞれ設けられていてもよい。なお、第２の連結部３２は、複数のドレイン電極３０と第２の配線３４の間に１個設けられていてもよい。
第３の配線４４は、第２の面１４に接して設けられている。第３の配線４４は、複数のゲート電極４０と電気的に接続されている。
第３の連結部４２は、第３の配線４４と複数のゲート電極４０の間に設けられている。第３の連結部４２は、第３の配線４４と複数のゲート電極４０を電気的に接続する。ここで、複数のゲート電極４０と電気的に接続される配線が複数設けられている場合は、第１の窒化物半導体層６に平行な面内においてもっとも大きな内接円を描くことができる配線を第３の配線４４とする。そして、その他の配線を第３の連結部４２とする。
複数の第３の連結部４２は、複数のゲート電極４０と第３の配線４４の間に、離間してそれぞれ設けられていてもよい。なお、第３の連結部４２は、複数のゲート電極４０と第３の配線４４の間に１個設けられていてもよい。
複数のソース電極２０と複数のドレイン電極３０は、たとえば、Ｔｉ（チタン）とＡｌ（アルミニウム）の積層構造を含むことが好ましい。複数のゲート電極４０は、たとえば、ＴｉＮ（窒化チタン）、ＭｏＮ(窒化モリブデン)、ＷＮ（窒化タングステン）、ＴａＮ（窒化タンタル）Ｎｉ（ニッケル）が好ましく用いられる。第１の連結部２２、第２の連結部３２および第３の連結部４２は、たとえば、ＴｉとＡｌの積層構造からなることが好ましい。また、第１の配線２４、第２の配線３４および第３の配線４４は、たとえば、Ａｌ、Ｃｕ（銅）、またはＡｕ（金）からなることが好ましい。
層間絶縁膜６０は、第１の窒化物半導体層６と、複数のソース電極２０と、第１の連結部２２と、第１の配線２４と、複数のドレイン電極３０と、第２の連結部３２と、第２の配線３４と、複数のゲート電極４０と、第３の連結部４２と、第３の配線４４と、の周囲に設けられている。または、層間絶縁膜６０は、第１の窒化物半導体層６と第２の配線３４の間に設けられている。層間絶縁膜６０は、ポリイミド膜やＢＣＢ（ベンゾシクロブテン）膜からなることが、比誘電率が小さく基板−ソース電極間の寄生容量を小さくすることが出来るため好ましい。
絶縁層６６は、第３の連結部４２と基板１０の間に設けられている。絶縁層６６は、第３の連結部４２（第３の配線）と基板１０を絶縁する。絶縁層６６の材料としては、例えば、ＳｉＮ（窒化シリコン）、ＡｌＮ（窒化アルミニウム）、ＳｉＯ２（酸化シリコン）またはＡｌ２Ｏ３（酸化アルミニウム）が好ましく用いられる。
ゲート絶縁膜８は、複数のゲート電極４０と第１の窒化物半導体層６の間に設けられている。ゲート絶縁膜８の材料としては、例えば、ＳｉＮ（窒化シリコン）、ＡｌＮ（窒化アルミニウム）、ＳｉＯ２（酸化シリコン）またはＡｌ２Ｏ３（酸化アルミニウム）が好ましく用いられる。なお、ゲート絶縁膜８は、なくてもよい。
半導体装置１００には、素子分離境界６４が設けられていてもよい。このとき、素子分離境界６４の外側の窒化物半導体層上には、素子分離領域６２が設けられる。素子分離領域６２は、たとえば窒化物半導体層へのＡｒイオン注入により作製される。あるいは素子分離領域６２は、比誘電率の低いポリイミド膜やＢＣＢ（ベンゾシクロブテン）膜などの絶縁体材料を窒化物半導体層に埋め込むことにより作製されてもよい。素子分離境界６４の内側には、アクティブ領域６８が設けられている。
第１の配線２４の膜厚ｔ１は、第２の配線３４の膜厚ｔ２より大きいことが好ましい。
第１の窒化物半導体層６の比誘電率をεｆ、膜厚をｄｆ、層間絶縁膜６０の比誘電率をεｄ、膜厚をｄｄとしたとき、εｆとｄｆの比はεｄとｄｄの比より大きい、言い換えると（εｆ／ｄｆ）＞（εｄ／ｄｄ）であることが好ましい。また、本実施形態の場合は、第２の窒化物半導体層４の比誘電率をεａ、膜厚をｄａ、第１の半導体層６ａの比誘電率をεｂ、膜厚をｄｂ、第２の半導体層の比誘電率をεｃ、膜厚をｄｃとしたときに、（εａεｂεｃ／（ｄａεｂεｃ＋ｄｂεａεｃ＋ｄｃεａεｂ））＞（εｄ／ｄｄ）であることが好ましい。
図４は、本実施形態の半導体装置１００を用いた半導体パッケージ１０００の模式上面図である。
半導体パッケージ１０００は、半導体装置１００と、ソース端子（第１の端子）７０と、ドレイン端子（第２の端子）７２と、ゲート端子（第３の端子）７４と、第１のボンディングワイヤ７６と、第２のボンディングワイヤ７８と、パッケージ基板８２と、を備える。ソース端子７０とドレイン端子７２とゲート端子７４は、パッケージ基板８２上に設けられる。
半導体装置１００は、第２の配線３４がドレイン端子７２と接触して電気的に接続されるように、パッケージ基板８２上に配置される。これにより、半導体パッケージ１０００の上面には第１の配線２４と第３の配線４４が配置される。なお第２の配線３４とドレイン端子７２の間に導電ペースト等が設けられていてもよい。第１の配線２４とソース端子７０は、第１のボンディングワイヤ７６により電気的に接続される。第３の配線４４とゲート端子７４は、第２のボンディングワイヤ７８により電気的に接続される。なお、第１の配線２４とソース端子７０又は第３の配線４４とゲート端子７４を電気的に接続する手段は、ボンディングワイヤに限定されない。
次に、本実施形態の作用効果について記載する。
図５は、本実施形態の比較となる半導体装置８００の要部の模式断面図である。図６は、本実施形態の比較となる、半導体装置８００を用いた半導体パッケージ８０００の模式上面図である。
半導体装置８００においては、第２の配線３４と第３の配線４４がアクティブ領域６８上に、また第１の配線２４が第２の面に接して設けられている。そのため、図６のような半導体パッケージ８０００においては、ドレイン端子７４と第２の配線３４が半導体パッケージ８０００の上面で第３のボンディングワイヤ８０により接続される。半導体装置の駆動中、ドレイン電極には大きな電圧が加えられる。そのため、半導体パッケージを作製する場合には、ドレイン電極と電気的に接続される第２の配線３４と、第１の配線２４及び第３の配線４４の絶縁性を保たなければならない。
本実施形態の半導体装置１００においては、第２の配線３４がアクティブ領域６８上に、第１の配線２４と第３の配線３４が第２の面１４に接して設けられている。すなわち、第１の配線２４と第３の配線３４が第２の配線と異なる面上に設けられているため、第２の配線３４と、第１の配線２４及び第３の配線４４の絶縁性が保たれやすく、安全性の高い半導体装置１００が提供される。
また、第２の配線３４はアクティブ領域６８上に設けられているため、素子分離領域６２上に第２の配線３４が配置されている場合に比べて小型化された半導体装置１００が提供される。
ソース電極２０は好ましくは基板１０と同電位であるため、マルチフィンガ−構造を有する横型パワーエレクトロニクス半導体装置の大きなソースードレイン間容量は、複数のドレイン電極３０、第２の連結部３２および第２の配線３４と、基板１０との間の寄生容量に、主に起因するものであった。特に第２の配線３４は大きな面積を有するため、寄生容量への寄与が大きなものであった。
半導体装置は高周波パワー半導体装置などへの応用が期待されている。しかし、高周波動作においては、上記の寄生容量への充放電によるスイッチング損失が大きくなり、高い破壊電界強度と高い電子移動度を生かした半導体装置を提供することができないという問題があった。
本実施形態の半導体装置１００においては、第２の配線３４は基板１０の間に層間絶縁膜６０が挟まれて設けられている。そのため、第２の配線３４と基板１０の間に生じる寄生容量が低減される。
なお、これにより第１の窒化物半導体層６と第２の配線３４の距離ｄ２が長くなり、その結果、第２の結合部３２が長くなるためドレイン抵抗は高くなる。しかし、半導体装置１００においては、高速動作のため、ドレイン抵抗を低減させることよりも、第２の配線３４と基板１０の間の寄生容量を低減させることが好ましい。
一方、大電流で半導体装置を駆動するためには、ソース抵抗の低減が好ましい。第１の配線２４の膜厚ｔ１を、第２の配線３４の膜厚ｔ２より大きくすることにより、ソース抵抗を低減することができる。
（εｆ／ｄｆ）＞（εｄ／ｄｄ）であることは、第２の配線３４と基板１０との間の寄生容量の寄与が、窒化物半導体層に起因する容量の寄与より小さいことを示すため、好ましい。
本実施形態の半導体装置によれば、小型化された半導体装置が提供される。
（第２の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面の反対側に設けられた第２の面と、を有する基板と、第１の面上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられた複数のソース電極と、第１の窒化物半導体層上の、複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、第１の窒化物半導体層上の、複数のソース電極と複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、第２の面に接して設けられ、複数のソース電極に電気的に接続された第１の配線と、複数のドレイン電極に電気的に接続された、アクティブ領域上に設けられた第２の配線と、第１の窒化物半導体層の第２の配線と反対側に設けられ、第１の窒化物半導体層に接し、複数のゲート電極に電気的に接続された第３の配線と、第１の窒化物半導体層と第２の配線の間に設けられた層間絶縁膜と、を備える。
本実施形態の半導体装置は、第３の配線４４近傍の基板１０がなく、第３の配線４４が直接窒化物半導体層と接している点で、第１の実施形態の半導体装置１００と異なっている。ここで、第１の実施形態と重複する点については、記載を省略する。
図７は、本実施形態の半導体装置２００の要部の模式断面図である。
本実施形態の半導体装置２００のように、第３の配線４４近傍の基板１０がない構成とすることによっても、第３の連結部４２（第３の配線）と基板１０を絶縁することができる。
本実施形態の半導体装置２００によれば、小型化された半導体装置が提供される。
（第３の実施形態）
本実施形態の半導体装置は、層間絶縁膜６０が複数の絶縁膜を有する点で、第１及び第２の実施形態と異なっている。ここで、第１及び第２の実施形態と重複する点については、記載を省略する。
図８は、本実施形態の半導体装置３００の模式断面図である。
本実施形態の半導体装置３００においては、層間絶縁膜６０は、第１の窒化物半導体層６と第２の配線３４の間の第１の絶縁膜６０ａと、第１の絶縁膜６０ａと第２の配線３４の間に設けられた第２の絶縁膜６０ｂと、第２の絶縁膜６０ｂと第２の配線３４の間に設けられた第３の絶縁膜６０ｃと、を有する。
本実施形態の半導体装置３００によれば、層間絶縁膜を複数のプロセスに分けて形成することが出来るため、半導体装置３００の、特に電極や連結部等の製造が容易になる。
本実施形態の半導体装置３００によれば、小型化され、製造が容易な半導体装置が提供される。
（第４の実施形態）
本実施形態の半導体装置４００は、一端はゲート電極４０と電気的に接続され、他端はゲート電極４０とドレイン電極３０の間に配置され、第１の窒化物半導体層６と離間して設けられたゲートフィールドプレート電極９０と、ゲートフィールドプレート電極９０の上方に、一端はソース電極２０と電気的に接続され、他端は第１の窒化物半導体層６と離間してソース電極２０とドレイン電極３０の間に設けられたソースフィールドプレート電極９２をさらに備える点で、第１ないし第３の実施形態と異なっている。ここで、第１ないし第３の実施形態と重複する点については、記載を省略する。
図９は、本実施形態の半導体装置４００の模式断面図である。
ゲートフィールドプレート電極９０及びソースフィールドプレート電極９２は、それぞれから発生する電界により、半導体装置１００内部の電界集中を緩和して電流コラプスを抑制するために用いられる。
本実施形態の半導体装置４００によれば、小型化され、電流コラプスが抑制された半導体装置が提供される。
以上述べた少なくとも一つの実施形態の半導体装置によれば、第１の面と、第１の面の反対側に設けられた第２の面と、を有する基板と、第１の面上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられた複数のソース電極と、第１の窒化物半導体層上の、複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、第１の窒化物半導体層上の、複数のソース電極と複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、第２の面に接して設けられ、複数のソース電極に電気的に接続された第１の配線と、複数のドレイン電極に電気的に接続された、アクティブ領域上に設けられた第２の配線と、第２の面に接して設けられ、複数のゲート電極に電気的に接続された第３の配線と、第１の窒化物半導体層と第２の配線の間に設けられた層間絶縁膜と、を備えることにより、寄生容量の小さい半導体装置の提供が可能となる。
本発明のいくつかの実施形態および実施例を説明したが、これらの実施形態および実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
４ 第２の窒化物半導体層（バッファ層）
６ 第１の窒化物半導体層
６ａ 第１の半導体層
６ｂ 第２の半導体層
８ ゲート絶縁膜
１０ 基板
１２ 第１の面
１４ 第２の面
２０ ソース電極
２２ 第１の連結部
２４ 第１の配線
３０ ドレイン電極
３２ 第２の連結部
３４ 第２の配線
４０ ゲート電極
４２ 第３の連結部
４４ 第３の配線
６０ 層間絶縁膜
６２ 素子分離領域
６４ 素子分離境界
６６ 絶縁層
６８ アクティブ領域
７０ ソース端子（第１の端子）
７２ ゲート端子（第２の端子）
７４ ドレイン端子（第３の端子）
７６ 第１のボンディングワイヤ
７８ 第２のボンディングワイヤ
８０ 第３のボンディングワイヤ
８２ パッケージ基板
９０ ゲートフィールドプレート電極
９２ ソースフィールドプレート電極
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置
４００ 半導体装置
１０００ 半導体パッケージ
８０００ 半導体パッケージ

Claims (13)

  1. 第１の面と、前記第１の面の反対側に設けられた第２の面と、を有する基板と、
    前記第１の面上に設けられた第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に設けられた複数のソース電極と、
    前記第１の窒化物半導体層上の、前記複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、
    前記第１の窒化物半導体層上の、前記複数のソース電極と前記複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、
    前記第２の面に接して設けられ、前記複数のソース電極に電気的に接続された第１の配線と、
    前記複数のドレイン電極に電気的に接続された、アクティブ領域上に設けられた第２の配線と、
    前記第２の面に接して設けられ、前記複数のゲート電極に電気的に接続された第３の配線と、
    前記第１の窒化物半導体層と前記第２の配線の間に設けられた層間絶縁膜と、
    を備える半導体装置。
  2. 前記第１の配線の膜厚は前記第２の配線の膜厚より大きい請求項１記載の半導体装置。
  3. 前記第１の窒化物半導体層の比誘電率と前記第１の窒化物半導体層の膜厚の比は前記層間絶縁膜の比誘電率と前記層間絶縁膜の膜厚の比より大きい請求項１又は請求項２いずれか一項記載の半導体装置。
  4. 前記複数のソース電極と前記第１の配線の間に設けられた、前記複数のソース電極と前記第１の配線を電気的に接続する第１の連結部をさらに備える請求項１乃至請求項３いずれか一項記載の半導体措置。
  5. 複数の前記第１の連結部をさらに備え、前記複数の第１の連結部は前記複数のソース電極のそれぞれに電気的に接続されている請求項４記載の半導体装置。
  6. 前記複数のドレイン電極と前記第２の配線の間に設けられた、前記複数のドレイン電極と前記第２の配線に電気的に接続されている第２の連結部をさらに備える請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記複数のゲート電極と前記第３の配線の間に設けられた、前記複数のゲート電極と前記第３の配線を電気的に接続する第３の連結部をさらに備える請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 複数の前記第３の連結部をさらに備え、前記複数の第３の連結部は前記複数のゲート電極のそれぞれに電気的に接続されている請求項７記載の半導体装置。
  9. 前記基板と前記第３の連結部の間に設けられた絶縁体をさらに備える請求項７又は請求項８いずれか一項記載の半導体装置。
  10. 前記第１の窒化物半導体層は、
    第１の半導体層と、
    前記第１の半導体層上に設けられた、前記第１の半導体層よりバンドギャップの大きい第２の半導体層と、
    を有する請求項１乃至請求項９いずれか一項記載の半導体装置。
  11. 前記基板と前記第１の窒化物半導体層の間に設けられた第２の窒化物半導体層をさらに備える請求項１乃至請求項１０いずれか一項記載の半導体装置。
  12. 前記層間絶縁膜は複数の絶縁膜を有する請求項１乃至請求項１１いずれか一項記載の半導体装置。
  13. 第１の面と、前記第１の面の反対側に設けられた第２の面と、を有する基板と、
    前記第１の面上に設けられた第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に設けられた複数のソース電極と、
    前記第１の窒化物半導体層上の、前記複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、
    前記第１の窒化物半導体層上の、前記複数のソース電極と前記複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、
    前記第２の面に接して設けられ、前記複数のソース電極に電気的に接続された第１の配線と、
    前記複数のドレイン電極に電気的に接続された、アクティブ領域上に設けられた第２の配線と、
    前記第１の窒化物半導体層の前記第２の配線と反対側に設けられ、前記第１の窒化物半導体層に接し、前記複数のゲート電極に電気的に接続された第３の配線と、
    前記第１の窒化物半導体層と前記第２の配線の間に設けられた層間絶縁膜と、
    を備える半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019098193A1 (ja) * 2017-11-20 2019-05-23 ローム株式会社 半導体装置
JP2019169552A (ja) * 2018-03-22 2019-10-03 ローム株式会社 窒化物半導体装置
JP2020535627A (ja) * 2017-10-16 2020-12-03 ダイナックス セミコンダクター インコーポレイテッドＤｙｎａｘ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 半導体デバイス及び半導体デバイスを製造する方法
US11043452B2 (en) 2019-04-15 2021-06-22 Kabushiki Kaisha Toshiba Semiconductor device
US12119398B2 (en) 2017-11-20 2024-10-15 Rohm Co., Ltd. Semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7177660B2 (ja) * 2018-10-26 2022-11-24 株式会社東芝 半導体装置
US11398546B2 (en) * 2019-08-06 2022-07-26 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62252175A (ja) * 1986-04-24 1987-11-02 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2003045875A (ja) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk 半導体装置およびその製造方法
JP2008091392A (ja) * 2006-09-29 2008-04-17 Matsushita Electric Ind Co Ltd 窒化物半導体装置及びその製造方法
JP2010016093A (ja) * 2008-07-02 2010-01-21 Sharp Corp 半導体装置
JP2012038885A (ja) * 2010-08-06 2012-02-23 Panasonic Corp 半導体装置及びその製造方法
JP2013187546A (ja) * 2012-03-06 2013-09-19 Samsung Electronics Co Ltd 高電子移動度トランジスタ及びその製造方法
JP2013211548A (ja) * 2012-03-15 2013-10-10 Internatl Rectifier Corp Ｉｉｉ−ｖ族及びｉｖ族複合スイッチ

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2335076B (en) * 1998-03-04 2003-07-16 Fujitsu Ltd Electrostatic discharge protection in semiconductor devices
US7595649B2 (en) * 2007-09-25 2009-09-29 Texas Instruments Incorporated Method to accurately estimate the source and drain resistance of a MOSFET
US8304809B2 (en) 2007-11-16 2012-11-06 Furukawa Electric Co., Ltd. GaN-based semiconductor device and method of manufacturing the same
JP4748532B2 (ja) 2007-11-16 2011-08-17 古河電気工業株式会社 ＧａＮ系半導体装置の製造方法
US7816218B2 (en) * 2008-08-14 2010-10-19 Intel Corporation Selective deposition of amorphous silicon films on metal gates
GB2466313A (en) * 2008-12-22 2010-06-23 Cambridge Silicon Radio Ltd Radio Frequency CMOS Transistor
JP2010182741A (ja) 2009-02-03 2010-08-19 Panasonic Corp 半導体装置
JP2011066188A (ja) * 2009-09-17 2011-03-31 Toshiba Corp 半導体装置及びその製造方法
JP5457292B2 (ja) * 2010-07-12 2014-04-02 パナソニック株式会社 窒化物半導体装置
JP5837499B2 (ja) 2010-08-20 2015-12-24 シャープ株式会社 インバータ
JP5707413B2 (ja) 2010-10-01 2015-04-30 シャープ株式会社 窒化物半導体装置
US9263533B2 (en) * 2011-09-19 2016-02-16 Sensor Electronic Technology, Inc. High-voltage normally-off field effect transistor including a channel with a plurality of adjacent sections
JP5848680B2 (ja) * 2011-11-22 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US20130313653A1 (en) * 2012-05-25 2013-11-28 Infineon Technologies Austria Ag MOS Transistor with Multi-finger Gate Electrode
JP2014072379A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
KR102036349B1 (ko) * 2013-03-08 2019-10-24 삼성전자 주식회사 고 전자이동도 트랜지스터
JP2015177016A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
JP2016063167A (ja) 2014-09-19 2016-04-25 株式会社東芝 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62252175A (ja) * 1986-04-24 1987-11-02 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2003045875A (ja) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk 半導体装置およびその製造方法
JP2008091392A (ja) * 2006-09-29 2008-04-17 Matsushita Electric Ind Co Ltd 窒化物半導体装置及びその製造方法
JP2010016093A (ja) * 2008-07-02 2010-01-21 Sharp Corp 半導体装置
JP2012038885A (ja) * 2010-08-06 2012-02-23 Panasonic Corp 半導体装置及びその製造方法
JP2013187546A (ja) * 2012-03-06 2013-09-19 Samsung Electronics Co Ltd 高電子移動度トランジスタ及びその製造方法
JP2013211548A (ja) * 2012-03-15 2013-10-10 Internatl Rectifier Corp Ｉｉｉ−ｖ族及びｉｖ族複合スイッチ

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020535627A (ja) * 2017-10-16 2020-12-03 ダイナックス セミコンダクター インコーポレイテッドＤｙｎａｘ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 半導体デバイス及び半導体デバイスを製造する方法
JP6995971B2 (ja) 2017-10-16 2022-01-17 ダイナックス セミコンダクター インコーポレイテッド 半導体デバイス及び半導体デバイスを製造する方法
WO2019098193A1 (ja) * 2017-11-20 2019-05-23 ローム株式会社 半導体装置
JPWO2019098193A1 (ja) * 2017-11-20 2020-11-19 ローム株式会社 半導体装置
US11316041B2 (en) 2017-11-20 2022-04-26 Rohm Co., Ltd. Semiconductor device
JP7224300B2 (ja) 2017-11-20 2023-02-17 ローム株式会社 半導体装置
US12119398B2 (en) 2017-11-20 2024-10-15 Rohm Co., Ltd. Semiconductor device
JP2019169552A (ja) * 2018-03-22 2019-10-03 ローム株式会社 窒化物半導体装置
JP7082508B2 (ja) 2018-03-22 2022-06-08 ローム株式会社 窒化物半導体装置
US11043452B2 (en) 2019-04-15 2021-06-22 Kabushiki Kaisha Toshiba Semiconductor device

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