JPS62252175A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置、特に横型電界効果トランジス
タ（ＦＥＴ）の高性能化を実現するための電極構造１ζ
関するものである。

〔従来の技術〕

従来、この種の装置として、ＩＥＥＥ　ＴＲＡＮＳＡＣ
−ＴＩＯＮＳ　　ＯＮ　ＭＩＣＲ（ＪＷＡＶＥ　　ＴＨ
ＥＯＲＹ　ＡＮＤ　　ＴＥＣ＃−ＩＱＵＥＳ　ＶＯＬ　
ＭＴＴ−２９Ｎａ６　ＪＵＮＥ１９８１に示された第８
図および第４図（第８図のｒｖ−ｉ線断面図）に示すも
のがあった。これらの図において、（１）はＦＥＴ、　
（２＋は半絶縁性基板、（３）は半絶縁性基板（２）に
イオン注入法等で形成された動作層、（４Ｉおよび（５
）はソース電極およびドレイン電極、（６）はショット
キー接触をするよう１ζ形成されたゲート電極である。

（７）および（８）はそれぞれ外部回路（図示せず）と
接続するためのドレインおよびゲートのリード線である
。ソース電極（４１は、半絶縁性基板（２）および動作
ＩＩ　１３１を貫通するバイアホール（９）を介して裏
面電極ＣＩＧに電気約１ζ接続されている。

例えば、ＶチャネルＦＥＴの場合、ソース電極＋４１は
バイアホール（９）および裏面電極（１Ｇを介して接地
される。ゲート電極（６）は高周波信号の入力側として
、ゲートリード線（８）を介して外部回路に接続され、
直流バイアスとして負電圧が印加される。ドレイン電極
（５）は高周波信号の出力側として、ドレインリード線
（７）を介して外部回路に接続され、直流バイアスとし
て正電圧が印加される。

上記の様Ｃζ、ゲート電極（６）＋ζ高周波信号を入力
し、ドレイン電極（５）より増幅された高周波信号を出
力する、いわゆる高周波増幅器としてＦＥＴが用いられ
る場合が多い。

ここで、増幅器の利得を高くするためには、特にソース
抵抗やソースインダクタンスを低減する事が不可欠であ
る。リード線を使用せずＩζバイアホール（９）を介し
てソース電％　Ｌ４１を直接接地する事ｆζより、ソー
ス抵抗やソースインダクタンスの低減１ζ有効に寄与し
ている。

〔発明が解決しようとする問題点〕

従来のバイアホールを有するＦＥＴでは、半導体基板の
裏面より開孔し、表面のソース電極まで貫通させるバイ
アホール構造である。一方、高周波伝送損失を考慮する
と、半導体基板の厚みが厚い程、損失が少なく、ＦＥＴ
本来の性能を得ることが出来る。しかしながら半導体基
板の厚みが厚くなると、従来のバイアホール構造では、
半導体基板の裏面の開孔面積が大きくなり、チップに占
めるバイアホール部の面積が太き（なる。この事が集積
化１ζ対して不利であ−］た。

この発明は、バイアホール構造の有する低ソース抵抗お
よび低ソースインダクタンス１ζよる高利得化、さらｆ
ζ、淳い半導体基板を使用して、伝送損失の低減とその
際の高集積化を可能とする半導体装置を得る事を目的き
している。さら６ζ、ブリッジ電極を併用する事１くよ
り、右ツブ内の熱的又は電気的バラツキを緩和する事が
出来、高い信頼性が得られる半導体装置を提供すること
を目的とする。

〔問題点を解決するための手段〕

この発明は少なくとも一ケ所以上の島状のソ・−スミ極
部に表面より形成された表面質通孔およびこれ１ζ対応
するように裏面に形成された表面貫通孔とをソース電極
のパイ７ホールとして利用し、ＦＥＴの裏面をソース電
極端子としたものであると共１ζ、表面の各ソース電極
をブリッジ電極で接続したものである。

〔作用〕

この発明における表裏バイアホール構造を採用する事Ｉ
ζより、バイアホールの有する低ソース抵抗および低ソ
ースインダクタンスを損なう事なく、集積化を可能とす
ると共普ζ表面の各ソース電極をブリッジ電極で接続す
る事ｉζより、チップ内の熱的又は電気的バラツキを緩
和する。

〔発明の実施例〕

以下、この発明の一実施例を第１図および第２図（第１
図のＩｆ−４線断面図）Ｉと示す。これらの図Ｅζおい
て、■は島状のソース電極（４）の表面貫通孔であり、
裏面貫通孔＠を介して裏面電極１１１ｊと電気的に接続
されている。また、各ソース電極（４）はブリッジ電極
ＩＬ１１ζより電気的に接続されている。

なお、図中、第１図および第２図と同一符号は同−又は
相当部分を示す。

このような実施例１ζ示す構造のバイアホールでは、表
面貫通孔または裏面貫通孔の各々が従来のバイアホール
と同じ開孔面積を有している場合、従来の２倍の半導体
基板厚に適用する事が出来る。

同様に、半導体基板厚が同じであれば、従来の１／２の
開孔面積でバイアホールを形成出来るため、集積化醗ζ
有効である。

そのため、バイアホール構造の有する低ソース抵抗およ
び低ソースインダクタンスを損なう事な（、高周波伝送
損失の少ない厚い半導体基板厚ζも適用出来るため、高
性能なＦＥＴを実現する事が出来る。

また、グイボンドが不十分でチップ内に熱的又は電気的
バラツキが生じても、ブリッジ電１劃ζより、そのバラ
ツキを緩和することが出来、高い信頼性を得ることが出
来る。

なお、上記実施例では島状のソース電極が２ケの場合に
ついて記したが、電力用ＦＥＴのように複数の島状ソー
ス電極が配置されていても、本発明を適用することが出
来る。

また電力用ＦＥＴ（７）場合にはＦＥＴの裏面電極を厚
メッキで形成することにより、放熱効果も期待出来る。

〔発明の効果〕

以上説明したよう（ζ、本発明■てよれば、島状のソー
ス電極を表面貫通孔および裏面貫通孔を通して裏面電極
Ｅζ接地するよう１ζ構成したので、集積度の高い且つ
高性能なＦＥＴを実現する事が出来る。

また、ブリッジ電極Ｅζよりチップ内の熱的又は電気的
バラツキを緩和するよう醗ζ構成したので、信頼度の高
いＦＥＴを実現する事が出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＦＥＴの上面図、第２
図は第１図のＩ［−ＩＩ線で切断したときの断面図、第
８図は従来のＦＥＴの上面図、第４図は第８図のＩＶ−
ＩＶで切断したときの断面図である。 ここで、（１）はＦＥＴ１ｔ２１は半絶縁性基板、（３
）は動作層、（４１はソース電極、（５）はドレイン電
極、（６）はゲート電極、（７）はドレインリード線、
（８）はゲートリード線、（９）は従来のバイアホール
、αＧは裏面電極、■は表面貫通孔、αりは裏面貫通孔
、ｑ３はブリッジ電極である。 尚、図中同一符号は同−又は相当部分を示す。 第１図 第３図 第４ｒＭ 手続補正書（自発） 昭和６２年１　月１４　日 ３、補正をする者 事件との関係　特許出願人 代表者志岐守哉 ４、代理人 ５、補正の射撃 明１細書の発明の詳細な説明の欄および図面６　、　？
１（ｌ正の内容 ＋１）　　明細書第２頁１４行の「Ｖチャネル」を、１
ｎチヤネル」と補正する。 （２）同じく第３頁１３行の「バイアホールを有するＦ
ＥＴｊを、「バイアホール（９）を有するＦＥＴ　（１
）　Ｊと補正する。　　。 （３）同じく第３頁１４行２第６頁１２行の「ソース電
極」を、それぞれ「ソース電極（４）」と補正する。 （４）同じく第５頁１４行の「第１図および第２゜図」
を、「第３図および第４図」と補正する。 （５）同じく第５頁１７行の「表面貫通孔または裏面Ｑ
：、、通孔」を、１表面貫通孔（１１）または裏面貫通
孔（１２）」と補正する。 （６）第４図を別紙のとおり補正する。 以　　上

Claims (1)

【特許請求の範囲】
1. 一主面上にドレイン電極・ゲート電極および島状のソー
   ス電極を有する横型電界効果トランジスタにおいて、少
   なくとも１ヶ所以上のソース電極部に主面より形成され
   た表面貫通孔および対応する他の主面に形成された裏面
   貫通孔が電気的に接続され、且つ主面上においてはゲー
   ト電極やドレイン電極と電気的に絶縁され、主面上の全
   ての島状ソース電極が電気的に接続されていることを特
   徴とする半導体装置。