JPH04311069A - 高周波用半導体装置 - Google Patents

高周波用半導体装置

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JPH04311069A
JPH04311069A JP3104875A JP10487591A JPH04311069A JP H04311069 A JPH04311069 A JP H04311069A JP 3104875 A JP3104875 A JP 3104875A JP 10487591 A JP10487591 A JP 10487591A JP H04311069 A JPH04311069 A JP H04311069A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置、特にバイ
アホールを有する半導体装置における高歩留り及び高信
頼性を図ったものに関するものである。
【０００２】
【従来の技術】図７は従来の半導体装置のバイアホール
の一例を示す装置断面図である。図において、１は例え
ばＧａＡｓからなる半導体基板でその中央部に基板裏面
からバイアホール４が形成され、そのホール内面及び基
板１裏面にかけてバイアホール・基板裏面メタライズ層
３（第２の電極）が形成され、さらに基板１上部のバイ
アホール３上にはバイアホール上部電極２（第１の電極
）が形成されている。このような構造は集積回路の接地
インダクタンスを小さくできるためＭＭＩＣ等に用いら
れている。
【０００３】次に製造方法について説明する。まず図１
０（ａ）　に示すように厚さ１００〜１５０μｍの半導
体基板１の主面に、例えば金等の金属を用いて厚さ２μ
ｍ程度のバイアホール上部電極２を形成する。次に図１
０（ｂ）　に示すように、基板１裏面から湿式または乾
式のエッチング手法を用いて、上記上部電極２が露出す
るまで半導体基板１をエッチングしてホール径３００〜
４００μｍのバイアホール４を形成する。引き続いて、
図１０（ｃ）　に示すように、メッキ下地電極３ａをス
パッタ，蒸着，無電解メッキ等の方法により基板１裏面
全体に形成する。そしてバイアホール４及び基板１裏面
をスパッタもくしはメッキ法を用いて金等の金属を用い
て金属層３ｂを形成し、厚さ５μｍ程度のバイアホール
・基板裏面メタライズ層３とする（図１０（ｄ）　）。
【０００４】従来のバイアホールは以上のように形成さ
れていたが、図１０（ｂ）　に示す工程におけるエッチ
ングの際、しばしばオーバーエッチングしてしまうこと
があり、例えば図８に示すように裏面のメタライズした
金属層３がエッチングオーバーした部分から基板表面に
はみ出した部分３ａができ、このためコンタクトホール
形成前に基板表面に形成されていたパッシベーション膜
が破壊されたり、またコンタクトホールに隣接して他の
素子が形成されている場合、パッシベーション膜の破壊
の影響がこの素子にも及び素子特性が劣化し、また製造
においても歩留が低下するという問題点があった。
【０００５】また、チップをＩＣパッケージ等のマウン
ト材に固定し半田を用いダイボンディングする際には、
バイアホール内に半田が充分に充填されずに空間が生じ
、コンタクトホール上に能動素子を配置して装置を形成
した場合、発熱により内部空間の空気が膨張しホール内
から応力が発生して素子を破壊したり、また空間がある
ため充分な放熱効果が得られないという問題点がある。 さらには図９に示すように、ホール４内の充填された半
田５がバイアホール上部電極２を下方から押し上げ、こ
れを突き破ることがあり、やはり製造歩留の低下を招く
という問題があった。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、バイアホール形成時の
オーバーエッチングによるメタライズ層のはみ出しの問
題や、ダイボンド時にバイアホール内に充填された半田
がバイアホール上部電極を突き破り、製造歩留の低下を
招くという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになれれたもので、バイアホール形成時にオーバー
エッチングしても歩留りが低下することなく、またダイ
ボンド時に上部電極が破損することのないバイアホール
を有する半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、基板表面側からエッチングして形成した第１のホ
ールと、該第１のホールに形成された上部電極となる第
１の電極と、基板裏面側から上記第１の電極が露出する
まで基板をエッチングして形成した第２のホールと、該
第２のホールに導電性物質を充填して形成した第２の電
極、あるいは第２のホールに導電膜を設けて形成された
第２の電極と、該第２のホール内に充填された熱伝導性
の高い物質からなる充填層とを備え、上記第１の電極と
第２の電極とを、上記第１のホールと第２のホールを介
して電気的に接続したものである。
【０００９】
【作用】この発明においては、最初に半導体表面側より
エッチングを行ない第１のホールを設け、さらに第１の
ホール内に上部電極となる第１の電極を形成した後、半
導体裏面側より上記第１の電極が露呈するまでエッチン
グを行ない第２のホールを設けて貫通孔を形成するよう
にしたので、基板裏面側よりのエッチング時にオーバー
エッチングが起こることがない。
【００１０】また、第２のホールを導電性物質で充填す
る、あるいは第２のホール内に導電膜を設けるとともに
、その内部を熱伝導性効果の大きい物質で充填する構造
としたので、ホールに十分な強度が得られ、ダイボンド
時に基板裏面側から半田がバイアホール上部電極を突き
抜けることがない。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図７ないし図１０と同一符号は同一または相当部
分を示し、図１ないし図３において、７は基板１表面よ
り開口した第１のホールであり、該第１のバイアホール
内にはバイアホール上部電極となるメタライズ層８（第
１の電極）が形成されている。また９は基板１裏面より
開口した第２のホールであり、該第２のホール９内には
金属１０（第２の電極）が充填されている。
【００１２】次に製造方法について説明する。まず、図
５（ａ）　に示すように、例えば厚さ１００〜１５０μ
ｍのＧａＡｓ基板１主面側から、湿式もしくは乾式のエ
ッチングによりホール径１５〜２０μｍ，深さ３０μｍ
程度の第１のホール７を形成する。次にこの第１のホー
ル７内にスパッタもしくはメッキ法を用いてバイアホー
ル上部電極となる、例えば厚さ２〜３μｍの第１のメタ
ライズ層８を金等の金属を用いて設ける（図５（ｂ）　
）。次に半導体基板１の裏面から湿式もくしは乾式のエ
ッチングにより上記第１のメタライズ層８が露出するま
でエッチングして第２のホール９を形成し、バイアホー
ルとする（図５（ｃ）　）。
【００１３】このとき従来のバイアホール形成法と違っ
て、図６（ａ）　に示すように、少々のエッチングオー
バーがあった場合にも、第１のメタライズ層８が蓋の役
割を果たし、エッチング液がバイアホール９を抜けて基
板上面を侵すことがなく、また図６（ｂ）　に示すよう
にエッチング不足があってもメタライズ層８が露呈して
いれば電気的に接触をとることができるため、いずれの
場合も製品品質に悪影響を与えることがない。
【００１４】そして最後に図５（ｄ）　に示すように、
第２のホール９内及び基板裏面にメッキ下地電極１０ａ
をスパッタ，蒸着，無電解メッキ等の方法により基板１
裏面全体に形成する。そして最後に図５（ｅ）　に示す
ように、第２のホール９の内部に選択メッキ法を用いて
金等の金属で第２のメタライズ金属１０ｂを充填し、第
２のメタライズ層１０とする。
【００１５】このように本実施例によれば、半導体基板
１表面側からエッチングを行ない第１のホール７を形成
して該ホール７内に第１のメタライズ層（上部電極）８
を設けた後、基板１裏面側から上記第１のメタライズ層
８が露呈するまでエッチングを行ない第２のホール９を
設けてバイアホールを形成し、さらに該第２のホール９
内に選択メッキ法を用いて金属層を充填して第２のメタ
ライズ層１０を形成したため、基板１裏面からエッチン
グを行ない第２のホール９を形成するときに、オーバー
エッチングやエッチング不足があっても、第１のメタラ
イズ層８がバイアホール上方の開口を覆うように予め形
成されているため、従来のように第２のホール９内のメ
タライズ層１０が基板上面にはみ出すことがない。
【００１６】また第２のホール９内に金等の金属を充填
されてなる第２のメタライズ１０を有しているため、バ
イアホールの強度が増し、ダイボンド時に半田が上部電
極（第１のメタライズ層）８を突き破り半導体装置表面
にまで出てくるのを防ぐことができる。
【００１７】なお、上記実施例では第１のホールと第２
のホールとを一対とするバイアホールの例を示したが、
バイアホールの形状はこれに限られるものではなく、例
えば図２に示すように第１のホール２つに対して、第２
のホール１つを結合させたバイアホールを形成する場合
でもよく、また図３に示すように１つの第１のホールに
３つの第２のホールを結合させてなるバイアホールを形
成する場合においても同様の効果がある。
【００１８】また、図４に示すように第２のホール９上
方の半導体基板主面に、ドレイン電極１１，ゲート電極
１２，ソース電極１３を有する電界効果トランジスタ（
ＦＥＴ）を配置してデバイスを形成し、その素子領域両
側にバイアホールがそれぞれ形成される場合でもよく、
またこの構造において、ＦＥＴの代わりにバイポーラト
ランジスタもしくは微小真空管が配置される場合でもよ
く、このように構成することで素子の放熱効果を高め装
置の信頼性を向上させることができる。
【００１９】また、上記説明においてＦＥＴの全てソー
ス電極、またはバイポーラトランジスタの全てのエミッ
タ電極、または微小真空管の全てのカソード電極がバイ
アホール上部電極８と直接結合させて電気的に接触をと
ってもよく、この場合、ＧＮＤまでの距離を短くするこ
とができ、従って寄生抵抗や寄生インダクタンスを減少
させることができデバイスの高性能化を図ることができ
る。
【００２０】さらに図１１に示すように第２のホール９
内及び基板１裏面に第２の電極となる金属膜１４を形成
した後、ホール９内をダイヤモンド１５等の熱伝導性が
高く化学的にも安定な物質をマスクを用いたＣＶＤ法を
用いて充填してもよく、また、ホール９内を導電性を有
する金属ペースト等を用いて充填してもよい。さらに図
１２に示すように、ホール９内を金属ペーストとダイヤ
モンドの混合体１６を用いて充填してもかまわない。
【００２１】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、基板表面側から第１のホールを形成し、該
ホール内に第１の電極を設けた後、基板裏面側から第１
の電極が露呈するまでエッチングを行ない第２のホール
を設けて貫通孔を構成するとともに、第２のホールを金
属で充填したから、あるいは第２のホール内に導電膜を
設けるとともに、その内部を熱伝導性効果の大きい物質
で充填するようにしたから、貫通孔形成時にオーバーエ
ッチングやエッチング不足が生じにくく、これによる製
造誤差を低減することができ、またダイボンド時にハン
ダが基板裏面からバイアホールを経て基板上面の上部電
極である第１の電極を突き破ることがなく、従って製造
歩留りが高く、かつ高信頼性の貫通孔を有する半導体装
置を得ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置を示す
図である。
【図２】本発明の第２の実施例による半導体装置を示す
図である。
【図３】本発明の第３の実施例による半導体装置を示す
図である。
【図４】本発明の第４の実施例による半導体装置を示す
図である。
【図５】本発明の第１の実施例による半導体装置の製造
工程を示す図である。
【図６】本発明の第１の実施例による半導体装置の製造
工程の主要部の拡大図である。
【図７】従来の半導体装置の装置断面図である。
【図８】従来の半導体装置の問題点を説明するための装
置断面図である。
【図９】従来の半導体装置の他の問題点を説明するため
の装置断面図である。
【図１０】従来の半導体装置の製造工程を示す装置断面
図である。
【図１１】本発明の第５の実施例による半導体装置を示
す図である。
【図１２】本発明の第６の実施例による半導体装置を示
す図である。
【符号の説明】
１　　　　半導体基板 ５　　　　半田 ６　　　　マウント材 ７　　　　第１のホール ８　　　　第１のメタライズ層（第１の電極）９　　　
　第２のホール １０　　第２のメタライズ層（第２の電極）１１　　Ｆ
ＥＴドレイン電極 １２　　ＦＥＴゲート電極 １３　　ＦＥＴソース電極 １４　　金属膜（第２の電極） １５　　ダイアモンド（充填層） １６　　金属とダイアモンドの混合体

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　基板表面に設けられた第１のホールと
    、該第１のホール内に形成された第１の電極と、基板裏
    面側から上記第１の電極が露呈するまで基板を開口して
    設けられた第２のホールと、該第２のホール内に導電性
    物質を充填して形成された第２の電極とを備え、上記第
    １の電極と第２の電極とを、上記第１のホールと第２の
    ホールを介して電気的に接続したことを特徴とする半導
    体装置。
  2. 【請求項２】　　基板表面に設けられた第１のホールと
    、該第１のホール内に形成された第１の電極と、基板裏
    面側から上記第１の電極が露呈するまで基板を開口して
    設けられた第２のホールと、該第２のホール内に導電性
    膜を形成して設けられた第２の電極と、該第２のホール
    内に充填された熱伝導性の高い物質からなる充填層とを
    備え、上記第１の電極と第２の電極とを、上記第１のホ
    ールと第２のホールを介して電気的に接続したことを特
    徴とする半導体装置。
  3. 【請求項３】　　請求項１記載の半導体装置において、
    上記第２のホールを充填する導電性物質はダイアモンド
    を含むことを特徴とする半導体装置。
  4. 【請求項４】　　請求項２記載の半導体装置において、
    上記熱伝導性の高い物質としてダイアモンドを用いたこ
    とを特徴とする半導体装置。
  5. 【請求項５】　　請求項１または２記載の半導体装置に
    おいて、第２のホールの上方の半導体主面に能動素子を
    配したことを特徴とする半導体装置。
  6. 【請求項６】　　請求項５記載の半導体装置において、
    上記能動素子の主電極を第１の電極に結合したことを特
    徴とする半導体装置。
  7. 【請求項７】　　請求項５記載の半導体装置において、
    上記能動素子は電界効果トランジスタ（ＦＥＴ）である
    ことを特徴とする半導体装置。
  8. 【請求項８】　　請求項５記載の半導体装置において、
    上記能動素子はバイポーラトランジスタであることを特
    徴とする半導体装置。
  9. 【請求項９】　　請求項５記載の半導体装置において、
    上記能動素子は微小真空管であることを特徴とする半導
    体装置。
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