JP2746483B2 - 高周波用半導体装置 - Google Patents
高周波用半導体装置Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特にバイ
アホールを有する半導体装置における高歩留り及び高信
頼性を図ったものに関するものである。
アホールを有する半導体装置における高歩留り及び高信
頼性を図ったものに関するものである。
【０００２】
【従来の技術】図７は従来の半導体装置のバイアホール
の一例を示す装置断面図である。図において、１は例え
ばＧａＡｓからなる半導体基板でその中央部に基板裏面
からバイアホール４が形成され、そのホール内面及び基
板１裏面にかけてバイアホール・基板裏面メタライズ層
３（第２の電極）が形成され、さらに基板１上部のバイ
アホール３上にはバイアホール上部電極２（第１の電
極）が形成されている。このような構造は集積回路の接
地インダクタンスを小さくできるためＭＭＩＣ等に用い
られている。
の一例を示す装置断面図である。図において、１は例え
ばＧａＡｓからなる半導体基板でその中央部に基板裏面
からバイアホール４が形成され、そのホール内面及び基
板１裏面にかけてバイアホール・基板裏面メタライズ層
３（第２の電極）が形成され、さらに基板１上部のバイ
アホール３上にはバイアホール上部電極２（第１の電
極）が形成されている。このような構造は集積回路の接
地インダクタンスを小さくできるためＭＭＩＣ等に用い
られている。
【０００３】次に製造方法について説明する。まず図１
０(a) に示すように厚さ１００〜１５０μｍの半導体基
板１の主面に、例えば金等の金属を用いて厚さ２μｍ程
度のバイアホール上部電極２を形成する。次に図１０
(b) に示すように、基板１裏面から湿式または乾式のエ
ッチング手法を用いて、上記上部電極２が露出するまで
半導体基板１をエッチングしてホール径３００〜４００
μｍのバイアホール４を形成する。引き続いて、図１０
(c) に示すように、メッキ下地電極３ａをスパッタ，蒸
着，無電解メッキ等の方法により基板１裏面全体に形成
する。そしてバイアホール４及び基板１裏面をスパッタ
もしくはメッキ法を用いて金等の金属を用いて金属層３
ｂを形成し、厚さ５μｍ程度のバイアホール・基板裏面
メタライズ層３とする（図１０(d) ）。
０(a) に示すように厚さ１００〜１５０μｍの半導体基
板１の主面に、例えば金等の金属を用いて厚さ２μｍ程
度のバイアホール上部電極２を形成する。次に図１０
(b) に示すように、基板１裏面から湿式または乾式のエ
ッチング手法を用いて、上記上部電極２が露出するまで
半導体基板１をエッチングしてホール径３００〜４００
μｍのバイアホール４を形成する。引き続いて、図１０
(c) に示すように、メッキ下地電極３ａをスパッタ，蒸
着，無電解メッキ等の方法により基板１裏面全体に形成
する。そしてバイアホール４及び基板１裏面をスパッタ
もしくはメッキ法を用いて金等の金属を用いて金属層３
ｂを形成し、厚さ５μｍ程度のバイアホール・基板裏面
メタライズ層３とする（図１０(d) ）。
【０００４】従来のバイアホールは以上のように形成さ
れていたが、また、チップをＩＣパッケージ等のマウン
ト材に固定し半田を用いダイボンディングする際には、
バイアホール内に半田が充分に充填されずに空間が生
じ、コンタクトホール上に能動素子を配置して装置を形
成した場合、発熱により内部空間の空気が膨張しホール
内から応力が発生して素子を破壊したり、また空間があ
るため充分な放熱効果が得られないという問題点があ
る。さらには図９に示すように、ホール４内の充填され
た半田５がバイアホール上部電極２を下方から押し上
げ、これを突き破ることがあり、やはり製造歩留の低下
を招くという問題があった。そしてこのような問題点を
解決するするために、例えば特開昭62−268147号公報に
示されるように、基板表面の上部電極を利用してバイア
ホールを金メッキ等により充填し、通電電極を介してバ
イアホール内の金メッキ層と接続するＰＨＳ層を設けた
ものがあるが、この構造では次のような問題点がある。
れていたが、また、チップをＩＣパッケージ等のマウン
ト材に固定し半田を用いダイボンディングする際には、
バイアホール内に半田が充分に充填されずに空間が生
じ、コンタクトホール上に能動素子を配置して装置を形
成した場合、発熱により内部空間の空気が膨張しホール
内から応力が発生して素子を破壊したり、また空間があ
るため充分な放熱効果が得られないという問題点があ
る。さらには図９に示すように、ホール４内の充填され
た半田５がバイアホール上部電極２を下方から押し上
げ、これを突き破ることがあり、やはり製造歩留の低下
を招くという問題があった。そしてこのような問題点を
解決するするために、例えば特開昭62−268147号公報に
示されるように、基板表面の上部電極を利用してバイア
ホールを金メッキ等により充填し、通電電極を介してバ
イアホール内の金メッキ層と接続するＰＨＳ層を設けた
ものがあるが、この構造では次のような問題点がある。
【０００５】すなわち、図１０(b) に示す工程における
エッチングの際、しばしばオーバーエッチングしてしま
うことがあり、例えば図８に示すように裏面のメタライ
ズした金属層３がエッチングオーバーした部分から基板
表面にはみ出した部分３ａができ、このためコンタクト
ホール形成前に基板表面に形成されていたパッシベーシ
ョン膜が破壊されたり、またコンタクトホールに隣接し
て他の素子が形成されている場合、パッシベーション膜
の破壊の影響がこの素子にも及び素子特性が劣化し、ま
た製造においてもバイアホール内を充填するだけの工程
が必要とされる等の理由から歩留が低下するという問題
点があった。
エッチングの際、しばしばオーバーエッチングしてしま
うことがあり、例えば図８に示すように裏面のメタライ
ズした金属層３がエッチングオーバーした部分から基板
表面にはみ出した部分３ａができ、このためコンタクト
ホール形成前に基板表面に形成されていたパッシベーシ
ョン膜が破壊されたり、またコンタクトホールに隣接し
て他の素子が形成されている場合、パッシベーション膜
の破壊の影響がこの素子にも及び素子特性が劣化し、ま
た製造においてもバイアホール内を充填するだけの工程
が必要とされる等の理由から歩留が低下するという問題
点があった。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、バイアホール形成時の
オーバーエッチングによるメタライズ層のはみ出しの問
題や、バイアホール内を充填する層とＰＨＳ層とを別々
の工程で形成していることから、製造歩留の低下を招く
という問題点があった。
上のように構成されているので、バイアホール形成時の
オーバーエッチングによるメタライズ層のはみ出しの問
題や、バイアホール内を充填する層とＰＨＳ層とを別々
の工程で形成していることから、製造歩留の低下を招く
という問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、バイアホール形成時にオーバー
エッチングしても歩留りが低下することなく、また信頼
性が高く、高性能な高周波用半導体装置を提供すること
を目的とする。
ためになされたもので、バイアホール形成時にオーバー
エッチングしても歩留りが低下することなく、また信頼
性が高く、高性能な高周波用半導体装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】この発明に係る高周波用
半導体装置は、半導体基板の一主面に形成された能動素
子と、この能動素子直下の半導体基板の他主面に開口端
を有して配設され、その底部が能動素子に近接した第１
の開口部と、能動素子の接地端子に近接する半導体基板
の一主面に開口端を有し、第１の開口部と連通する第２
の開口部と、この第２の開口部の内壁上に配設され、こ
の内壁を覆うとともにその一部が第１の開口部に露呈し
他部が能動素子の接地端子と接続された導電体膜と、こ
の導電体膜の上記一部および第１の開口部の底部に密接
した導電性材料のヒートシンクと、を備えものである。
また能動素子を電界効果トランジスタとしたものであ
る。 また能動素子をバイポーラトランジスタとしたもの
である。 また能動素子を微小真空管としたものである。
半導体装置は、半導体基板の一主面に形成された能動素
子と、この能動素子直下の半導体基板の他主面に開口端
を有して配設され、その底部が能動素子に近接した第１
の開口部と、能動素子の接地端子に近接する半導体基板
の一主面に開口端を有し、第１の開口部と連通する第２
の開口部と、この第２の開口部の内壁上に配設され、こ
の内壁を覆うとともにその一部が第１の開口部に露呈し
他部が能動素子の接地端子と接続された導電体膜と、こ
の導電体膜の上記一部および第１の開口部の底部に密接
した導電性材料のヒートシンクと、を備えものである。
また能動素子を電界効果トランジスタとしたものであ
る。 また能動素子をバイポーラトランジスタとしたもの
である。 また能動素子を微小真空管としたものである。
【０００９】
【作用】この発明においては、半導体基板の熱変形を防
止しつつ能動素子の発熱を効果的にヒートシンクに伝導
し、能動素子の接地電極と半導体基板の裏面接地電極を
接続するバイアホールの半導体基板主面での開口面積を
小さくでき、能動素子の接地電極から導電性のヒートシ
ンクに至る配線長さを短くできる。
止しつつ能動素子の発熱を効果的にヒートシンクに伝導
し、能動素子の接地電極と半導体基板の裏面接地電極を
接続するバイアホールの半導体基板主面での開口面積を
小さくでき、能動素子の接地電極から導電性のヒートシ
ンクに至る配線長さを短くできる。
【００１０】
【００１１】
【００１２】
【実施例】
以下、この発明の一実施例を図について説明
する。図７ないし図１０と同一符号は同一または相当部
分を示し、図１ないし図３において、７は基板１表面よ
り開口した第１のホールであり、該第１のバイアホール
内にはバイアホール上部電極となるメタライズ層８（第
１の電極）が形成されている。また９は基板１裏面より
開口した第２のホールであり、該第２のホール９内には
金属１０（第２の電極）が充填されている。
する。図７ないし図１０と同一符号は同一または相当部
分を示し、図１ないし図３において、７は基板１表面よ
り開口した第１のホールであり、該第１のバイアホール
内にはバイアホール上部電極となるメタライズ層８（第
１の電極）が形成されている。また９は基板１裏面より
開口した第２のホールであり、該第２のホール９内には
金属１０（第２の電極）が充填されている。
【００１３】次に製造方法について説明する。まず、図
５(a) に示すように、例えば厚さ１００〜１５０μｍの
ＧａＡｓ基板１主面側から、湿式もしくは乾式のエッチ
ングによりホール径１５〜２０μｍ，深さ３０μｍ程度
の第１のホール７を形成する。次にこの第１のホール７
内にスパッタもしくはメッキ法を用いてバイアホール上
部電極となる、例えば厚さ２〜３μｍの第１のメタライ
ズ層８を金等の金属を用いて設ける（図５(b) ）。次に
半導体基板１の裏面から湿式もくしは乾式のエッチング
により上記第１のメタライズ層８が露出するまでエッチ
ングして第２のホール９を形成し、バイアホールとする
（図５(c) ）。
５(a) に示すように、例えば厚さ１００〜１５０μｍの
ＧａＡｓ基板１主面側から、湿式もしくは乾式のエッチ
ングによりホール径１５〜２０μｍ，深さ３０μｍ程度
の第１のホール７を形成する。次にこの第１のホール７
内にスパッタもしくはメッキ法を用いてバイアホール上
部電極となる、例えば厚さ２〜３μｍの第１のメタライ
ズ層８を金等の金属を用いて設ける（図５(b) ）。次に
半導体基板１の裏面から湿式もくしは乾式のエッチング
により上記第１のメタライズ層８が露出するまでエッチ
ングして第２のホール９を形成し、バイアホールとする
（図５(c) ）。
【００１４】このとき従来のバイアホール形成法と違っ
て、図６(a) に示すように、少々のエッチングオーバー
があった場合にも、第１のメタライズ層８が蓋の役割を
果たし、エッチング液がバイアホール９を抜けて基板上
面を侵すことがなく、また図６(b) に示すようにエッチ
ング不足があってもメタライズ層８が露呈していれば 電
気的に接触をとることができるため、いずれの場合も製
品品質に悪影響を与えることがない。
て、図６(a) に示すように、少々のエッチングオーバー
があった場合にも、第１のメタライズ層８が蓋の役割を
果たし、エッチング液がバイアホール９を抜けて基板上
面を侵すことがなく、また図６(b) に示すようにエッチ
ング不足があってもメタライズ層８が露呈していれば 電
気的に接触をとることができるため、いずれの場合も製
品品質に悪影響を与えることがない。
【００１５】そして最後に図５(d) に示すように、第２
のホール９内及び基板裏面にメッキ下地電極１０ａをス
パッタ，蒸着，無電解メッキ等の方法により基板１裏面
全体に形成する。そして最後に図５(e) に示すように、
第２のホール９の内部及び基板裏面を含み選択メッキ法
を用いて金等の金属で第２のメタライズ金属１０ｂを充
填し、第２のメタライズ層１０とする。
のホール９内及び基板裏面にメッキ下地電極１０ａをス
パッタ，蒸着，無電解メッキ等の方法により基板１裏面
全体に形成する。そして最後に図５(e) に示すように、
第２のホール９の内部及び基板裏面を含み選択メッキ法
を用いて金等の金属で第２のメタライズ金属１０ｂを充
填し、第２のメタライズ層１０とする。
【００１６】このように本実施例によれば、半導体基板
１表面側からエッチングを行ない第１のホール７を形成
して該ホール７内に第１のメタライズ層（上部電極）８
を設けた後、基板１裏面側から上記第１のメタライズ層
８が露呈するまでエッチングを行ない第２のホール９を
設けてバイアホールを形成し、さらに該第２のホール９
内及び基板裏面を含む領域に選択メッキ法を用いて金属
層を充填及び形成して第２のメタライズ層１０を形成し
たため、基板１裏面からエッチングを行ない第２のホー
ル９を形成するときに、オーバーエッチングやエッチン
グ不足があっても、第１のメタライズ層８がバイアホー
ル上方の開口を覆うように予め形成されているため、従
来のように第２のホール９内のメタライズ層１０が基板
上面にはみ出すことがない。
１表面側からエッチングを行ない第１のホール７を形成
して該ホール７内に第１のメタライズ層（上部電極）８
を設けた後、基板１裏面側から上記第１のメタライズ層
８が露呈するまでエッチングを行ない第２のホール９を
設けてバイアホールを形成し、さらに該第２のホール９
内及び基板裏面を含む領域に選択メッキ法を用いて金属
層を充填及び形成して第２のメタライズ層１０を形成し
たため、基板１裏面からエッチングを行ない第２のホー
ル９を形成するときに、オーバーエッチングやエッチン
グ不足があっても、第１のメタライズ層８がバイアホー
ル上方の開口を覆うように予め形成されているため、従
来のように第２のホール９内のメタライズ層１０が基板
上面にはみ出すことがない。
【００１７】また第２のホール９内に金等の金属を充填
されてなる第２のメタライズ１０を有しているため、バ
イアホールの強度が増し、ダイボンド時に半田が上部電
極（第１のメタライズ層）８を突き破り半導体装置表面
にまで出てくるのを防ぐことができる。
されてなる第２のメタライズ１０を有しているため、バ
イアホールの強度が増し、ダイボンド時に半田が上部電
極（第１のメタライズ層）８を突き破り半導体装置表面
にまで出てくるのを防ぐことができる。
【００１８】さらに、第２のメタライズ１０は１回の工
程で形成されるため、従来例のようにバイアホール内を
充填する工程と、バイアホール内を充填する層と接続す
る基板裏面側のＰＨＳ層を形成する工程とを別々に行な
う必要がなく、製造歩留りを向上させることができる。
程で形成されるため、従来例のようにバイアホール内を
充填する工程と、バイアホール内を充填する層と接続す
る基板裏面側のＰＨＳ層を形成する工程とを別々に行な
う必要がなく、製造歩留りを向上させることができる。
【００１９】なお、上記実施例では第１のホールと第２
のホールとを一対とするバイアホールの例を示したが、
バイアホールの形状はこれに限られるものではなく、例
えば図２に示すように第１のホール２つに対して、第２
のホール１つを結合させたバイアホールを形成する場合
でもよく、また図３に示すように１つの第１のホールに
３つの第２のホールを結合させてなるバイアホールを形
成する場合においても同様の効果がある。
のホールとを一対とするバイアホールの例を示したが、
バイアホールの形状はこれに限られるものではなく、例
えば図２に示すように第１のホール２つに対して、第２
のホール１つを結合させたバイアホールを形成する場合
でもよく、また図３に示すように１つの第１のホールに
３つの第２のホールを結合させてなるバイアホールを形
成する場合においても同様の効果がある。
【００２０】また、図４に示すように第２のホール９上
方の半導体基板主面に、ドレイン電極１１，ゲート電極
１２，ソース電極１３を有する電界効果トランジスタ
（ＦＥＴ）を配置してデバイスを形成し、その素子領域
両側にバイアホールがそれぞれ形成される場合でもよ
く、またこの構造において、ＦＥＴの代わりにバイポー
ラトランジスタもしくは微小真空管が配置される場合で
もよく、このように構成することで素子の放熱効果を高
め装置の信頼性を向上させることができる。
方の半導体基板主面に、ドレイン電極１１，ゲート電極
１２，ソース電極１３を有する電界効果トランジスタ
（ＦＥＴ）を配置してデバイスを形成し、その素子領域
両側にバイアホールがそれぞれ形成される場合でもよ
く、またこの構造において、ＦＥＴの代わりにバイポー
ラトランジスタもしくは微小真空管が配置される場合で
もよく、このように構成することで素子の放熱効果を高
め装置の信頼性を向上させることができる。
【００２１】また、上記説明においてＦＥＴの全てソー
ス電極、またはバイポーラトランジスタの全てのエミッ
タ電極、または微小真空管の全てのカソード電極がバイ
アホール上部電極８と直接結合させて電気的に接触をと
ってもよく、この場合、ＧＮＤまでの距離を短くするこ
とができ、従って寄生抵抗や寄生インダクタンスを減少
させることができデバイスの高性能化を図ることができ
る。
ス電極、またはバイポーラトランジスタの全てのエミッ
タ電極、または微小真空管の全てのカソード電極がバイ
アホール上部電極８と直接結合させて電気的に接触をと
ってもよく、この場合、ＧＮＤまでの距離を短くするこ
とができ、従って寄生抵抗や寄生インダクタンスを減少
させることができデバイスの高性能化を図ることができ
る。
【００２２】さらに図１１に示すように第２のホール９
内及び基板１裏面に第２の電極となる金属膜１４を形成
した後、ホール９内をダイヤモンド１５等の熱伝導性が
高く化学的にも安定な物質をマスクを用いたＣＶＤ法を
用いて充填してもよく、また、ホール９内を導電性を有
する金属ペースト等を用いて充填してもよい。さらに図
１２に示すように、ホール９内を金属ペーストとダイヤ
モンドの混合体１６を用いて充填してもかまわない。
内及び基板１裏面に第２の電極となる金属膜１４を形成
した後、ホール９内をダイヤモンド１５等の熱伝導性が
高く化学的にも安定な物質をマスクを用いたＣＶＤ法を
用いて充填してもよく、また、ホール９内を導電性を有
する金属ペースト等を用いて充填してもよい。さらに図
１２に示すように、ホール９内を金属ペーストとダイヤ
モンドの混合体１６を用いて充填してもかまわない。
【００２３】
【発明の効果】以上のように、この発明に係る高周波用
半導体装置によれば、能動素子直下に第１の開口部を設
け、この第１の開口部の底面にヒートシンクを密接する
ことによって能動素子とヒートシンクを近接し、さらに
第１の開口部と連通し能動素子の接地端子に近接した第
２の開口部を設け、この第２の開口部に設けた導電体膜
を介して能動素子の接地端子を導電性のヒートシンクに
接続することにより、高周波用半導体装置の熱変形を防
止しつつ能動素子の放熱特性を高め同時に半導体基板の
表面を有効に活用し、さらに能動素子の高密度化を図る
とともに、能動素子の接地電極から裏面接地電極に至る
配線の長さを短くして、配線のインダクタンスを小さく
し、能動素子を含む高周波回路の電気的特性を高めるこ
とができ、延いては信頼性が高く、高性能な高周波用半
導体装置を得ることができるという効果がある。
半導体装置によれば、能動素子直下に第１の開口部を設
け、この第１の開口部の底面にヒートシンクを密接する
ことによって能動素子とヒートシンクを近接し、さらに
第１の開口部と連通し能動素子の接地端子に近接した第
２の開口部を設け、この第２の開口部に設けた導電体膜
を介して能動素子の接地端子を導電性のヒートシンクに
接続することにより、高周波用半導体装置の熱変形を防
止しつつ能動素子の放熱特性を高め同時に半導体基板の
表面を有効に活用し、さらに能動素子の高密度化を図る
とともに、能動素子の接地電極から裏面接地電極に至る
配線の長さを短くして、配線のインダクタンスを小さく
し、能動素子を含む高周波回路の電気的特性を高めるこ
とができ、延いては信頼性が高く、高性能な高周波用半
導体装置を得ることができるという効果がある。
【図１】本発明の第１の実施例による半導体装置を示す
図である。
図である。
【図２】本発明の第２の実施例による半導体装置を示す
図である。
図である。
【図３】本発明の第３の実施例による半導体装置を示す
図である。
図である。
【図４】本発明の第４の実施例による半導体装置を示す
図である。
図である。
【図５】本発明の第１の実施例による半導体装置の製造
工程を示す図である。
工程を示す図である。
【図６】本発明の第１の実施例による半導体装置の製造
工程の主要部の拡大図である。
工程の主要部の拡大図である。
【図７】従来の半導体装置の装置断面図である。
【図８】従来の半導体装置の問題点を説明するための装
置断面図である。
置断面図である。
【図９】従来の半導体装置の他の問題点を説明するため
の装置断面図である。
の装置断面図である。
【図１０】従来の半導体装置の製造工程を示す装置断面
図である。
図である。
【図１１】本発明の第５の実施例による半導体装置を示
す図である。
す図である。
【図１２】本発明の第６の実施例による半導体装置を示
す図である。
す図である。
１ 半導体基板 ５ 半田 ６ マウント材 ７ 第１のホール ８ 第１のメタライズ層（第１の電極） ９ 第２のホール １０ 第２のメタライズ層（第２の電極） １１ ＦＥＴドレイン電極 １２ ＦＥＴゲート電極 １３ ＦＥＴソース電極 １４ 金属膜（第２の電極） １５ ダイアモンド（充填層） １６ 金属とダイアモンドの混合体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 29/812
Claims (4)
- 【請求項１】 半導体基板の一主面に形成された能動素
子と、 この能動素子直下の上記半導体基板の他主面に開口端を
有して配設され、その底部が上記能動素子に近接した第
１の開口部と、 上記能動素子の接地端子に近接する上記半導体基板の一
主面に開口端を有し、上記第１の開口部と連通する第２
の開口部と、 この第２の開口部の内壁上に配設され、この内壁を覆う
とともにその一部が上記第１の開口部に露呈し他部が上
記能動素子の接地端子と接続された導電体膜と、 この導電体膜の上記一部および上記第１の開口部の底部
に密接した導電性材料のヒートシンクと、 を備えた高周波用半導体装置。 - 【請求項２】 能動素子が電界効果トランジスタである
ことを特徴とする請求項１記載の高周波用半導体装置。 - 【請求項３】 能動素子がバイポーラトランジスタであ
ることを特徴とする請求項１記載の高周波用半導体装
置。 - 【請求項４】 能動素子が微小真空管であることを特徴
とする請求項１記載の高周波用半導体装置。
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104875A JP2746483B2 (ja) | 1991-04-08 | 1991-04-08 | 高周波用半導体装置 |
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|---|---|
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ID=14392382
Family Applications (1)
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-
1991
- 1991-04-08 JP JP3104875A patent/JP2746483B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04311069A (ja) | 1992-11-02 |
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