JPH02162735A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02162735A JPH02162735A JP63318821A JP31882188A JPH02162735A JP H02162735 A JPH02162735 A JP H02162735A JP 63318821 A JP63318821 A JP 63318821A JP 31882188 A JP31882188 A JP 31882188A JP H02162735 A JPH02162735 A JP H02162735A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
1既 要〕
半導体装置及びその製造方法、特に 化合物半導体を用
いるバイアホール(シ1a−11ote)構造の高周波
高出力半導体装置の構造及び製造方法に関し、ステム等
への鑞付けに際し、半導体基板に発生するクラックを回
避して素子性能の劣化を防止するバイアボール構造の提
供を目的とし、半導体基板と、該半導体基板の表面上に
形成された第1の電極と、該半導体基板の該第1の電極
下部に設けられ該第1の電極の裏面を表出する開孔と、
該開孔の内面及び該第1の電極の裏面を含む該半導体基
板の裏面上に形成された鑞材に対して濡れ性゛を有する
第2の電極と、該開孔内の第2の電極面に選択的に形成
された鑞付は温度に耐え且つ鑞材に対して濡れ性を持た
ない皮膜とを有し、該半導体基板が導電性基体上に、該
開孔内に空洞を残し該第2の電極の表面を介して鑞付け
して構成する半導体装置、又は半導体基板の裏面から該
半導体基板の表面に形成されている第1の電極の底面に
達する開孔を形成する工程、該開孔の内面及び該第1の
電極の底面を含む該半導体7!仮の裏面に鑞付は性を有
する導電材料からなる第2の電極を形成する工程、該開
孔内の第2の電極の表面に選択的に鑞付は温度に耐え且
つ鑞付は性を持たない材料の皮膜を形成する工程、該半
導体基板を、該半導体基板裏面の第2の電極の表面を介
し該開孔部に空洞を残した状態で導電性基体上に鑞付け
する工程を含み構成する。
いるバイアホール(シ1a−11ote)構造の高周波
高出力半導体装置の構造及び製造方法に関し、ステム等
への鑞付けに際し、半導体基板に発生するクラックを回
避して素子性能の劣化を防止するバイアボール構造の提
供を目的とし、半導体基板と、該半導体基板の表面上に
形成された第1の電極と、該半導体基板の該第1の電極
下部に設けられ該第1の電極の裏面を表出する開孔と、
該開孔の内面及び該第1の電極の裏面を含む該半導体基
板の裏面上に形成された鑞材に対して濡れ性゛を有する
第2の電極と、該開孔内の第2の電極面に選択的に形成
された鑞付は温度に耐え且つ鑞材に対して濡れ性を持た
ない皮膜とを有し、該半導体基板が導電性基体上に、該
開孔内に空洞を残し該第2の電極の表面を介して鑞付け
して構成する半導体装置、又は半導体基板の裏面から該
半導体基板の表面に形成されている第1の電極の底面に
達する開孔を形成する工程、該開孔の内面及び該第1の
電極の底面を含む該半導体7!仮の裏面に鑞付は性を有
する導電材料からなる第2の電極を形成する工程、該開
孔内の第2の電極の表面に選択的に鑞付は温度に耐え且
つ鑞付は性を持たない材料の皮膜を形成する工程、該半
導体基板を、該半導体基板裏面の第2の電極の表面を介
し該開孔部に空洞を残した状態で導電性基体上に鑞付け
する工程を含み構成する。
本発明は半導体装置及びその製造方法、特に化合物半導
体を用いるバイアホール(Via−11o1o)構造の
高周波、高出力半導体装置の構造及び製造方法に関する
。
体を用いるバイアホール(Via−11o1o)構造の
高周波、高出力半導体装置の構造及び製造方法に関する
。
第3図は化合物半導体例えばGaAsを用いる高周波、
品出−カトランジスタの当初の構造を示す模式平面図で
、1はGaAs基板J板(チップ)、2は例えばn型の
能動層、3A、 3Bはソース電極、4はドレイン電極
、5はゲート電極、6は金属ステム、7八、7Bはステ
ムに植設されたスタッド、8は絶縁リング、9、IOは
ステJ1リーI゛、11はボンディング。
品出−カトランジスタの当初の構造を示す模式平面図で
、1はGaAs基板J板(チップ)、2は例えばn型の
能動層、3A、 3Bはソース電極、4はドレイン電極
、5はゲート電極、6は金属ステム、7八、7Bはステ
ムに植設されたスタッド、8は絶縁リング、9、IOは
ステJ1リーI゛、11はボンディング。
ワイヤを示す。
この図のように当初の高周波、高出力トランジスタにお
い°ζは、小信号トランジスタと同様に、ボンディング
・ワイヤitによってステムに植設されたスタッド7A
、 7Bと接続することによってソース電極3八、3B
に接地電位が与えられていた。
い°ζは、小信号トランジスタと同様に、ボンディング
・ワイヤitによってステムに植設されたスタッド7A
、 7Bと接続することによってソース電極3八、3B
に接地電位が与えられていた。
しかしこの構造では、ボンディング・ワイヤ11のイン
ダクタンスによる高周波損失が大きく、充分な高周波出
力が得られなかった。
ダクタンスによる高周波損失が大きく、充分な高周波出
力が得られなかった。
そこで、基板の背面からソース電極の裏面を表出する開
孔を形成し、この開孔内にソース電極の裏面から基板の
背面に金属めっき層等による背面電極を導出し、この背
面電極をステムに鑞付けすることによってソース電極に
低い高周波抵抗で接地電位を接続できるバイアホール(
Via−11ole) fN造が提供されているが、さ
らにGaAs等を用いたマイクロウェーブ・アナログI
C等においては、回路配線の浮遊容量を減少させて高周
波・高帯域化を図るために GaAs基板を厚くするこ
とが要求されており、前記バイアホール構造を厚い半導
体基板に対して歩留り良く適用できる技術の開発が望ま
れている。
孔を形成し、この開孔内にソース電極の裏面から基板の
背面に金属めっき層等による背面電極を導出し、この背
面電極をステムに鑞付けすることによってソース電極に
低い高周波抵抗で接地電位を接続できるバイアホール(
Via−11ole) fN造が提供されているが、さ
らにGaAs等を用いたマイクロウェーブ・アナログI
C等においては、回路配線の浮遊容量を減少させて高周
波・高帯域化を図るために GaAs基板を厚くするこ
とが要求されており、前記バイアホール構造を厚い半導
体基板に対して歩留り良く適用できる技術の開発が望ま
れている。
第4図(n)〜(C)は従来のバイアホール構造の例え
ばGaAs FIETの製造方法を要部について模式的
に示した工程断面図である。
ばGaAs FIETの製造方法を要部について模式的
に示した工程断面図である。
第4図(a)参照
即ち従来の方法においては、通常のGaAs FITの
製造方法に従って、表面部に図示しないn型能動層が形
成され、表面上に金・ゲルマニウム(AuGe)よりな
るソース電極3^及び図示されない他のソース電極と、
ドレイン電極、アルミニウム(A1)等からなる図示さ
れないゲート電極が形成されてなるGaA1基板1の表
面−FをレジストWi51で覆った後、反転してこの基
板の背面上にフォトプロセスによってソース電極3の下
部領域にエツチング用開孔52を有するレジストパター
ン53を形成し、このレジストパターン53をマスクに
し燐酸系の液による等方性のウェットエツチングを行い
、このGaAs基板1の背面にソース電極3Aの裏面を
表出する開7L12Aを形成する。
製造方法に従って、表面部に図示しないn型能動層が形
成され、表面上に金・ゲルマニウム(AuGe)よりな
るソース電極3^及び図示されない他のソース電極と、
ドレイン電極、アルミニウム(A1)等からなる図示さ
れないゲート電極が形成されてなるGaA1基板1の表
面−FをレジストWi51で覆った後、反転してこの基
板の背面上にフォトプロセスによってソース電極3の下
部領域にエツチング用開孔52を有するレジストパター
ン53を形成し、このレジストパターン53をマスクに
し燐酸系の液による等方性のウェットエツチングを行い
、このGaAs基板1の背面にソース電極3Aの裏面を
表出する開7L12Aを形成する。
第4回出)参照
次いで、レジストパターン53を剥離除去した後、下地
の蒸着手段を含む電気めっき法により、前記開孔12A
の内面及び開孔12A内に表出しているソース電極3A
の裏面を含むGaAs基板l基板面に、厚さ30μm程
度の金(Au)めらき層からなる背面電極13を形成す
る。
の蒸着手段を含む電気めっき法により、前記開孔12A
の内面及び開孔12A内に表出しているソース電極3A
の裏面を含むGaAs基板l基板面に、厚さ30μm程
度の金(Au)めらき層からなる背面電極13を形成す
る。
第4図(C)参照
そして、このGaAs基板1を上記背面電極13を介し
Auめっき等の施されたステム(j上に金・錫(^US
n)等の鑞材、14により鑞付けする方法により、ソー
ス電極3と接地電位が付与されるステム6との接続がな
されていた。
Auめっき等の施されたステム(j上に金・錫(^US
n)等の鑞材、14により鑞付けする方法により、ソー
ス電極3と接地電位が付与されるステム6との接続がな
されていた。
しかし上記従来の方法によると、前記マイクロウェーブ
・アナログIC等において回路配線の浮遊容量を減少す
るためにGaAsjJ仮を75〜100μm程度に厚く
した際には、ソース電極3の下部に形成される開孔(V
ia−1(ole)12Aの開口径が150〜200μ
m程度に大きくなるために、鑞付けの際に鑞材14が多
量に開孔12A内に埋め込まれ、この鑞材が冷却する際
、熱膨張率の違いによってGaAs基Fi1に対して引
張応力54を及ぼし、この応力によって第4図(C)に
示すように、基板の厚みが薄くなっている開孔12の底
部近傍領域にクランク55を生じてこのマイクロウェー
ブ・アナログIC等の半導体装置の性能が損なわれ、そ
の製造歩留りが低下するという問題があった。
・アナログIC等において回路配線の浮遊容量を減少す
るためにGaAsjJ仮を75〜100μm程度に厚く
した際には、ソース電極3の下部に形成される開孔(V
ia−1(ole)12Aの開口径が150〜200μ
m程度に大きくなるために、鑞付けの際に鑞材14が多
量に開孔12A内に埋め込まれ、この鑞材が冷却する際
、熱膨張率の違いによってGaAs基Fi1に対して引
張応力54を及ぼし、この応力によって第4図(C)に
示すように、基板の厚みが薄くなっている開孔12の底
部近傍領域にクランク55を生じてこのマイクロウェー
ブ・アナログIC等の半導体装置の性能が損なわれ、そ
の製造歩留りが低下するという問題があった。
そこで本発明は、バイアホール構造の半導体素子を有す
る半導体基Fi(チップ)のステム等への鑞付けに際し
、半導体基板に発生するクラックを回避して素子性能の
劣化を防止するバイアホール構造の堤供を目的とする。
る半導体基Fi(チップ)のステム等への鑞付けに際し
、半導体基板に発生するクラックを回避して素子性能の
劣化を防止するバイアホール構造の堤供を目的とする。
上記課題は、半導体基板と、該半導体基板の表面上に形
成された第1の電極と、該半導体基板の該第1の電極下
部に設けられ該第・1の電極の裏面を表出する開孔と、
該開孔の内面及び該第1の電極の裏面を含む該半導体基
板の裏面上に形成された鑞材に対して濡れ性を有する第
2の電極と、該開孔内の第2の電極面に選択的に形成さ
れ鑞付は温度に耐え且つ鑞材に対して濡れ性を持たない
皮膜とを有し、該半導体基板が導電性基体上に、該開孔
内に空洞を残し該第2の電極の表面を介して鑞付けされ
てなる本発明による半導体装置、又は、半導体基板の表
面に形成された電極を該基板の該電極の下部に設けた開
孔を介して該基板の裏面に導出し、該裏面に導出された
電極面を介して該半導体基板が導電性基体に鑞付けされ
る半導体装置の製造方法において、半導体基板の裏面か
ら該半導体基板の表面に形成されている第1の電極の底
面に達する開孔を形成する工程、該開孔の内面及び該第
1の電極の底面を含む該半導体基板の裏面に鑞材に対し
て濡れ性を有する導電材料からなる第2の電極を形成す
る工程、該開孔内の第2の電極の表面に351 tR的
に釘11付は温度に耐え且つ鑞材に対して濡れ性を持た
ない材料の皮膜を形成する工程、該半導体基板を、該半
導体基板裏面の第2の電極の表面を介し該開孔部に空洞
を残した杖態で導電性基体上に釘バ付けする工程を含む
本発明による半導体装置の製造方法により解決される。
成された第1の電極と、該半導体基板の該第1の電極下
部に設けられ該第・1の電極の裏面を表出する開孔と、
該開孔の内面及び該第1の電極の裏面を含む該半導体基
板の裏面上に形成された鑞材に対して濡れ性を有する第
2の電極と、該開孔内の第2の電極面に選択的に形成さ
れ鑞付は温度に耐え且つ鑞材に対して濡れ性を持たない
皮膜とを有し、該半導体基板が導電性基体上に、該開孔
内に空洞を残し該第2の電極の表面を介して鑞付けされ
てなる本発明による半導体装置、又は、半導体基板の表
面に形成された電極を該基板の該電極の下部に設けた開
孔を介して該基板の裏面に導出し、該裏面に導出された
電極面を介して該半導体基板が導電性基体に鑞付けされ
る半導体装置の製造方法において、半導体基板の裏面か
ら該半導体基板の表面に形成されている第1の電極の底
面に達する開孔を形成する工程、該開孔の内面及び該第
1の電極の底面を含む該半導体基板の裏面に鑞材に対し
て濡れ性を有する導電材料からなる第2の電極を形成す
る工程、該開孔内の第2の電極の表面に351 tR的
に釘11付は温度に耐え且つ鑞材に対して濡れ性を持た
ない材料の皮膜を形成する工程、該半導体基板を、該半
導体基板裏面の第2の電極の表面を介し該開孔部に空洞
を残した杖態で導電性基体上に釘バ付けする工程を含む
本発明による半導体装置の製造方法により解決される。
!11ち本発明においては、バイアホール構造の半導体
装置において、半導体基板のその表面に形成された第1
の電極の下部領域に、該半導体基板の背面から第1の電
極の裏面を表出する開孔を形成し、この開孔の内面及び
開孔内に表出する第1の電極の裏面を含む半導体基板の
背面に第2の電極を形成し、この第2の電極を接地電位
が印加されるステムに鑞付けすることによって第1の電
極の接地インピーダンスを減少させて高周波出力の向上
を図るバイアホール構造の半導体装置において、第2の
電極のバイアホール内面部に選択的に鑞材に対して濡れ
性を持たない皮膜を設けてパイアボール内面がfIu付
けされないようにし、これによって半導体基板をステム
に鑞付けした際にバイアホール内に空洞を残留せしめ、
この空洞によって!m付は後、鑞材の収縮によって半導
体基板のバイアホール上部近傍に及ぼされる応力を減少
せしめ°ζその部分にクラックが発生するのを防出し、
これによってバイアホール構造の半導体装置の製造歩留
りを向上せしめる。
装置において、半導体基板のその表面に形成された第1
の電極の下部領域に、該半導体基板の背面から第1の電
極の裏面を表出する開孔を形成し、この開孔の内面及び
開孔内に表出する第1の電極の裏面を含む半導体基板の
背面に第2の電極を形成し、この第2の電極を接地電位
が印加されるステムに鑞付けすることによって第1の電
極の接地インピーダンスを減少させて高周波出力の向上
を図るバイアホール構造の半導体装置において、第2の
電極のバイアホール内面部に選択的に鑞材に対して濡れ
性を持たない皮膜を設けてパイアボール内面がfIu付
けされないようにし、これによって半導体基板をステム
に鑞付けした際にバイアホール内に空洞を残留せしめ、
この空洞によって!m付は後、鑞材の収縮によって半導
体基板のバイアホール上部近傍に及ぼされる応力を減少
せしめ°ζその部分にクラックが発生するのを防出し、
これによってバイアホール構造の半導体装置の製造歩留
りを向上せしめる。
〔実施例]
以下本発明を、図示実施例により具体的に説明する。
第1図は本発明の構造の一実施例の模式図で、偵)は平
面図、Φ)はA−A矢視断面図、第2図に1)〜(d)
は本発明の方法の一実施例の工程断面図である。
面図、Φ)はA−A矢視断面図、第2図に1)〜(d)
は本発明の方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符合で示す。
本発明に係る構造を有するバイアホール型GaAsr”
ETの一実施例を示す第1図(a)及び(b)において
、1は半絶縁性GaAs基板】Aとn型能動層2を含む
厚さ75〜1100u程度のGaAs基板、3^及び3
BはAuGeよりなるソース電極、4はΔuGeよりな
るドレイン電極、5、””s 5bは八1よりなるゲー
ト電再、6は篩めっき等がなされた金属ステム、8は絶
縁リング、9、lOはステムリード、11はボンディン
グ・ワイヤ、12A−及び12Bはソース電極下部の基
板背面から形成されソース電極3八、311の底面をそ
れぞれ表出する開孔(開口径150〜200μm程度)
、 13は下地蒸着層を含む厚さ301i rn程度の
Auめっき層よりなり開孔12A 、12B内でソース
電極3^、3Bの裏面に接する背面電極、I4はAuS
nよりなる鑞材、15は使用する鑞材に対して濡れ性を
持たない金属層例えばニッケル(Ni)層(厚さ2〜3
μrn程度)、16は泪付けに際して形成された空洞部
を示す。
ETの一実施例を示す第1図(a)及び(b)において
、1は半絶縁性GaAs基板】Aとn型能動層2を含む
厚さ75〜1100u程度のGaAs基板、3^及び3
BはAuGeよりなるソース電極、4はΔuGeよりな
るドレイン電極、5、””s 5bは八1よりなるゲー
ト電再、6は篩めっき等がなされた金属ステム、8は絶
縁リング、9、lOはステムリード、11はボンディン
グ・ワイヤ、12A−及び12Bはソース電極下部の基
板背面から形成されソース電極3八、311の底面をそ
れぞれ表出する開孔(開口径150〜200μm程度)
、 13は下地蒸着層を含む厚さ301i rn程度の
Auめっき層よりなり開孔12A 、12B内でソース
電極3^、3Bの裏面に接する背面電極、I4はAuS
nよりなる鑞材、15は使用する鑞材に対して濡れ性を
持たない金属層例えばニッケル(Ni)層(厚さ2〜3
μrn程度)、16は泪付けに際して形成された空洞部
を示す。
この図のように、本発明に係るバイアホール構造のGa
As PI!Tにおいては、GaAs基板1におけるソ
ース電極3A、3Bの下部に形成される導電膜を有する
開孔12A 、12B即ちバイアホール内への鑞材の侵
入が、その間口径が150〜20011m程度に拡大し
た際にも、その内面に配設した鑞材に対する濡れ性を持
たない皮膜例えばN1層15によって阻止されて、該開
孔(バーイアホール) 12A 、 12B内に空洞部
16が形成される。従って鑞付は後の冷却時に鑞材の収
縮によって生ずる応力が開孔(バイアホール)!2Δ、
12Bの上部近傍の基板1の薄い部分に直接負荷される
ことがなくなるので、この部分に発生する基板クラック
は大111Mに減少し、製造歩留りが向上する。
As PI!Tにおいては、GaAs基板1におけるソ
ース電極3A、3Bの下部に形成される導電膜を有する
開孔12A 、12B即ちバイアホール内への鑞材の侵
入が、その間口径が150〜20011m程度に拡大し
た際にも、その内面に配設した鑞材に対する濡れ性を持
たない皮膜例えばN1層15によって阻止されて、該開
孔(バーイアホール) 12A 、 12B内に空洞部
16が形成される。従って鑞付は後の冷却時に鑞材の収
縮によって生ずる応力が開孔(バイアホール)!2Δ、
12Bの上部近傍の基板1の薄い部分に直接負荷される
ことがなくなるので、この部分に発生する基板クラック
は大111Mに減少し、製造歩留りが向上する。
次ぎに」1記本発明に係る構造の半導体装置を形成する
際の製造方法を、同じ(GaAs基板↑における一実施
例について、その要部を示す工程断面図第2図(a)〜
(d)を参照して具体的に説明する。
際の製造方法を、同じ(GaAs基板↑における一実施
例について、その要部を示す工程断面図第2図(a)〜
(d)を参照して具体的に説明する。
第2図(a)参照
即ち本発明の方法においては、従来と同様に通常のGa
As PE↑の製造方法に従って、表面部に図示しない
n型能動rf!J(第1図参照)が形成され、表面−ヒ
に金・ゲルマニウム(^uGo)よりなるソース電極3
A及び図示されないソース電極3n、ドレイン電極、ゲ
ート電JTi (第1図参照)が形成されてなるGaA
s基板l基板面上をレジスHIA51で覆った後、反転
してこの基板の背面−ヒにフォトプロセスによってソー
ス電極3の下部領域にエツチング用開孔52を存するレ
ジストパターン53を形成し、このレジストパターン5
3をマスクにし燐酸系の液による等方性のウェットエツ
チングを行い、このGaAs基板l基板面にソース電極
3の裏面を表出する開7LI2Aを形成する6以上は従
来と同様である。
As PE↑の製造方法に従って、表面部に図示しない
n型能動rf!J(第1図参照)が形成され、表面−ヒ
に金・ゲルマニウム(^uGo)よりなるソース電極3
A及び図示されないソース電極3n、ドレイン電極、ゲ
ート電JTi (第1図参照)が形成されてなるGaA
s基板l基板面上をレジスHIA51で覆った後、反転
してこの基板の背面−ヒにフォトプロセスによってソー
ス電極3の下部領域にエツチング用開孔52を存するレ
ジストパターン53を形成し、このレジストパターン5
3をマスクにし燐酸系の液による等方性のウェットエツ
チングを行い、このGaAs基板l基板面にソース電極
3の裏面を表出する開7LI2Aを形成する6以上は従
来と同様である。
第2図(b)参照
次いで、レジストパターン53を剥離除去した後、下地
の蒸着手段を含む電気めっき法により、前記開孔12A
の内面及び開孔12A内に表出しているソース電極3の
裏面を含むGaAsl5板1の背面に17さ301ノm
程度の金(^U)めっき層からなる背面電極13を形成
する。この工程も従来と同じである。
の蒸着手段を含む電気めっき法により、前記開孔12A
の内面及び開孔12A内に表出しているソース電極3の
裏面を含むGaAsl5板1の背面に17さ301ノm
程度の金(^U)めっき層からなる背面電極13を形成
する。この工程も従来と同じである。
第2図(C)参照
次いで本発明の方法においては、例えば電気めっき法に
より背面電極13上に、鑞付は温度に耐え且つ鑞材に対
する濡れ性を持たない皮膜例えば厚さ2〜3μm程度の
Ni115を′m、′j4シ、通常のフォ;、リソグラ
フィ技術により前記開孔12A内面の背面電極13表面
のみに選択的にNi層15を残留形成せしめる。
より背面電極13上に、鑞付は温度に耐え且つ鑞材に対
する濡れ性を持たない皮膜例えば厚さ2〜3μm程度の
Ni115を′m、′j4シ、通常のフォ;、リソグラ
フィ技術により前記開孔12A内面の背面電極13表面
のみに選択的にNi層15を残留形成せしめる。
第2図(d)参照
次いで、二〇GaAs基板lを上記背面電極13を介し
Auめっき等の施されたステム6上に^uSn等の鑞材
14により鑞付けしソース電J7fi3と接地電位が付
与されるステム6との接続を行う。この際、開孔12A
の内面に位置する背面電極13の表面には鑞材に対して
濡れ性を持たないN4層157Mが選択的に形成されて
いるので、基板!が厚くなって開孔12^の開口径が7
5〜lo0μm以上に拡大した際にも、該開孔12A内
への雛4.t t 4の侵入は生せず、従って開孔12
Aの内部に図示のように空洞部16が形成される。
Auめっき等の施されたステム6上に^uSn等の鑞材
14により鑞付けしソース電J7fi3と接地電位が付
与されるステム6との接続を行う。この際、開孔12A
の内面に位置する背面電極13の表面には鑞材に対して
濡れ性を持たないN4層157Mが選択的に形成されて
いるので、基板!が厚くなって開孔12^の開口径が7
5〜lo0μm以上に拡大した際にも、該開孔12A内
への雛4.t t 4の侵入は生せず、従って開孔12
Aの内部に図示のように空洞部16が形成される。
次いで、ドレイン電極4とステムリード9及びゲートT
、J15とステムリードlOとのボンディング・ワイヤ
11による接続がそれぞれなされ、図示しないゲージン
グがなされて、本発明に係るバイアホール構造のGaA
s PI!Tが完成する。
、J15とステムリードlOとのボンディング・ワイヤ
11による接続がそれぞれなされ、図示しないゲージン
グがなされて、本発明に係るバイアホール構造のGaA
s PI!Tが完成する。
この実施例から明らかなように、本発明の方法によれば
、前述のように基板に発生ずるクラックを防止して製造
歩留りの向上が図れる本発明に係るバイアホール構造の
半導体装置を、容易に形成することができる。
、前述のように基板に発生ずるクラックを防止して製造
歩留りの向上が図れる本発明に係るバイアホール構造の
半導体装置を、容易に形成することができる。
なお、本発明においてバイアホール内へのjftl材の
侵入を阻止するために用いる鑞付は温度に耐え、且つ鑞
材に対する濡れ性を持たない皮膜は、二酸化シリコン(
Sing)等の絶縁膜でもよいが、高周波抵抗をより減
少せしめるためには金属層であることが望ましい、また
金属層は前記Ni層に限られるものではない。
侵入を阻止するために用いる鑞付は温度に耐え、且つ鑞
材に対する濡れ性を持たない皮膜は、二酸化シリコン(
Sing)等の絶縁膜でもよいが、高周波抵抗をより減
少せしめるためには金属層であることが望ましい、また
金属層は前記Ni層に限られるものではない。
また、本発明はGaAs半導体に限られるものではなく
他の半導体を用いる半導体装置にも通用される。
他の半導体を用いる半導体装置にも通用される。
以上説明のように、本発明によればバイアホール構造の
半導体装置において半導体基板の厚さが厚くなってバイ
アホールの開口径が拡大した際にも・チップ付けに用い
た鑞材による応力によって半導体基板に発生するクラッ
クは防止される。
半導体装置において半導体基板の厚さが厚くなってバイ
アホールの開口径が拡大した際にも・チップ付けに用い
た鑞材による応力によって半導体基板に発生するクラッ
クは防止される。
従って本発明は、Jlい半導体基板を用いて回路インピ
ーダンス低減を図る化合物半導体によるマイクロウェー
ブ・アナログIC等の、製造歩留りの向」二に特に有効
である。
ーダンス低減を図る化合物半導体によるマイクロウェー
ブ・アナログIC等の、製造歩留りの向」二に特に有効
である。
第1図は本発明に係る構造の一実施例の模式図で、(r
l)は平面図、の)はA−A矢視断面図、第2図(a)
〜(d)は本発明に係る方法の一実施例の工程断面図、 第3図は当初のGaAs高周波高出力トランジスタの模
式平面図、 第4図(a)〜(C)は従来方法の工程断面図である。 3A、 3Bはソース電極、 4はドレイン電極、 5.5a、5bはゲート電極、 6は金属ステム、 8は絶縁リング、 9.10はステムリード、 1.1はボンディング・ワイヤ、 12A 512Bは開孔、 13は背面電極、 14は鑞材、 15はNi層、 1Gは空洞部 を示す。 図において、 1はG8^S基1反、 2はn型能動層、 CCI)平面口 (b) A−A ’に*、?JIT’frJr2惨侘旋
月n損犯りにイ衆ろ一笑施奢J1θ榎式旧ワ 当初、q硫、As龜周5皮を出力トランジスタの榎べ平
面口回 従来別人の工程前面図 第40
l)は平面図、の)はA−A矢視断面図、第2図(a)
〜(d)は本発明に係る方法の一実施例の工程断面図、 第3図は当初のGaAs高周波高出力トランジスタの模
式平面図、 第4図(a)〜(C)は従来方法の工程断面図である。 3A、 3Bはソース電極、 4はドレイン電極、 5.5a、5bはゲート電極、 6は金属ステム、 8は絶縁リング、 9.10はステムリード、 1.1はボンディング・ワイヤ、 12A 512Bは開孔、 13は背面電極、 14は鑞材、 15はNi層、 1Gは空洞部 を示す。 図において、 1はG8^S基1反、 2はn型能動層、 CCI)平面口 (b) A−A ’に*、?JIT’frJr2惨侘旋
月n損犯りにイ衆ろ一笑施奢J1θ榎式旧ワ 当初、q硫、As龜周5皮を出力トランジスタの榎べ平
面口回 従来別人の工程前面図 第40
Claims (2)
- (1)半導体基板と、 該半導体基板の表面上に形成された第1の電極と、 該半導体基板の該第1の電極下部に設けられ該第1の電
極の裏面を表出する開孔と、 該開孔の内面及び該第1の電極の裏面を含む該半導体基
板の裏面上に形成され鑞材に対して濡れ性を有する第2
の電極と、 該開孔内の第2の電極面に選択的に形成された鑞付け温
度に耐え且つ鑞材に対して濡れ性を持たない皮膜とを有
し、 該半導体基板が導電性基体上に、該開孔内に空洞を残し
該第2の電極の表面を介して鑞付けされてなることを特
徴とする半導体装置。 - (2)半導体基板の表面に形成された電極を該基板の該
電極の下部に設けた開孔を介して該基板の裏面に導出し
、該裏面に導出された電極面を介して該半導体基板が導
電性基体に鑞付けされる半導体装置の製造方法において
、 半導体基板の裏面から該半導体基板の表面に形成されて
いる第1の電極の底面に達する開孔を形成する工程、 該開孔の内面及び該第1の電極の底面を含む該半導体基
板の裏面に鑞材に対して濡れ性を有する導電材料からな
る第2の電極を形成する工程、該開孔内の第2の電極の
表面に選択的に鑞付け温度に耐え且つ鑞材に対して濡れ
性を持たない材料の皮膜を形成する工程、 該半導体基板を、該半導体基板裏面の第2の電極の表面
を介し該開孔部に空洞を残した状態で導電性基体上に鑞
付けする工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63318821A JPH02162735A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63318821A JPH02162735A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02162735A true JPH02162735A (ja) | 1990-06-22 |
Family
ID=18103328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63318821A Pending JPH02162735A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02162735A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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EP0793269A1 (fr) * | 1996-02-28 | 1997-09-03 | Koninklijke Philips Electronics N.V. | Dispositif semiconducteur incluant une puce munie d'une ouverture de via et soudée sur un support, et procédé de réalisation de ce dispositif |
US6268619B1 (en) | 1997-04-24 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high aspect ratio via hole including solder repelling coating |
US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
JP2008053429A (ja) * | 2006-08-24 | 2008-03-06 | Fujikura Ltd | 半導体装置 |
JP2010003796A (ja) * | 2008-06-19 | 2010-01-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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-
1988
- 1988-12-15 JP JP63318821A patent/JPH02162735A/ja active Pending
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EP0810658A2 (en) * | 1993-06-24 | 1997-12-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a via-hole |
EP0810658A3 (en) * | 1993-06-24 | 1998-01-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a via-hole |
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US7166503B2 (en) | 1993-10-01 | 2007-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a TFT with laser irradiation |
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