JPH01108730A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01108730A JPH01108730A JP26607887A JP26607887A JPH01108730A JP H01108730 A JPH01108730 A JP H01108730A JP 26607887 A JP26607887 A JP 26607887A JP 26607887 A JP26607887 A JP 26607887A JP H01108730 A JPH01108730 A JP H01108730A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、半導体装置の実装時
における損傷を未然に防止した半導体装置に関する。
における損傷を未然に防止した半導体装置に関する。
を従来の技術〕
従来の超高周波用デバイスとして、ＧａＡｓ等の化合物
半導体を用いた電界効果トランジスタが使用されている
。この種の半導体装置では半導体装置の実装に際してソ
ース電極と実装基板側の接地電゛極との電気接続をワイ
ヤーボンディングによって実現すると、接地インダクタ
ンス成分が大きく高周波特性を低下させる恐れがある。
半導体を用いた電界効果トランジスタが使用されている
。この種の半導体装置では半導体装置の実装に際してソ
ース電極と実装基板側の接地電゛極との電気接続をワイ
ヤーボンディングによって実現すると、接地インダクタ
ンス成分が大きく高周波特性を低下させる恐れがある。
このため、従来、半導体装置のソース電極に対応する部
分に基板裏面側から穴（以下、「バイアホール」と称す
る）を開け、このバイアホールを介してソース電極を実
装基板側の接地電極に電気的に接続する構造を採用した
ものが多い 第３図はその一例を示し、半絶縁性のＧａＡｓ−基！Ｉ
ｊ、１に能動層２を形成し、この上にゲート電極３、ソ
ース、ドレインの各オーミック電極４．５および、これ
らに接続するソース、ドレインの各上部電極６．７を形
成してＦＥＴを構成する。８は絶縁保護膜である。次に
この構成において、ソース上部電極６に対応する部分の
基板１の表面にバイアホール９を開口し、このバイアホ
ール９の内壁および基板ｌの裏面に金メツキ層１０を形
成し、この金メツキ層１０をソース表面電極６に電気接
続させていた。従５て、この構成によれば、基板１を実
装基板１１にソルダーロー材１２を用いて実装すれば、
ソース表面電極６は金メツキ層１０およびソルダーロー
材１２を介して実装基板１１の接地電極に接続でき、接
地インダクタンスを低減して半導体装置の高周波特性を
改善できる。
分に基板裏面側から穴（以下、「バイアホール」と称す
る）を開け、このバイアホールを介してソース電極を実
装基板側の接地電極に電気的に接続する構造を採用した
ものが多い 第３図はその一例を示し、半絶縁性のＧａＡｓ−基！Ｉ
ｊ、１に能動層２を形成し、この上にゲート電極３、ソ
ース、ドレインの各オーミック電極４．５および、これ
らに接続するソース、ドレインの各上部電極６．７を形
成してＦＥＴを構成する。８は絶縁保護膜である。次に
この構成において、ソース上部電極６に対応する部分の
基板１の表面にバイアホール９を開口し、このバイアホ
ール９の内壁および基板ｌの裏面に金メツキ層１０を形
成し、この金メツキ層１０をソース表面電極６に電気接
続させていた。従５て、この構成によれば、基板１を実
装基板１１にソルダーロー材１２を用いて実装すれば、
ソース表面電極６は金メツキ層１０およびソルダーロー
材１２を介して実装基板１１の接地電極に接続でき、接
地インダクタンスを低減して半導体装置の高周波特性を
改善できる。
しかし、従来の半導体装置によれば、バイアホールの内
壁面の金めつき層が露出しているため、゛第４図に示す
ように基板１を実装基板１１に実装した際、ソルダーロ
ー材１２がバイアホール９の内壁面に濡れ上がる。この
ため、ソルダーの冷却固化を行うときに凝縮し、基板１
に機械的なストレスがかかり、基板の表面側の薄くなっ
た部分が破損したり、半導体装置の損傷を招くという不
都合が生じる。
壁面の金めつき層が露出しているため、゛第４図に示す
ように基板１を実装基板１１に実装した際、ソルダーロ
ー材１２がバイアホール９の内壁面に濡れ上がる。この
ため、ソルダーの冷却固化を行うときに凝縮し、基板１
に機械的なストレスがかかり、基板の表面側の薄くなっ
た部分が破損したり、半導体装置の損傷を招くという不
都合が生じる。
本発明は上記に鑑みてなされたものであり、バイアホー
ル内壁面にソルダーロー材が流出しないようにするため
、裏面導体層におけるバイアホールの周囲部分の裏面を
ソルダーロー材となじまない物質で被覆した半導体装置
を提供するものである。
ル内壁面にソルダーロー材が流出しないようにするため
、裏面導体層におけるバイアホールの周囲部分の裏面を
ソルダーロー材となじまない物質で被覆した半導体装置
を提供するものである。
即ち、本発明の半導体装置は半導体装置の表面側に形成
した電極を裏面側から形成したバイアホールを介して裏
面導体層に電気的接続してなる半導体装置おいて、前記
裏面導体層におけるバイアホールの周囲部分の裏面導体
層表面をソルダーロー材となじまない物質、例えば、Ｔ
ｉｓ ＴｉＮ等の金属層膜、ＳｉＯ冨、ＳｉＮ等の絶縁
膜で被覆した構造を有している。
した電極を裏面側から形成したバイアホールを介して裏
面導体層に電気的接続してなる半導体装置おいて、前記
裏面導体層におけるバイアホールの周囲部分の裏面導体
層表面をソルダーロー材となじまない物質、例えば、Ｔ
ｉｓ ＴｉＮ等の金属層膜、ＳｉＯ冨、ＳｉＮ等の絶縁
膜で被覆した構造を有している。
以下、本発明の半導体装置を詳細に説明する。
第１図（ａｌ〜（Ｃ）は本発明の第一の実施例を示す製
造工程図である。
造工程図である。
まず、半絶縁性ＧａＡｓ基板１に能動層２を形成し１．
この上にショットキー接合のゲート電極３とオーミック
接触のソース、ドレインの各電極４．５を各々形成する
。そして、前記基板ｌ上に前記ソース、ドレインの各オ
ーミック電極４．５に接して上部電極６．７を各々形成
し、かつ、ゲート電極３を絶縁保護膜８で被覆し、これ
によりＧａＡｓＦＥＴを構成する（第１図（ａ））。
この上にショットキー接合のゲート電極３とオーミック
接触のソース、ドレインの各電極４．５を各々形成する
。そして、前記基板ｌ上に前記ソース、ドレインの各オ
ーミック電極４．５に接して上部電極６．７を各々形成
し、かつ、ゲート電極３を絶縁保護膜８で被覆し、これ
によりＧａＡｓＦＥＴを構成する（第１図（ａ））。
次に前記ソース上部電極６に対応ずや部分において、基
板１に裏面から断面テーパー状の穴を開口し、これをバ
イアホール９として構成する０次に、このバイアホール
９の内壁面および基板１の裏面に金メツキ層１０を形成
する。このとき、金メツキ層１０はバイアホール９内で
前記ソース上部電極６に電気接続される（第１図（ｂ）
）。
板１に裏面から断面テーパー状の穴を開口し、これをバ
イアホール９として構成する０次に、このバイアホール
９の内壁面および基板１の裏面に金メツキ層１０を形成
する。このとき、金メツキ層１０はバイアホール９内で
前記ソース上部電極６に電気接続される（第１図（ｂ）
）。
次に、バイアホール９の周囲部分の金メツキ層１０表面
にＴｉやＴｉＮ等のソルダーロー材１２になじまない金
属膜層１３を設ける（第１図（Ｃ））。
にＴｉやＴｉＮ等のソルダーロー材１２になじまない金
属膜層１３を設ける（第１図（Ｃ））。
第２図は以上説明した製造工程によって製造された半導
体装置を示し、バイアホール９の周囲部分の裏面Ａｕメ
ツキ層表面をソルダーロー材１２となじまない物質１３
によって被覆している。これによって、ソルダーロー材
１２がバイアホール９の内面へ流出するのを防いでいる
。
体装置を示し、バイアホール９の周囲部分の裏面Ａｕメ
ツキ層表面をソルダーロー材１２となじまない物質１３
によって被覆している。これによって、ソルダーロー材
１２がバイアホール９の内面へ流出するのを防いでいる
。
尚、バイアホール９の周囲部分の金メツキ層１０表面に
設けるソルダーロー材になじまない物質はＴｉやＴｉＮ
等金属層膜に限らずＳｉＯ２、ＳｉＮ等の絶縁層膜でも
良い。
設けるソルダーロー材になじまない物質はＴｉやＴｉＮ
等金属層膜に限らずＳｉＯ２、ＳｉＮ等の絶縁層膜でも
良い。
以上説明した通り、本発明の半導体装置によれば、実装
基板にソルダーロー材を用いて基板１を接着してもバイ
アホール内面はソルダーロー材となじまない金属膜層や
絶縁膜層のソルダーロー材に対するストッパー効果によ
ってソルダーロー材の這い上がりがおきないため、ソル
ダーロー材の冷却、固化時の機械的ストレスがバイアホ
ール内面上部の薄膜化した基板部分に直接かからなくな
り、破損が生じることはない。これにより半導体基板の
実装時における損傷を未然に防止できる。
基板にソルダーロー材を用いて基板１を接着してもバイ
アホール内面はソルダーロー材となじまない金属膜層や
絶縁膜層のソルダーロー材に対するストッパー効果によ
ってソルダーロー材の這い上がりがおきないため、ソル
ダーロー材の冷却、固化時の機械的ストレスがバイアホ
ール内面上部の薄膜化した基板部分に直接かからなくな
り、破損が生じることはない。これにより半導体基板の
実装時における損傷を未然に防止できる。
第１図（ａ）〜（０）は本発明の半導体装置の製造方法
の一実施例を工程順に示した断面図、第２図は本発明の
半導体装置の実装状態の断面図、第３図および第４図は
従来の半導体装置を示す断面図。 符号の説明 １−・・−・−・−半絶縁性ＧａＡｓ基板２・−・・・
−−−−−一能動Ｎ ３−・−・−・−ゲート電
極４−・・−・・−ソースオーミック電極５・−−−−
−・−ニドレインオーミック電極６−・−・・−・−・
・ソース上部電極７−・−・・−・・・−ドレイン上部
電極８−−−−−−−−・・−絶縁性保護膜９−・−−
−−−・−バイアホール部 １０−・−・・−・・−金メツキ層 １１−・−−−
−−・・・−実装側基板１２−・・−・−・−ソルダー
ロー材
の一実施例を工程順に示した断面図、第２図は本発明の
半導体装置の実装状態の断面図、第３図および第４図は
従来の半導体装置を示す断面図。 符号の説明 １−・・−・−・−半絶縁性ＧａＡｓ基板２・−・・・
−−−−−一能動Ｎ ３−・−・−・−ゲート電
極４−・・−・・−ソースオーミック電極５・−−−−
−・−ニドレインオーミック電極６−・−・・−・−・
・ソース上部電極７−・−・・−・・・−ドレイン上部
電極８−−−−−−−−・・−絶縁性保護膜９−・−−
−−−・−バイアホール部 １０−・−・・−・・−金メツキ層 １１−・−−−
−−・・・−実装側基板１２−・・−・−・−ソルダー
ロー材
Claims (3)
- （１）半導体装置の表面側に形成した電極を裏面側から
形成したバイアホールを介して裏面導体層に電気的接続
してなる半導体装置において、 前記裏面導体層におけるバイアホールの周 囲部分の裏面導体層表面をソルダーロー材となじまない
物質で被覆したことを特徴とする半導体装置。 - （２）前記ソルダーロー材となじまない物質はＴｉ、Ｔ
ｉＮ等の金属層膜である特許請求の範囲第１項記載の半
導体装置。 - （３）前記ソルダーロー材となじまない物質はＳｉＯ＿
２、ＳｉＮ等の絶縁層膜である特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26607887A JPH01108730A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26607887A JPH01108730A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01108730A true JPH01108730A (ja) | 1989-04-26 |
Family
ID=17426042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26607887A Pending JPH01108730A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01108730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162735A (ja) * | 1988-12-15 | 1990-06-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04211137A (ja) * | 1990-01-10 | 1992-08-03 | Hughes Aircraft Co | 集積回路はんだダイ結合構造および方法 |
| JP2009212103A (ja) * | 2008-02-29 | 2009-09-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1987
- 1987-10-21 JP JP26607887A patent/JPH01108730A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162735A (ja) * | 1988-12-15 | 1990-06-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04211137A (ja) * | 1990-01-10 | 1992-08-03 | Hughes Aircraft Co | 集積回路はんだダイ結合構造および方法 |
| JP2009212103A (ja) * | 2008-02-29 | 2009-09-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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