JPS62128179A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62128179A JPS62128179A JP60267312A JP26731285A JPS62128179A JP S62128179 A JPS62128179 A JP S62128179A JP 60267312 A JP60267312 A JP 60267312A JP 26731285 A JP26731285 A JP 26731285A JP S62128179 A JPS62128179 A JP S62128179A
- Authority
- JP
- Japan
- Prior art keywords
- via hole
- electrode
- semiconductor device
- substrate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 229920006015 heat resistant resin Polymers 0.000 claims abstract description 7
- 229920001721 polyimide Polymers 0.000 claims abstract description 3
- 239000004020 conductor Substances 0.000 claims 1
- 239000009719 polyimide resin Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 19
- 238000010438 heat treatment Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 7
- 229920005989 resin Polymers 0.000 abstract description 7
- 239000011347 resin Substances 0.000 abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 6
- 230000001681 protective effect Effects 0.000 abstract description 3
- 239000004642 Polyimide Substances 0.000 abstract description 2
- 239000007789 gas Substances 0.000 description 9
- 239000010931 gold Substances 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002343 gold Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10329—Gallium arsenide [GaAs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に化合物半導体を用いた
高周波用途の半導体装置に適用して好適な半導体装置に
関する。
高周波用途の半導体装置に適用して好適な半導体装置に
関する。
C従来の技術〕
従来、マイクロ波等の高周波用デバイスとしてGaAs
等の化合物半導体を用いた電界効果トランジスタ型の半
導体装置が使用されている。この種の半導体装置では、
半導体装置の実装に際してソース電極と実装基板側の接
地電極との接続をボンディング線を用いて行うと、この
ボンディング線のインダクタンス分が高周波特性を劣化
させるおそれがある。このため、従来では半導体装置の
ソース電極に対応する部分に基板裏側から穴(VIAホ
ールと称する)を開け、このVIAホールを通してソー
ス電極を実装基板の接地電極に電気的に接続する構造を
採用している。
等の化合物半導体を用いた電界効果トランジスタ型の半
導体装置が使用されている。この種の半導体装置では、
半導体装置の実装に際してソース電極と実装基板側の接
地電極との接続をボンディング線を用いて行うと、この
ボンディング線のインダクタンス分が高周波特性を劣化
させるおそれがある。このため、従来では半導体装置の
ソース電極に対応する部分に基板裏側から穴(VIAホ
ールと称する)を開け、このVIAホールを通してソー
ス電極を実装基板の接地電極に電気的に接続する構造を
採用している。
例えば、第3図はその一例であり、半絶縁性のGaAs
基板11に能動層12を形成し、この上にゲート電極1
3.ソース・ドレインの各オーミック電極14.15及
びこれらに接続するソース・ドレインの各上部電極16
.17を形成してFETを構成している。図中、18は
絶縁保護膜である。そして、この構成においてソース上
部電極16に対応する基vi11の裏面にVIAホール
11aを開設し、このホールtiaの内面から基板11
の裏面にかけて金メッキ層19を形成し、この金メッキ
層19をソース上部電極16に電気接続させている。
基板11に能動層12を形成し、この上にゲート電極1
3.ソース・ドレインの各オーミック電極14.15及
びこれらに接続するソース・ドレインの各上部電極16
.17を形成してFETを構成している。図中、18は
絶縁保護膜である。そして、この構成においてソース上
部電極16に対応する基vi11の裏面にVIAホール
11aを開設し、このホールtiaの内面から基板11
の裏面にかけて金メッキ層19を形成し、この金メッキ
層19をソース上部電極16に電気接続させている。
したがって、この構成によれば基板】1を第4図のよう
に実装基板21にソルダ材22を用いて実装すれば、ソ
ース上部電極16は金メ・ツキ層19及びソルダ材22
を介して実装基板21の接地電極(図示せず)に接続で
き、インダクタンス分を低減して半導体装置の高周波特
性の改善を図ることができる。
に実装基板21にソルダ材22を用いて実装すれば、ソ
ース上部電極16は金メ・ツキ層19及びソルダ材22
を介して実装基板21の接地電極(図示せず)に接続で
き、インダクタンス分を低減して半導体装置の高周波特
性の改善を図ることができる。
上述した従来の半導体装置では、金メ・ツキ層19を施
したVIAホールtta内が空洞状態とされたままで実
装基板21への実装を行っているため、VIAホールl
la内には空気或いは窒素等の気体が密封された状態と
なる。このため、その後の熱処理工程等によって密封気
体が加熱されて熱膨張されるとこの気体圧力によってV
IAホールLla内に機械的なストレスが発生し、この
ストレスによって第4図のようにソース上部電極16の
一部が変形され或いは破損される等して半導体装置の損
傷を招くことがある。
したVIAホールtta内が空洞状態とされたままで実
装基板21への実装を行っているため、VIAホールl
la内には空気或いは窒素等の気体が密封された状態と
なる。このため、その後の熱処理工程等によって密封気
体が加熱されて熱膨張されるとこの気体圧力によってV
IAホールLla内に機械的なストレスが発生し、この
ストレスによって第4図のようにソース上部電極16の
一部が変形され或いは破損される等して半導体装置の損
傷を招くことがある。
本発明の半導体装置は実装時におけるVIAホール内へ
の気体の密封を防止し、その後の熱処理工程によっても
VIAホール内でのストレスの発生を防止し、これによ
り電極の変形や破損を防止して半導体装置の信頼性を高
めるものである。
の気体の密封を防止し、その後の熱処理工程によっても
VIAホール内でのストレスの発生を防止し、これによ
り電極の変形や破損を防止して半導体装置の信頼性を高
めるものである。
本発明の半導体装置は、基板に形成したVIAホール内
に耐熱性樹脂を埋設し、実装した半導体装置と実装基板
との間でVIAホール内に気体を密封することのないよ
うに構成している。
に耐熱性樹脂を埋設し、実装した半導体装置と実装基板
との間でVIAホール内に気体を密封することのないよ
うに構成している。
次に、本発明を図面を参照して説明する。
第1図(a)〜(c)は本発明の一実施例を製造工程順
に示す図である。
に示す図である。
先ず、同図(a)のように半絶縁性GaAs基板1に能
動層2を形成し、この上にショットキ接触のゲート電橋
3と、オーミック接触のソース・ドレインの各電極4.
5を夫々形成する。そして、前記基板1上には前記ソー
ス・ドレインの各オーミック電極4.5に接して上部電
極6.7を夫々形成しかつゲート電極3を絶縁性保3!
1118で被覆し、これによりGaAsFETを構成す
る。
動層2を形成し、この上にショットキ接触のゲート電橋
3と、オーミック接触のソース・ドレインの各電極4.
5を夫々形成する。そして、前記基板1上には前記ソー
ス・ドレインの各オーミック電極4.5に接して上部電
極6.7を夫々形成しかつゲート電極3を絶縁性保3!
1118で被覆し、これによりGaAsFETを構成す
る。
次いで、同図(b)のように前記ソース上部電極6に対
応する位置において基板1に裏面側から断面テーバ状の
穴を開設し、これをVIAホール1aとして構成する。
応する位置において基板1に裏面側から断面テーバ状の
穴を開設し、これをVIAホール1aとして構成する。
そして、このVIAホール1aの内面及び基板1の裏面
に亘って金メッキ層9を形成する。このとき、金メッキ
層9はVIAホール1a内で前記ソース上部電極6に電
気接続される。
に亘って金メッキ層9を形成する。このとき、金メッキ
層9はVIAホール1a内で前記ソース上部電極6に電
気接続される。
しかる上で、同図(c)のように前記VIAホールla
内にはポリイミド等の耐熱性を有する樹脂10を埋設し
、VIAホール1aの空洞状態を解消させる。この樹脂
10の埋設方法としては、例えば基板1の裏面全面にV
IAホール1aを十分覆う厚さに樹脂を塗布し、その後
基板1の裏面金メッキ層9が露呈されるまでこの樹脂を
エツチングバックする方法がある。
内にはポリイミド等の耐熱性を有する樹脂10を埋設し
、VIAホール1aの空洞状態を解消させる。この樹脂
10の埋設方法としては、例えば基板1の裏面全面にV
IAホール1aを十分覆う厚さに樹脂を塗布し、その後
基板1の裏面金メッキ層9が露呈されるまでこの樹脂を
エツチングバックする方法がある。
このように構成した半導体装置では、第2図のように実
装基板21にソルダ材22を用いて基板1を接着しても
、VIAホール1aは樹脂10によって埋設されて最早
空洞が存在していないので、基板1、即ち半導体装置と
実装基板21との間のVIAホールla内に気体が密封
されることはない。このため、後工程における熱処理工
程によっても気体の膨張が原因とされるストレスが発生
することはなく、第4図に示したようなソース上部電極
の変形や破損が生じることはない。これにより、半導体
装置の損傷を未然に防止でき、半導体装置の信頼性を向
上できる。
装基板21にソルダ材22を用いて基板1を接着しても
、VIAホール1aは樹脂10によって埋設されて最早
空洞が存在していないので、基板1、即ち半導体装置と
実装基板21との間のVIAホールla内に気体が密封
されることはない。このため、後工程における熱処理工
程によっても気体の膨張が原因とされるストレスが発生
することはなく、第4図に示したようなソース上部電極
の変形や破損が生じることはない。これにより、半導体
装置の損傷を未然に防止でき、半導体装置の信頼性を向
上できる。
なお、埋設した樹脂lOは耐熱性を有しているので後工
程の熱処理によっても埋設状態を維持でき、実装後に空
洞を発生させることもない。
程の熱処理によっても埋設状態を維持でき、実装後に空
洞を発生させることもない。
ここで、本実施例ではCaAsFETに本発明を適用し
ているが、VIAホールを有する高周波用途の半導体装
置であれば同様に適用することができる。
ているが、VIAホールを有する高周波用途の半導体装
置であれば同様に適用することができる。
以上説明したように本発明は、半導体装置に設けたVI
Aホール内に耐熱性の樹脂を埋設しているので、実装基
板に半導体装置を実装した際にも半導体装置と実装基板
との間でVIAホール内に気体を密封させることはなく
、熱処理工程における気体の膨張が原因とされるストレ
スの発生を防止し、これにより半導体装置の変形や損傷
を防止してその信頬性を向上することができる。
Aホール内に耐熱性の樹脂を埋設しているので、実装基
板に半導体装置を実装した際にも半導体装置と実装基板
との間でVIAホール内に気体を密封させることはなく
、熱処理工程における気体の膨張が原因とされるストレ
スの発生を防止し、これにより半導体装置の変形や損傷
を防止してその信頬性を向上することができる。
第1図(a)〜(c)は本発明の一実施例を製造工程順
に示す断面図、第2図は実装状態の断面図、第3図は従
来構造の断面図、第4図はその実装状態における不具合
を示す断面図である。 1.11・・・半絶縁性GaAs基板、la、lla・
・・VIAホール、2,12・・・能動層、3,13・
・・ゲート電極、4.14・・・ソースオーミック電極
、5,15・・・ドレインオーミック電極、6.I6・
・・ソース上部電極、7.17・・・ドレイン上部電極
、8,18・・・絶縁性保護膜、9.19・・・金メッ
キ層、10・・・樹脂。 第2図 第3図
に示す断面図、第2図は実装状態の断面図、第3図は従
来構造の断面図、第4図はその実装状態における不具合
を示す断面図である。 1.11・・・半絶縁性GaAs基板、la、lla・
・・VIAホール、2,12・・・能動層、3,13・
・・ゲート電極、4.14・・・ソースオーミック電極
、5,15・・・ドレインオーミック電極、6.I6・
・・ソース上部電極、7.17・・・ドレイン上部電極
、8,18・・・絶縁性保護膜、9.19・・・金メッ
キ層、10・・・樹脂。 第2図 第3図
Claims (1)
- 【特許請求の範囲】 1、半導体装置の表面側に形成した電極を、裏面側から
形成したVIAホールを通して裏面導体層に電気接続し
てなる半導体装置において、前記VIAホール内に耐熱
性樹脂を埋設し、実装した前記半導体装置とその実装基
板との間で前記VIAホール内に気体を密封することの
ないように構成したことを特徴とする半導体装置。 2、耐熱性樹脂にポリイミド樹脂を用いてなる特許請求
の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60267312A JPS62128179A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60267312A JPS62128179A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62128179A true JPS62128179A (ja) | 1987-06-10 |
Family
ID=17443072
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60267312A Pending JPS62128179A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62128179A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01110768A (ja) * | 1987-10-23 | 1989-04-27 | Nec Corp | 半導体装置 |
JPH01135030A (ja) * | 1987-11-20 | 1989-05-26 | Nec Corp | 化合物半導体装置 |
JPH0228335A (ja) * | 1988-07-18 | 1990-01-30 | Nec Corp | モノリシック集積回路素子の製造方法 |
US4970578A (en) * | 1987-05-01 | 1990-11-13 | Raytheon Company | Selective backside plating of GaAs monolithic microwave integrated circuits |
US5051811A (en) * | 1987-08-31 | 1991-09-24 | Texas Instruments Incorporated | Solder or brazing barrier |
US5378926A (en) * | 1991-09-30 | 1995-01-03 | Hughes Aircraft Company | Bonding of integrated circuit chip to carrier using gold/tin eutectic alloy and refractory metal nitride barrier layer to block migration of tin through via holes |
WO2021182149A1 (ja) * | 2020-03-12 | 2021-09-16 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1985
- 1985-11-29 JP JP60267312A patent/JPS62128179A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4970578A (en) * | 1987-05-01 | 1990-11-13 | Raytheon Company | Selective backside plating of GaAs monolithic microwave integrated circuits |
US5051811A (en) * | 1987-08-31 | 1991-09-24 | Texas Instruments Incorporated | Solder or brazing barrier |
JPH01110768A (ja) * | 1987-10-23 | 1989-04-27 | Nec Corp | 半導体装置 |
JPH01135030A (ja) * | 1987-11-20 | 1989-05-26 | Nec Corp | 化合物半導体装置 |
JPH0228335A (ja) * | 1988-07-18 | 1990-01-30 | Nec Corp | モノリシック集積回路素子の製造方法 |
US5378926A (en) * | 1991-09-30 | 1995-01-03 | Hughes Aircraft Company | Bonding of integrated circuit chip to carrier using gold/tin eutectic alloy and refractory metal nitride barrier layer to block migration of tin through via holes |
WO2021182149A1 (ja) * | 2020-03-12 | 2021-09-16 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
JPWO2021182149A1 (ja) * | 2020-03-12 | 2021-09-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7652385B2 (en) | Semiconductor device and method of manufacturing the same | |
JPS62128179A (ja) | 半導体装置 | |
JPS6185844A (ja) | 集積回路とその製法 | |
JPH05175247A (ja) | 半導体装置の製造方法 | |
JPH0521474A (ja) | 半導体装置 | |
JP2703908B2 (ja) | 化合物半導体装置 | |
JP2713200B2 (ja) | 半導体装置およびその製造方法 | |
KR930011456B1 (ko) | 반도체장치 | |
JPS5892277A (ja) | 電界効果トランジスタの製造方法 | |
JPH01108730A (ja) | 半導体装置 | |
JPH08204066A (ja) | 半導体装置 | |
JPH10107076A (ja) | 半導体装置およびその実装方法 | |
JPS6139581A (ja) | 半導体装置 | |
JPH05152340A (ja) | 電界効果トランジスタ | |
JPH01149461A (ja) | 半導体装置 | |
JPS5827334A (ja) | 半導体装置 | |
JPH0294450A (ja) | 半導体装置の製造方法 | |
JPH04116836A (ja) | マイクロ波半導体装置 | |
JPS6265380A (ja) | 半導体装置 | |
JPS59172756A (ja) | 半導体装置 | |
JP2002110698A (ja) | マイクロ波半導体装置 | |
KR930011182A (ko) | 반도체 장치 및 그 제조방법 | |
JPS61263284A (ja) | 半導体装置 | |
JPH0372651A (ja) | 樹脂封止型半導体装置 | |
JPH01321660A (ja) | 樹脂封止型半導体装置 |