JPH10107076A

JPH10107076A - 半導体装置およびその実装方法

Info

Publication number: JPH10107076A
Application number: JP25695096A
Authority: JP
Inventors: Shigeyuki Okamoto; 重之岡本; Shigeyuki Murai; 成行村井
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-09-27
Filing date: 1996-09-27
Publication date: 1998-04-24

Abstract

(57)【要約】【課題】良好な特性および高い信頼性が得られ、取り
扱いおよび実装が容易で低コスト化が可能な半導体装置
およびその実装方法を提供することである。【解決手段】ＧａＡｓ基板１の表面の各ソース電極２
上には金のバンプ２ａが設けられる。複数のドレイン電
極３および複数のゲート電極４は、ＧａＡｓ基板１上の
ドレイン拡張電極３ａおよびゲート拡張電極４ａにそれ
ぞれ接続され、ビアホール６内の金属層８を介してＧａ
Ａｓ基板１の裏面に配置されたドレイン拡張電極３ｂお
よびゲート拡張電極４ｂにそれぞれ接続される。フリッ
プチップ実装法の際には、ＦＥＴチップ５０の表面を下
にして各ソース電極２を金のバンプ２ａを介してヒート
シンク１０の上面に接合し、ＦＥＴチップ５０の裏面の
ドレイン拡張電極３ｂおよびゲート拡張電極４ｂをボン
ディングワイヤ１３を用いてマイクロ波集積回路基板１
１の配線パターン１２ａ，１２ｂにそれぞれ接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その実装方法に関する。

【０００２】

【従来の技術】高出力ＧａＡｓ−ＭＥＳＦＥＴ（金属半
導体電界効果トランジスタ）には、一般に複数個のゲー
トフィンガーを並列接続した櫛形ゲート構造が用いられ
る。その櫛形ゲート構造を有するＦＥＴチップを回路基
板上に実装する際には、ＧａＡｓ基板上に形成されたＦ
ＥＴのソース電極、ドレイン電極およびゲート電極を回
路基板上に形成された配線パターンにそれぞれ電気的に
接続する必要がある。通常、ソース電極はＧａＡｓ基板
の裏面に形成された接地電極を介して回路基板上の接地
導体に接続され、ドレイン電極およびゲート電極はワイ
ヤボンディングにより回路基板上の対応する配線パター
ンにそれぞれ接続される。

【０００３】そこで、ＦＥＴのソース電極をＧａＡｓ基
板裏面の接地電極に接続するために種々の接地方式が開
発されている。図５はエアブリッジ・ビアホール接地方
式を示す断面図である。図５に示すように、ＧａＡｓ基
板２１上に複数のソース電極２２、複数のドレイン電極
２３および複数のゲート電極２４が形成されている。複
数のゲート電極２４は金属からなるエアブリッジ２６に
より相互に接続されている。両端のソース電極２２は、
ＧａＡｓ基板２１に設けられたビアホール（貫通孔）２
７内の金属層２８を介してＧａＡｓ基板２１裏面の接地
電極に接続されている。

【０００４】図６は拡張電極ビアホール接地方式を示す
平面図である。この拡張電極ビアホール接地方式は特開
昭６２−２６８１４７号公報に開示されている。図６に
示すように、ＧａＡｓ基板２１の表面にＦＥＴの活性層
（動作層）２５が形成され、活性層２５上に複数のソー
ス電極２２、複数のドレイン電極２３および複数のゲー
ト電極２４が形成されている。複数のソース電極２２は
ＧａＡｓ基板２１上の側方に設けられた拡張電極（引き
出し電極）２２ａに接続されている。拡張電極２２ａは
ビアホール２９内の金属層３０を介してＧａＡｓ基板２
１裏面の接地電極に接続されている。

【０００５】図７（ａ）は拡張電極デバイス側壁接地方
式を示す平面図であり、図７（ｂ）は図７（ａ）のＹ−
Ｙ線断面図である。図７に示すように、ＧａＡｓ基板２
１の表面に形成された活性層２５上に複数のソース電極
２２、複数のドレイン電極２３および複数のゲート電極
２４が形成されている。複数のソース電極２２はＧａＡ
ｓ基板２１上の側方に設けられた拡張電極２２ａに接続
され、拡張電極２２ａはＧａＡｓ基板２１の側壁に形成
された金属層２２ｂを介して裏面の接地電極に接続され
ている。

【０００６】図８はソース電極直下ビアホール接地方式
を示す断面図である。図８に示すように、各ソース電極
２２の直下にビアホール３１が設けられ、各ソース電極
２２はビアホール３１内の金属層３２を介してＧａＡｓ
基板２１裏面の接地電極に接続されている。

【０００７】図９は金埋め込みタブ形成ビアホール接地
方式を示す断面図である。この金埋め込みタブ形成ビア
ホール接地方式は特開昭６２−２１１９６２号公報に開
示されている。図９に示すように、各ソース電極２２の
直下のＧａＡｓ基板２１にビアホール３３が設けられ、
ＧａＡｓ基板２１の裏面にタブ３５が形成されている。
タブ３５内には金３６が埋め込まれている。各ソース電
極２２はビアホール３３内の金属層３４を介してタブ３
５内の金３６に接続される。

【０００８】一般に、ＧａＡｓ等の化合物半導体を用い
たマイクロ波高出力ＦＥＴにおいて電力付加効率等の特
性を良好にするためには、ソースインダクタンス（Ｌ
ｓ）を低減する必要がある。また、ＦＥＴにおいて高出
力を得るためには大直流電流を流す必要がある。そのた
め、ＦＥＴチップの放熱性が悪いと、活性層の温度（チ
ャネル温度）が上昇し、電子移動度の低下による直列寄
生抵抗（Ｒｓ）の増大や伝達コンダクタンス（Ｇｍ）の
低下を招き、素子特性が低下する。また、チャネル温度
が上昇すると、ショットキゲートおよびオーミック接触
の劣化が加速され、素子の信頼性および寿命が低下する
こととなる。

【０００９】したがって、ＦＥＴチップを回路基板上に
実装した場合に、良好な特性および高い信頼性を実現す
るためには、ソースインダクタンスを低減するとともに
チップからの放熱を良好にすることが極めて重要とな
る。

【００１０】図５のエアブリッジ・ビアホール接地方
式、図６の拡張電極ビアホール接地方式および図７の拡
張電極デバイス側壁接地方式では、各ソース電極２２が
エアブリッジ２６または拡張電極２２ａを介して接地さ
れるので、ソースインダクタンスの値が大きくなる。ま
た、活性層２５の各チャネル部で発生した熱が熱伝導性
の悪いＧａＡｓ基板２１を介して逃がされるので、放熱
性が悪い。これらの問題を軽減するために、ＧａＡｓ基
板２１を３０μｍ程度に薄く加工すると、ウエハプロセ
スにおいて各工程間でチップを移動させる際に取り扱い
が難しくなるとともに、チップの反りの問題が生じる。
また、誘電体（ＧａＡｓ基板）の厚さが薄くなるので、
ＭＭＩＣ（マイクロ波集積回路）に必要な高インピーダ
ンス回路の形成が困難となる（特開平４−１４４２４５
号公報参照）。

【００１１】図８に示すソース電極直下ビアホール接地
方式では、各ソース電極２２がその直下のビアホール３
１内の金属層３２を介して裏面の接地電極に接続されて
いるので、ソース電極２２と接地電極との間の距離が短
く、ソースインダクタンスが低くなる。しかしながら、
放熱性を良好にするために、ＧａＡｓ基板２１を３０μ
ｍ程度に薄く加工すると、図５〜図７の接地方式と同様
に、チップの取り扱いが難しく、また高インピーダンス
回路の形成が困難になり、ＦＥＴと同一ＧａＡｓ基板上
にマイクロストリップ線路を形成して構成する回路の集
積化（ＭＭＩＣ）への発展性に問題が生じる。

【００１２】図９に示す金埋め込みタブ形成ビアホール
接地方式では、各ソース電極２２がその直下に設けられ
たビアホール３３内の金属層３４を介してタブ３５内の
金３６に接続されるので、ソースインダクタンスが低
い。また、タブ３５の形成によりＦＥＴの活性層の下部
におけるＧａＡｓ基板２１の厚さが薄くなっているの
で、放熱性が良好となり、また高インピーダンス回路の
形成も容易になる。さらに、ＧａＡｓ基板２１の全体の
厚さは厚いので、取り扱いが容易である。しかしなが
ら、ＧａＡｓ基板２１にタブ３５を形成する工程および
タブ３５内に金３６を埋め込む工程が必要となるため、
プロセスが複雑となり、製造コストが上昇する。

【００１３】そこで、ソースインダクタンスの低減およ
び放熱性の向上を図るためにフリップチップ実装法が用
いられる。図１０はフリップチップ実装法を示す断面図
であり、図１１はその平面図である。

【００１４】図１０に示すように、ＦＥＴの各ソース電
極２２、各ドレイン電極２３および各ゲート電極２４上
に金のバンプ（突起）を形成し、ＦＥＴチップ１００の
表面を下に向けて窒化アルミナ等からなるヒートシンク
兼回路基板４０上に実装する。図１０には、各ソース電
極２２に形成されるバンプ３７が示される。

【００１５】図１１に示すように、ヒートシンク兼回路
基板４０上には、ソース電極パターン４１、ドレイン電
極パターン４２およびゲート電極パターン４３が形成さ
れている。ＦＥＴチップ１００のソース電極２２はバン
プ３７を介してソース電極パターン４１に接合され、ド
レイン電極２３はバンプ（図示せず）を介してドレイン
電極パターン４２に接合され、ゲート電極２４はバンプ
（図示せず）を介してゲート電極パターン４３に接合さ
れる。

【００１６】図１０および図１１に示すフリップチップ
実装法によれば、各ソース電極２２が金のバンプ３７を
介して最短距離で接地されるので、ソースインダクタン
スが低減される。また、ＦＥＴのチャネル部で発生した
熱がＧａＡｓ基板２１を介さずに熱伝導性の良い金のバ
ンプ３７を通じてヒートシンク兼回路基板４０に導かれ
るので、放熱性が良好となる。さらに、ＧａＡｓ基板２
１の厚さを薄く加工する必要がないので、取り扱いが容
易であり、高インピーダンス回路の形成も容易であり、
また通常のウエハプロセスを使用することができるので
製造コストが低減される。このように、フリップチップ
実装法を用いると、ＦＥＴの特性の向上および低コスト
化に有利となる。

【００１７】

【発明が解決しようとする課題】しかしながら、上記の
従来のフリップチップ実装法では、ＦＥＴチップ１００
の各ソース電極２２、各ドレイン電極２３および各ゲー
ト電極２４にそれぞれバンプを形成した後、ＦＥＴチッ
プ１００を裏返し、ヒートシンク兼回路基板４０に形成
されたソース電極パターン４１、ドレイン電極パターン
４２およびゲート電極パターン４３に特殊なダイボンド
装置を用いて位置合わせし、はんだ材料等により接合す
る工程が必要となる。このため、プレーナ構造のチップ
を回路基板上にワイヤボンディングにより実装するプレ
ーナ実装法に比べて以下の問題が生じる。

【００１８】すなわち、微細加工されたＦＥＴチップ１
００の複数の電極がはんだ材料等によりヒートシンク兼
回路基板４０に接合された状態を外部から観察して確認
することが困難である。また、特殊で高価なダイボンド
装置を用いてＦＥＴチップ１００の複数の電極をヒート
シンク兼回路基板４０に形成された複数の電極パターン
に合わせて正確に位置合わせする必要がある。

【００１９】さらに、ＦＥＴチップ１００の複数の電極
がはんだ材料等によりヒートシンク兼回路基板４０の複
数の電極パターンに接合されるので、位置ずれが生じる
とヒートシンク兼回路基板４０上の電極パターン間がＦ
ＥＴチップ１００の電極あるいは、はんだ材料により橋
絡され、不良が発生する確率が高くなる。

【００２０】また、ＦＥＴチップ１００とヒートシンク
兼回路基板４０の材料間の熱膨張係数の違いにより、比
較的大きな面で接合されるプレーナ実装法に比べて熱ス
トレスに敏感となり、ヒートシンク兼回路基板４０とＦ
ＥＴチップ１００の接続部にクラックが発生するおそれ
がある。

【００２１】また、ヒートシンク兼回路基板４０に複数
の電極パターンを形成する必要があるので、ヒートシン
ク兼回路基板４０の材料として絶縁性を考慮する必要が
生じ、ヒートシンクとしての材料の選定が制限される。

【００２２】上記のように、従来のフリップチップ実装
法は、実装面および信頼性の面で課題がある。本発明の
目的は、良好な特性および高い信頼性が得られ、取り扱
いおよび実装が容易で低コスト化が可能な半導体装置お
よびその実装方法を提供することである。

【００２３】

【課題を解決するための手段および発明の効果】本発明
に係る半導体装置は、第１の電極、第２の電極および第
３の電極を有する半導体素子が基板上または基板内に形
成され、基板の表面に第１、第２および第３の電極が配
置され、第１の電極上に導電性材料からなるバンプが形
成され、第２の電極および第３の電極が基板にそれぞれ
設けられた貫通孔内の導電層を通して基板の裏面に配置
された第１の引き出し電極および第２の引き出し電極に
それぞれ接続されたものである。

【００２４】本発明に係る半導体装置においては、半導
体素子が形成された基板の表面を下に向けて第１の電極
上のバンプを回路基板上の接地導体に接合し、基板の裏
面に配置された第１および第２の引き出し電極を回路基
板上に形成された所定の配線パターンにそれぞれ接続す
ることができる。

【００２５】このように、第１の電極が最短距離で接地
導体に接続されるので、第１の電極の寄生インダクタン
スおよび寄生抵抗が低減される。また、半導体素子で発
生した熱が基板を介さずに第１の電極およびバンプを介
して回路基板の接地導体に活性層（動作層）からの最短
距離で直接導かれるので、放熱性が良好となる。

【００２６】さらに、基板を薄く加工する必要がないの
で、取り扱いが容易であり、高インピーダンス回路の形
成も容易であり、かつ製造コストが低減される。また、
第１の電極のみが回路基板上の接地導体に接合されるの
で、半導体装置と回路基板との位置合わせ精度が緩和さ
れ、接合状態の確認の困難性による不安点が軽減され
る。また、回路基板上の配線パターン間の橋絡による不
良が発生することもない。

【００２７】しかも、半導体装置と回路基板との接合部
が第１の電極のみとなるので、回路基板における半導体
装置との接合領域の材料が絶縁体に制限されず、回路基
板の材料として低抵抗で放熱性が良くかつ線膨張係数が
半導体装置の基板と近似する材料を選択することが可能
となる。

【００２８】したがって、良好な特性および高い信頼性
が得られ、取り扱いおよび実装が容易となり、低コスト
化が図られる。半導体素子が電界効果トランジスタであ
り、第１の電極が１または複数のソース電極であり、第
２の電極が１または複数のドレイン電極であり、第３の
電極が１または複数のゲート電極であっもよい。

【００２９】この場合、電界効果トランジスタが形成さ
れた基板の表面を下に向けて１または複数のソース電極
上のバンプを回路基板上の接地導体に接合し、基板の裏
面に配置された第１および第２の引き出し電極を回路基
板上に形成された所定の配線パターンにそれぞれ接続す
ることができる。

【００３０】それにより、１または複数のソース電極が
最短距離で接地導体に接続されるので、ソースインダク
タンスおよびソース抵抗が低減される。また、電界効果
トランジスタのチャネル部で発生した熱が基板を介さず
に１または複数のソース電極およびバンプを通して回路
基板上の接地導体に直接導かれるので、放熱性が良好と
なる。したがって、電界効果トランジスタの特性が良好
となり、信頼性が高くなる。

【００３１】本発明に係る半導体装置の実装方法は、上
記の半導体装置の表面を下に向けて第１の電極上のバン
プを回路基板上に配置される接地導体上に接合し、第１
および第２の引き出し電極を回路基板上の配線パターン
にそれぞれ接続するものである。

【００３２】本発明に係る実装方法によれば、半導体素
子の第１の電極が最短距離で接地導体に接続されるの
で、第１の電極の寄生インダクタンスおよび寄生容量が
低減される。また、半導体素子で発生した熱が基板を介
さずに第１の電極およびバンプを通して回路基板上の接
地導体に直接導かれるので、放熱性が良好となる。

【００３３】さらに、半導体素子の第１の電極のみが回
路基板上の接地導体に接合されるので、半導体装置と回
路基板との位置合わせ精度が緩和され、接合状態の確認
の困難性による不安点が軽減される。また、回路基板上
の配線パターン間の橋絡による不良が発生しない。

【００３４】しかも、半導体装置と回路基板との接合部
が第１の電極のみとなるので、回路基板における半導体
装置との接合領域の材料が絶縁体に制限されず、回路基
板の材料として低抵抗で放熱性が良くかつ熱膨張係数が
半導体装置の基板と近似する材料を選択することが可能
となる。

【００３５】したがって、半導体素子の良好な特性およ
び高い信頼性が得られ、低コスト化が図られる。

【００３６】

【発明の実施の形態】図１（ａ）は本発明の一実施例に
おけるＦＥＴチップの平面図であり、図１（ｂ）はその
ＦＥＴチップのＸ−Ｘ線断面図である。

【００３７】図１のＦＥＴチップ５０において、ＧａＡ
ｓ基板１の表面に活性層５が形成され、活性層５上に複
数のソース電極２、複数のドレイン電極３および複数の
ゲート電極４が形成されている。このＧａＡｓ基板１の
表面にはパッシベーション膜７が形成されている。

【００３８】各ソース電極２上には、メッキ技術等によ
り厚さ１０μｍ程度（例えば１２μｍ）の金のバンプ２
ａが設けられている。複数のドレイン電極３は、ＧａＡ
ｓ基板１上の一方の側部に形成されたドレイン拡張電極
（ドレイン引き出し電極）３ａに接続されている。複数
のゲート電極４は、ＧａＡｓ基板１上の他方の側部に形
成されたゲート拡張電極（ゲート引き出し電極）４ａに
接続されている。

【００３９】ドレイン拡張電極３ａおよびゲート拡張電
極４ａ下のＧａＡｓ基板１の領域には、それぞれ複数の
ビアホール６が設けられている。ビアホール６は、Ｇａ
Ａｓ基板１をリン酸系エッチング液でエッチングするこ
とにより形成される。ビアホール６の内面には、蒸着法
によりＴｉ−Ａｕからなる金属層８が形成される。

【００４０】ドレイン拡張電極３ａは、ＧａＡｓ基板１
に設けられたビアホール６内の金属層８を介してＧａＡ
ｓ基板１の裏面に形成されたドレイン拡張電極３ｂに接
続されている。ゲート拡張電極４ａは、ＧａＡｓ基板１
に設けられたビアホール６内の金属層８を介してＧａＡ
ｓ基板１の裏面に形成されたゲート拡張電極４ｂに接続
されている。

【００４１】ＧａＡｓ基板１の厚さは、ビアホール６の
形成が可能で、かつＦＥＴチップ５０の取り扱いが容易
となるようにエッチングにより１００μｍ程度に制御さ
れる。

【００４２】このように、ＦＥＴチップ５０の表面に複
数のソース電極２、複数のドレイン電極３および複数の
ゲート電極４を挟んで相対する位置にドレイン拡張電極
３ａおよびゲート拡張電極４ａが配置され、裏面にドレ
イン拡張電極３ｂおよびゲート拡張電極４ｂが十分な間
隔で配置される。

【００４３】図２は図１のＦＥＴチップをヒートシンク
上に実装した状態を示す側面図であり、図３は図１のＦ
ＥＴチップをヒートシンク上に実装した状態を示す断面
図である。また、図４は図１のＦＥＴチップをヒートシ
ンクとともにマイクロ波集積回路基板上に実装した状態
を示す断面図である。

【００４４】図２〜図４において、ヒートシンク１０は
銅タングステン合金（ＣｕＷ）により形成される。この
ヒートシンク１０は接地導体を兼ねる。図２および図３
に示すように、ＦＥＴチップ５０の表面を下にして各ソ
ース電極２が金のバンプ２ａを介してヒートシンク１０
の上面に接合される。なお、図３に示すように、ソース
電極２の両側において、ＦＥＴチップ５０とヒートシン
ク１０との間にソース電極２と同じ材料からなる強度保
持スペーサ９が挿入される。

【００４５】図４に示すように、ＦＥＴチップ５０の裏
面のドレイン拡張電極３ｂおよびゲート拡張電極４ｂは
ボンディングワイヤ１３を用いてワイヤボンド技術によ
りマイクロ波集積回路基板１１上の配線パターン１２
ａ，１２ｂにそれぞれ電気的に接続される。

【００４６】ＦＥＴチップ５０の裏面の相対するドレイ
ン拡張電極３ｂおよびゲート拡張電極４ｂは単純な配置
となっているので、ドレイン拡張電極３ｂおよびゲート
拡張電極４ｂとマイクロ波集積回路基板１１との電気的
接続をＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎ
ｄｉｎｇ）リード、リボンリード（帯状リード）等を用
いて行ってもよい。これにより、強固な接続が得られ
る。

【００４７】本実施例のＦＥＴチップ５０においては、
複数のソース電極２が厚い金のバンプ２ａを介して接地
導体を兼ねるヒートシンク１０上に最短距離で接続され
るので、複数のソース電極２のソースインダクタンスお
よびソース抵抗のばらつきが低減される。それにより、
ＦＥＴにおける発振、電界集中等のトラブル発生が防止
される。

【００４８】また、ＦＥＴのチャネル部で発生した熱が
ＧａＡｓ基板１を介さずに複数のソース電極２および金
のバンプ２ａを通してヒートシンク１０に直接導かれる
ので、放熱性が良好となる。さらに、各ソース電極２上
に非常に伸張性の高い金のバンプ２ａが１０μｍ程度と
厚く形成されているので、熱ストレスへの耐性向上が図
られる。

【００４９】さらに、ＧａＡｓ基板１を薄く加工する必
要がないので、取り扱いが容易であり、高インピーダン
ス回路の形成も容易となり、かつ製造コストが低減され
る。また、ＦＥＴチップ５０をマイクロ波集積回路１１
上にフリップチップ実装する際には、ＧａＡｓ基板１の
表面のソース電極２のみを適当なはんだ材料等でヒート
シンク１０に接合すればよいので、精密な位置合わせや
配線パターン間の電気的短絡を考慮する必要がない。し
たがって、ＦＥＴチップ５０の各電極の接合部を外部か
ら観察して接合状態を確認することができないという不
安点が大幅に軽減され、不良の発生率も低減される。

【００５０】また、ＦＥＴチップ５０とヒートシンク１
０との接合部がソース電極２のみとなるので、ヒートシ
ンク１０の材料が絶縁体に制限されない。そのため、ヒ
ートシンク１０の材料として低抵抗で放熱性が良くかつ
線膨張係数がＦＥＴチップ５０のＧａＡｓ基板１と近似
する高特性および高信頼性の材料を選択することが可能
となる。例えば、上記のように、ヒートシンク１０の材
料として銅タングステン合金を用いることができる。こ
れにより、高特性かつ高信頼性のＦＥＴが得られ、低コ
スト化が図られる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるＦＥＴチップの平面
図および断面図である

【図２】図１のＦＥＴチップをヒートシンク上に実装し
た状態を示す側面図である。

【図３】図１のＦＥＴチップをヒートシンク上に実装し
た状態を示す断面図である。

【図４】図１のＦＥＴチップをヒートシンクとともにマ
イクロ波集積回路基板上に実装した状態を示す断面図で
ある。

【図５】従来のエアーブリッジ・ビアホール接地方式を
示す断面図である。

【図６】従来の拡張電極ビアホール接地方式を示す平面
図である。

【図７】従来の拡張電極デバイス側壁接地方式を示す平
面図および断面図である。

【図８】従来のソース電極直下ビアホール接地方式を示
す断面図である。

【図９】従来の金埋め込みタブ形成ビアホール接地方式
を示す断面図である。

【図１０】従来のフリップチップ実装法を示す断面図で
ある。

【図１１】従来のフリップチップ実装法を示す平面図で
ある。

【符号の説明】

１ＧａＡｓ基板２ソース電極２ａバンプ３ドレイン電極３ａドレイン拡張電極４ゲート電極４ａゲート拡張電極６ビアホール８金属層１０ヒートシンク１１マイクロ波集積回路基板５０ＦＥＴチップ

Claims

【特許請求の範囲】

【請求項１】第１の電極、第２の電極および第３の電
極を有する半導体素子が基板上または基板内に形成さ
れ、前記基板の表面に前記第１、第２および第３の電極
が配置され、前記第１の電極上に導電性材料からなるバ
ンプが形成され、前記第２の電極および前記第３の電極
は前記基板にそれぞれ設けられた貫通孔内の導電層を通
して前記基板の裏面に配置された前記第２の引き出し電
極および第３の引き出し電極にそれぞれ接続されたこと
を特徴とする半導体装置。
【請求項２】前記半導体素子は電界効果トランジスタ
であり、前記第１の電極は１または複数のソース電極で
あり、前記第２の電極は１または複数のドレイン電極で
あり、前記第３の電極は１または複数のゲート電極であ
ることを特徴とする請求項１記載の半導体装置。
【請求項３】請求項１または２記載の半導体装置の表
面を下に向けて前記第１の電極上の前記バンプを回路基
板上に配置される接地導体上に接合し、前記第１および
第２の引き出し電極を前記回路基板上に形成された配線
パターンにそれぞれ接続することを特徴とする半導体装
置の実装方法。