JP2000349113A - 半導体装置およびそれを用いた高周波回路装置 - Google Patents
半導体装置およびそれを用いた高周波回路装置Info
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Abstract
(57)【要約】
【課題】 素子の狭い活性領域の電極上に直接バンプ電
極を形成しながら、配線基板などに熱圧着する際に、狭
い領域に圧力が集中して活性領域を破損したり、接着強
度不足が起こらない構造の高周波用の半導体装置を提供
する。 【解決手段】 基板１上に少なくともｎ+ 型半導体層２
およびｐ+ 型半導体層４を含む半導体積層部５が形成さ
れ、下層のｎ+ 型半導体層２が露出するように動作領域
６がメサ型にエッチングされている。そして、露出する
ｎ+ 型半導体層２上にｎ側電極７が、上層のｐ+ 型半導
体層４上にｐ側電極８がそれぞれ設けられている。さら
に、動作領域６の横側にその動作領域６が中心部に位置
するように、半導体積層部５からなるメサ部９、１０が
設けられ、その一つにｎ側電極７と電気的に接続して、
第１のバンプ電極１１が、ｐ側電極８上に第２のバンプ
電極１２が、残りのメサ部に第３のバンプ電極１３がそ
れぞれ設けられている。
極を形成しながら、配線基板などに熱圧着する際に、狭
い領域に圧力が集中して活性領域を破損したり、接着強
度不足が起こらない構造の高周波用の半導体装置を提供
する。 【解決手段】 基板１上に少なくともｎ+ 型半導体層２
およびｐ+ 型半導体層４を含む半導体積層部５が形成さ
れ、下層のｎ+ 型半導体層２が露出するように動作領域
６がメサ型にエッチングされている。そして、露出する
ｎ+ 型半導体層２上にｎ側電極７が、上層のｐ+ 型半導
体層４上にｐ側電極８がそれぞれ設けられている。さら
に、動作領域６の横側にその動作領域６が中心部に位置
するように、半導体積層部５からなるメサ部９、１０が
設けられ、その一つにｎ側電極７と電気的に接続して、
第１のバンプ電極１１が、ｐ側電極８上に第２のバンプ
電極１２が、残りのメサ部に第３のバンプ電極１３がそ
れぞれ設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、ミリ波やミリ波よ
りさらに高周波数の領域で使用される半導体装置に関す
る。さらに詳しくは、マイクロストリップラインなどが
形成された配線基板にワイヤを介することなく直接接続
することができるフリップチップ型の半導体装置に関す
る。
りさらに高周波数の領域で使用される半導体装置に関す
る。さらに詳しくは、マイクロストリップラインなどが
形成された配線基板にワイヤを介することなく直接接続
することができるフリップチップ型の半導体装置に関す
る。
【０００２】
【従来の技術】高周波用半導体装置では、その電極に接
続するリード線によりインダクタンスや容量が発生し、
リード線の太さや長さにより高周波特性が変化するた
め、できるだけその影響を受けないように、半導体装置
の表面の電極上にバンプ電極を形成し、配線基板上に半
導体チップを裏返しにして直接バンプ電極により回路配
線と電気的に接続すると共に固定するフリップチップ型
の半導体装置が用いられている。このようなフリップチ
ップ型の高周波用半導体装置の一例として、ｐｉｎダイ
オードの平面および断面の説明図が図６に示されてい
る。
続するリード線によりインダクタンスや容量が発生し、
リード線の太さや長さにより高周波特性が変化するた
め、できるだけその影響を受けないように、半導体装置
の表面の電極上にバンプ電極を形成し、配線基板上に半
導体チップを裏返しにして直接バンプ電極により回路配
線と電気的に接続すると共に固定するフリップチップ型
の半導体装置が用いられている。このようなフリップチ
ップ型の高周波用半導体装置の一例として、ｐｉｎダイ
オードの平面および断面の説明図が図６に示されてい
る。
【０００３】図６において、半絶縁性のＧａＡｓ基板３
１の表面に、ＣＶＤ法などによりｎ + 型ＧａＡｓ層３
２、ノンドープのＧａＡｓ層３３、ｐ+ 型ＧａＡｓ層３
４が順次積層され、動作領域を区画する面積の周囲をｎ
+ 型ＧａＡｓ層３２が露出するまでメサ状にエッチング
をすると共に、さらにｎ+ 型ＧａＡｓ層３２もＧａＡｓ
基板３１が露出するようにメサ状にエッチングされてい
る。そして、エッチングにより露出したｎ+ 型ＧａＡｓ
層３２の表面および積層されたｐ+ 型ＧａＡｓ層３４上
にそれぞれカソード電極３５、アノード電極３６がリフ
トオフ法などにより設けられている。このような不純物
濃度の低いノンドープＧａＡｓ層３３を挟んで形成され
るｐｉｎダイオードは、逆バイアスでは容量として機能
し、順バイアスでは抵抗として機能する。すなわち、電
気的な特性としては、静電容量と直列抵抗として考慮す
る必要がある。
１の表面に、ＣＶＤ法などによりｎ + 型ＧａＡｓ層３
２、ノンドープのＧａＡｓ層３３、ｐ+ 型ＧａＡｓ層３
４が順次積層され、動作領域を区画する面積の周囲をｎ
+ 型ＧａＡｓ層３２が露出するまでメサ状にエッチング
をすると共に、さらにｎ+ 型ＧａＡｓ層３２もＧａＡｓ
基板３１が露出するようにメサ状にエッチングされてい
る。そして、エッチングにより露出したｎ+ 型ＧａＡｓ
層３２の表面および積層されたｐ+ 型ＧａＡｓ層３４上
にそれぞれカソード電極３５、アノード電極３６がリフ
トオフ法などにより設けられている。このような不純物
濃度の低いノンドープＧａＡｓ層３３を挟んで形成され
るｐｉｎダイオードは、逆バイアスでは容量として機能
し、順バイアスでは抵抗として機能する。すなわち、電
気的な特性としては、静電容量と直列抵抗として考慮す
る必要がある。
【０００４】そのため、ｐｉｎダイオードを高周波回路
において用いる場合、回路として高性能を実現するため
には、前述の静電容量をできるだけ小さく、かつ、順方
向の直列抵抗をできるだけ小さくする必要があり、この
両者を満たしながら、ミリ波またはそれより高周波数の
領域で使用するためには、ｐｉｎダイオードの接合面積
を１０〜２０μｍ角程度に抑える必要がある。このよう
な理由により、前述のアノード電極３６は非常に面積が
小さく、この表面およびカソード電極３５上に直接バン
プ電極を形成して、配線基板などに直接熱圧着などによ
り接続しようとすると、圧力集中によるメサ部の破損や
素子全体の接着強度不足が生じる。そのため、図６に示
されるように、ｐｉｎダイオードの両横にさらにメサ部
３７、３８が形成され、そのメサ部３７、３８まで配線
４０、４１が絶縁膜３９を介して設けられ、メサ部３
７、３８上にバンプ電極４２、４３がそれぞれ形成され
ている。
において用いる場合、回路として高性能を実現するため
には、前述の静電容量をできるだけ小さく、かつ、順方
向の直列抵抗をできるだけ小さくする必要があり、この
両者を満たしながら、ミリ波またはそれより高周波数の
領域で使用するためには、ｐｉｎダイオードの接合面積
を１０〜２０μｍ角程度に抑える必要がある。このよう
な理由により、前述のアノード電極３６は非常に面積が
小さく、この表面およびカソード電極３５上に直接バン
プ電極を形成して、配線基板などに直接熱圧着などによ
り接続しようとすると、圧力集中によるメサ部の破損や
素子全体の接着強度不足が生じる。そのため、図６に示
されるように、ｐｉｎダイオードの両横にさらにメサ部
３７、３８が形成され、そのメサ部３７、３８まで配線
４０、４１が絶縁膜３９を介して設けられ、メサ部３
７、３８上にバンプ電極４２、４３がそれぞれ形成され
ている。
【０００５】
【発明が解決しようとする課題】前述のように、メサ型
の動作領域から離れた部分にさらにメサ部３７、３８を
形成し、そのメサ部３７、３８にバンプ電極４２、４３
を形成し、そのバンプ電極４２、４３と素子の電極３
５、３６とを配線４０、４１により接続する構造をとる
と、たとえば図６に示される例では、アノード電極３６
とバンプ電極４３とを結ぶ配線４１が、素子部のｎ+ 型
ＧａＡｓ層３２の側壁を絶縁膜３９を介して通るため、
その部分（Ａ部）で不要な寄生容量が発生し、高周波特
性を悪化させるという問題がある。
の動作領域から離れた部分にさらにメサ部３７、３８を
形成し、そのメサ部３７、３８にバンプ電極４２、４３
を形成し、そのバンプ電極４２、４３と素子の電極３
５、３６とを配線４０、４１により接続する構造をとる
と、たとえば図６に示される例では、アノード電極３６
とバンプ電極４３とを結ぶ配線４１が、素子部のｎ+ 型
ＧａＡｓ層３２の側壁を絶縁膜３９を介して通るため、
その部分（Ａ部）で不要な寄生容量が発生し、高周波特
性を悪化させるという問題がある。
【０００６】一方、このような問題を避けるためには、
アノード電極３６とバンプ電極４３との接続をメタル配
線４１によらないで、ワイヤなどによるエアブリッジ配
線で行うことも考えられる。しかし、エアブリッジ配線
を行うと製造工程が複雑になりコストアップになると共
に、構造的に信頼性が低下する。さらに、配線が細くな
り、インダクタンスの発生などの問題も生じる。
アノード電極３６とバンプ電極４３との接続をメタル配
線４１によらないで、ワイヤなどによるエアブリッジ配
線で行うことも考えられる。しかし、エアブリッジ配線
を行うと製造工程が複雑になりコストアップになると共
に、構造的に信頼性が低下する。さらに、配線が細くな
り、インダクタンスの発生などの問題も生じる。
【０００７】本発明は、このような問題を解決するため
になされたもので、余計な配線をしないで、素子の狭い
領域の電極上に直接バンプ電極を形成しながら、配線基
板などに熱圧着によりマウントする際には圧力が狭い活
性領域に集中して活性領域を破損したり、接着強度不足
が起こらないような構造の高周波用の半導体装置を提供
することを目的とする。
になされたもので、余計な配線をしないで、素子の狭い
領域の電極上に直接バンプ電極を形成しながら、配線基
板などに熱圧着によりマウントする際には圧力が狭い活
性領域に集中して活性領域を破損したり、接着強度不足
が起こらないような構造の高周波用の半導体装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
基板と、該基板上に少なくとも第１導電型半導体層およ
び第２導電型半導体層を含む半導体層が積層される半導
体積層部と、該半導体積層部が下層の第１導電型半導体
層が露出するようにメサ型にエッチングされることによ
り形成される動作領域と、前記露出する第１導電型半導
体層上に設けられる第１の電極と、前記動作領域の上層
の第２導電型の半導体層上に設けられる第２の電極と、
前記動作領域の横側に設けられる前記半導体積層部から
なる少なくとも２つのメサ部と、該少なくとも２つのメ
サ部の１つに前記第１の電極と電気的に接続して設けら
れる第１のバンプ電極と、前記第２の電極上に設けられ
る第２のバンプ電極と、前記メサ部の残りの表面に前記
第１および第２の電極と電気的に独立して設けられる第
３のバンプ電極とからなっている。
基板と、該基板上に少なくとも第１導電型半導体層およ
び第２導電型半導体層を含む半導体層が積層される半導
体積層部と、該半導体積層部が下層の第１導電型半導体
層が露出するようにメサ型にエッチングされることによ
り形成される動作領域と、前記露出する第１導電型半導
体層上に設けられる第１の電極と、前記動作領域の上層
の第２導電型の半導体層上に設けられる第２の電極と、
前記動作領域の横側に設けられる前記半導体積層部から
なる少なくとも２つのメサ部と、該少なくとも２つのメ
サ部の１つに前記第１の電極と電気的に接続して設けら
れる第１のバンプ電極と、前記第２の電極上に設けられ
る第２のバンプ電極と、前記メサ部の残りの表面に前記
第１および第２の電極と電気的に独立して設けられる第
３のバンプ電極とからなっている。
【０００９】この構造にすることにより、高周波用の非
常に小さい動作領域に接続される面積の小さい電極にバ
ンプ電極を設けて、回路基板などに圧着しても、第１お
よび第３の電極がその両側、または周囲などに設けられ
ているため、動作領域上の第２のバンプ電極に大きな力
が加わることがなく、両側または周囲の第１および第３
の電極により圧力が支えられ、狭い面積の動作領域は電
気的接続としてのみ機能し、圧力により破損したり、特
性劣化を引き起こすことがない。一方、第３の電極は第
２の電極とは接続されないで、独立しているため、配線
を引き回す必要がなく、不必要な容量などの発生も生じ
ない。
常に小さい動作領域に接続される面積の小さい電極にバ
ンプ電極を設けて、回路基板などに圧着しても、第１お
よび第３の電極がその両側、または周囲などに設けられ
ているため、動作領域上の第２のバンプ電極に大きな力
が加わることがなく、両側または周囲の第１および第３
の電極により圧力が支えられ、狭い面積の動作領域は電
気的接続としてのみ機能し、圧力により破損したり、特
性劣化を引き起こすことがない。一方、第３の電極は第
２の電極とは接続されないで、独立しているため、配線
を引き回す必要がなく、不必要な容量などの発生も生じ
ない。
【００１０】前記バンプ電極が通電用メタル層を介して
電解メッキ法により形成されることにより、各バンプ電
極の厚さが同じ厚さに形成され、均一な高さに形成され
る。
電解メッキ法により形成されることにより、各バンプ電
極の厚さが同じ厚さに形成され、均一な高さに形成され
る。
【００１１】本発明の高周波回路装置は、半絶縁性の基
板の一表面にマイクロ波回路を構成するマイクロストリ
ップ線路が形成され、前記基板の裏面に接地電極が設け
られ、前記マイクロストリップ線路の端部間に請求項１
記載の半導体装置の第１および第２の電極が前記バンプ
電極を介してそれぞれ接続されるように該半導体装置が
ボンディングされている。ここに半絶縁性とは、完全に
絶縁性のものを含む意味である。
板の一表面にマイクロ波回路を構成するマイクロストリ
ップ線路が形成され、前記基板の裏面に接地電極が設け
られ、前記マイクロストリップ線路の端部間に請求項１
記載の半導体装置の第１および第２の電極が前記バンプ
電極を介してそれぞれ接続されるように該半導体装置が
ボンディングされている。ここに半絶縁性とは、完全に
絶縁性のものを含む意味である。
【００１２】前記基板に設けられるスルーホールを介し
て前記接地電極と電気的に接続された表面接地電極が前
記基板表面に設けられ、該表面接地電極と前記マイクロ
ストリップ線路との間に前記半導体装置の第１および第
２の電極が接続され、かつ、該半導体装置の第３の電極
が前記マイクロストリップ線路またはマイクロストリッ
プ線路と電気的に絶縁された導体上にボンディングされ
てもよい。
て前記接地電極と電気的に接続された表面接地電極が前
記基板表面に設けられ、該表面接地電極と前記マイクロ
ストリップ線路との間に前記半導体装置の第１および第
２の電極が接続され、かつ、該半導体装置の第３の電極
が前記マイクロストリップ線路またはマイクロストリッ
プ線路と電気的に絶縁された導体上にボンディングされ
てもよい。
【００１３】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置およびそれを用いた高周波回路装置につ
いて説明をする。
明の半導体装置およびそれを用いた高周波回路装置につ
いて説明をする。
【００１４】本発明による半導体装置は、図１にその一
実施形態である高周波用のｐｉｎダイオードの平面およ
び断面の説明図が示されるように、基板１上に少なくと
も第１導電型（たとえばｎ型）の半導体層２および第２
導電型（たとえばｐ型）の半導体層４を含む半導体層が
積層されて半導体積層部５が形成されている。そして、
その半導体積層部５が下層の第１導電型（ｎ+ 型）半導
体層２が露出するようにメサ型にエッチングされること
により、高周波用の動作領域６が形成されている。そし
て、露出するｎ+ 型半導体層２上に第１の電極（ｎ側電
極）７が、動作領域６の上層の第２導電型（ｐ+ 型）の
半導体層４上に第２の電極（ｐ側電極）８がそれぞれ設
けられている。さらに、動作領域６の横側に、半導体積
層部５からなる少なくとも２つのメサ部９、１０が設け
られている。この少なくとも２つのうちの１つのメサ部
９にｎ側電極７と電気的に接続して、第１のバンプ電極
１１が設けられ、ｐ側電極８上に第２のバンプ電極１２
が、さらに、前記少なくとも２つのメサ部の残りのメサ
部１０の表面にｎ側およびｐ側の電極７、８と電気的に
独立して、第３のバンプ電極１３がそれぞれ設けられて
いる。
実施形態である高周波用のｐｉｎダイオードの平面およ
び断面の説明図が示されるように、基板１上に少なくと
も第１導電型（たとえばｎ型）の半導体層２および第２
導電型（たとえばｐ型）の半導体層４を含む半導体層が
積層されて半導体積層部５が形成されている。そして、
その半導体積層部５が下層の第１導電型（ｎ+ 型）半導
体層２が露出するようにメサ型にエッチングされること
により、高周波用の動作領域６が形成されている。そし
て、露出するｎ+ 型半導体層２上に第１の電極（ｎ側電
極）７が、動作領域６の上層の第２導電型（ｐ+ 型）の
半導体層４上に第２の電極（ｐ側電極）８がそれぞれ設
けられている。さらに、動作領域６の横側に、半導体積
層部５からなる少なくとも２つのメサ部９、１０が設け
られている。この少なくとも２つのうちの１つのメサ部
９にｎ側電極７と電気的に接続して、第１のバンプ電極
１１が設けられ、ｐ側電極８上に第２のバンプ電極１２
が、さらに、前記少なくとも２つのメサ部の残りのメサ
部１０の表面にｎ側およびｐ側の電極７、８と電気的に
独立して、第３のバンプ電極１３がそれぞれ設けられて
いる。
【００１５】前記２つのメサ部は、動作領域６が中心部
に位置するように設けられることが安定性の点から好ま
しい。ここに動作領域６が中心部に位置するとは、動作
領域以外のメサ部が２つの場合はその２つのメサ部を結
ぶ線上に該動作領域が位置するように、また、動作領域
以外のメサ部が３個以上あるときは、３個以上ののメサ
部により形成される円の中心部近傍に該動作領域が位置
するようにそれぞれのメサ部が形成されることを意味す
る。
に位置するように設けられることが安定性の点から好ま
しい。ここに動作領域６が中心部に位置するとは、動作
領域以外のメサ部が２つの場合はその２つのメサ部を結
ぶ線上に該動作領域が位置するように、また、動作領域
以外のメサ部が３個以上あるときは、３個以上ののメサ
部により形成される円の中心部近傍に該動作領域が位置
するようにそれぞれのメサ部が形成されることを意味す
る。
【００１６】図１に示される例は、高周波用のｐｉｎダ
イオードの例で、基板１として、半絶縁性のＧａＡｓ基
板が用いられている。そして、その上にｎ+ 型ＧａＡｓ
層２、ノンドープのＧａＡｓ層３およびｐ+ 型ＧａＡｓ
層４が順次エピタキシャル成長されることにより、半導
体積層部５が形成され、ｐｉｎダイオードが構成されて
いる。このｐｉｎダイオードの動作領域６は、その面積
が大きすぎると逆バイアス時の接合容量が大きくなり、
面積が小さすぎると順方向の直列抵抗が大きくなるた
め、ミリ波以上の高周波用のｐｉｎダイオードでは、前
述のように１０〜２０μｍ角程度の大きさになるように
メサ状にエッチングされて、ｎ+ 型ＧａＡｓ層２が露出
している。このｎ+ 型ＧａＡｓ層２の露出は、第１の電
極（ｎ側電極）７を形成するためで、たとえば１００μ
ｍ角程度の大きさになるようにエッチングされてその周
囲は半絶縁性ＧａＡｓ基板１が露出している。
イオードの例で、基板１として、半絶縁性のＧａＡｓ基
板が用いられている。そして、その上にｎ+ 型ＧａＡｓ
層２、ノンドープのＧａＡｓ層３およびｐ+ 型ＧａＡｓ
層４が順次エピタキシャル成長されることにより、半導
体積層部５が形成され、ｐｉｎダイオードが構成されて
いる。このｐｉｎダイオードの動作領域６は、その面積
が大きすぎると逆バイアス時の接合容量が大きくなり、
面積が小さすぎると順方向の直列抵抗が大きくなるた
め、ミリ波以上の高周波用のｐｉｎダイオードでは、前
述のように１０〜２０μｍ角程度の大きさになるように
メサ状にエッチングされて、ｎ+ 型ＧａＡｓ層２が露出
している。このｎ+ 型ＧａＡｓ層２の露出は、第１の電
極（ｎ側電極）７を形成するためで、たとえば１００μ
ｍ角程度の大きさになるようにエッチングされてその周
囲は半絶縁性ＧａＡｓ基板１が露出している。
【００１７】この動作領域６（ｐｉｎダイオード部）の
メサ形状のエッチングと同時に前述の半導体積層部５を
エッチングすることにより、たとえば動作領域６に関し
て対称方向になるように２つのメサ部９、１０が同様に
絶縁性ＧａＡｓ基板１が露出するように形成されてい
る。そして、そのメサ部９、１０上、およびｐ側電極８
上に、電極メタル１４および配線メタル１５を介して、
バンプ電極１１、１３および１２が、それぞれ形成され
ている。メサ部９上の電極メタル１４およびメタル配線
１５はそれぞれｎ側電極７と接続されるように形成され
ており、バンプ電極１１はｎ側電極７と電気的に接続さ
れている。しかし、メサ部１０上の電極メタル１４およ
びメタル配線１５は共にどことも接続されておらず、バ
ンプ電極１３も独立して設けられており、単にスペーサ
用として設けられている。
メサ形状のエッチングと同時に前述の半導体積層部５を
エッチングすることにより、たとえば動作領域６に関し
て対称方向になるように２つのメサ部９、１０が同様に
絶縁性ＧａＡｓ基板１が露出するように形成されてい
る。そして、そのメサ部９、１０上、およびｐ側電極８
上に、電極メタル１４および配線メタル１５を介して、
バンプ電極１１、１３および１２が、それぞれ形成され
ている。メサ部９上の電極メタル１４およびメタル配線
１５はそれぞれｎ側電極７と接続されるように形成され
ており、バンプ電極１１はｎ側電極７と電気的に接続さ
れている。しかし、メサ部１０上の電極メタル１４およ
びメタル配線１５は共にどことも接続されておらず、バ
ンプ電極１３も独立して設けられており、単にスペーサ
用として設けられている。
【００１８】このｐｉｎダイオードの製造方法を図２〜
３の工程説明図を参照しながら詳細に説明する。
３の工程説明図を参照しながら詳細に説明する。
【００１９】まず、図２（ａ）に示されるように、半絶
縁性ＧａＡｓ基板１の表面にＣＶＤ法によりｎ+ 型Ｇａ
Ａｓ層２、ノンドープのＧａＡｓ層３およびｐ+ 型Ｇａ
Ａｓ層４を順次エピタキシャル成長し、半導体積層部５
を形成する。そして、動作領域６とする部分の表面にリ
フトオフ法により、Ｔｉ／Ｐｔ／Ａｕなどの金属を真空
蒸着することにより、２０μｍ角程度の大きさのｐ側電
極８を形成する。
縁性ＧａＡｓ基板１の表面にＣＶＤ法によりｎ+ 型Ｇａ
Ａｓ層２、ノンドープのＧａＡｓ層３およびｐ+ 型Ｇａ
Ａｓ層４を順次エピタキシャル成長し、半導体積層部５
を形成する。そして、動作領域６とする部分の表面にリ
フトオフ法により、Ｔｉ／Ｐｔ／Ａｕなどの金属を真空
蒸着することにより、２０μｍ角程度の大きさのｐ側電
極８を形成する。
【００２０】つぎに、表面の全面にホトレジスト膜を設
け、動作領域６部が２０μｍ角程度の大きさで被覆さ
れ、他の部分が開口されるようにパターニングをし、ｎ
+ 型ＧａＡｓ層２が露出するように半導体積層部５をリ
ン酸と過酸化水素水との混合液によりエッチングし、図
２（ｂ）に示されるようなメサ形状にする。この際に、
図２（ｂ）に示されるように、メサ部９、１０が動作領
域６の両横に形成されるようにレジスト膜をパターニン
グする。
け、動作領域６部が２０μｍ角程度の大きさで被覆さ
れ、他の部分が開口されるようにパターニングをし、ｎ
+ 型ＧａＡｓ層２が露出するように半導体積層部５をリ
ン酸と過酸化水素水との混合液によりエッチングし、図
２（ｂ）に示されるようなメサ形状にする。この際に、
図２（ｂ）に示されるように、メサ部９、１０が動作領
域６の両横に形成されるようにレジスト膜をパターニン
グする。
【００２１】その後、図２（ｃ）に示されるように、ｎ
側電極７を、露出したｎ+ 型ＧａＡｓ層２上に前述のｐ
側電極８と同様にリフトオフ法により形成する。
側電極７を、露出したｎ+ 型ＧａＡｓ層２上に前述のｐ
側電極８と同様にリフトオフ法により形成する。
【００２２】その後、図３（ｄ）に示されるように、ｎ
側電極７の周囲のｎ+ 型ＧａＡｓ層２をエッチングし、
半絶縁性ＧａＡｓ基板１を露出させて、完全なメサ形状
にする。このＧａＡｓ層２のエッチングは、前述の半導
体積層部５のエッチングと同様に、全面にホトレジスト
膜を設け、エッチングする部分を開口し、同様のエッチ
ング液によりエッチングをすることにより行える。この
際、前述のメサ部９、１０も半絶縁性基板１が露出する
メサ部になるように形成される。
側電極７の周囲のｎ+ 型ＧａＡｓ層２をエッチングし、
半絶縁性ＧａＡｓ基板１を露出させて、完全なメサ形状
にする。このＧａＡｓ層２のエッチングは、前述の半導
体積層部５のエッチングと同様に、全面にホトレジスト
膜を設け、エッチングする部分を開口し、同様のエッチ
ング液によりエッチングをすることにより行える。この
際、前述のメサ部９、１０も半絶縁性基板１が露出する
メサ部になるように形成される。
【００２３】ついで、図３（ｅ）に示されるように、電
解メッキをするための、たとえばＴｉ／Ｐｔ／Ａｕから
なる電極メタル１４を全面に真空蒸着などにより、たと
えば０.５μｍ程度の厚さに設ける。そして、全面にホ
トレジスト膜を設け、メタル配線１５を設ける部分を開
口してＡｕを電解メッキすることにより、メタル配線１
５を、たとえば３μｍ程度の厚さに形成する。
解メッキをするための、たとえばＴｉ／Ｐｔ／Ａｕから
なる電極メタル１４を全面に真空蒸着などにより、たと
えば０.５μｍ程度の厚さに設ける。そして、全面にホ
トレジスト膜を設け、メタル配線１５を設ける部分を開
口してＡｕを電解メッキすることにより、メタル配線１
５を、たとえば３μｍ程度の厚さに形成する。
【００２４】そして、さらにレジスト膜を設けて、バン
プ電極１１、１２、１３を設ける部分を開口して、Ａｕ
を電解メッキすることにより、図３（ｆ）に示されるよ
うに、第１および第３のバンプ電極１１、１３を、たと
えば１００μｍ角程度で２０μｍ程度の厚さに、第２の
バンプ電極１２を、たとえば２０μｍ角程度で２０μｍ
程度の厚さにそれぞれ形成する。
プ電極１１、１２、１３を設ける部分を開口して、Ａｕ
を電解メッキすることにより、図３（ｆ）に示されるよ
うに、第１および第３のバンプ電極１１、１３を、たと
えば１００μｍ角程度で２０μｍ程度の厚さに、第２の
バンプ電極１２を、たとえば２０μｍ角程度で２０μｍ
程度の厚さにそれぞれ形成する。
【００２５】その後、メタル配線１５およびバンプ電極
１１〜１３をマスクとして、反応性イオンエッチングに
より、露出する電極メタル１４をエッチングして除去す
ることにより、図１に示されるようなバンプ電極１１〜
１３が形成された高周波用のフリップチップ型のｐｉｎ
ダイオードが形成される。
１１〜１３をマスクとして、反応性イオンエッチングに
より、露出する電極メタル１４をエッチングして除去す
ることにより、図１に示されるようなバンプ電極１１〜
１３が形成された高周波用のフリップチップ型のｐｉｎ
ダイオードが形成される。
【００２６】本発明の半導体装置によれば、高周波用で
動作領域が非常に小さい面積の半導体層に直接バンプ電
極を設けながら、その両横、または周囲にそれより面積
の大きなバンプ電極が設けられており、半導体装置をマ
ウントする際の圧力は周囲の大きなバンプ電極により支
えられ、狭い動作領域に大きな力が加わることはない。
その結果、狭い動作領域に大きな力が加わって、動作領
域の半導体積層部を破損したり、歪みによる特性の変化
などは生じない。一方、狭い動作領域の電極に直接バン
プ電極が設けられることにより、配線基板などに半導体
装置をマウントする際に、その電極を直接電気的にスト
リップ配線などと接続することができ、半導体装置上を
配線により引き出して広い領域に電極を形成する必要が
なくなるため、配線による寄生容量やインダクタンスな
ど特性への影響をなくすることができる。
動作領域が非常に小さい面積の半導体層に直接バンプ電
極を設けながら、その両横、または周囲にそれより面積
の大きなバンプ電極が設けられており、半導体装置をマ
ウントする際の圧力は周囲の大きなバンプ電極により支
えられ、狭い動作領域に大きな力が加わることはない。
その結果、狭い動作領域に大きな力が加わって、動作領
域の半導体積層部を破損したり、歪みによる特性の変化
などは生じない。一方、狭い動作領域の電極に直接バン
プ電極が設けられることにより、配線基板などに半導体
装置をマウントする際に、その電極を直接電気的にスト
リップ配線などと接続することができ、半導体装置上を
配線により引き出して広い領域に電極を形成する必要が
なくなるため、配線による寄生容量やインダクタンスな
ど特性への影響をなくすることができる。
【００２７】前述の半導体装置２０をストリップライン
２２、２３が形成されたセラミック基板２１にマウント
された状態の断面および平面の説明図が図４に示されて
いる。すなわち、図４に示されるように、セラミック基
板２１のストリップライン２２、２３上に半導体装置２
０を裏向き（upside down)にして、第１および第２のバ
ンプ電極１１、１２が重なるように位置合せをして、セ
ラミック基板２１の基板温度を３８０℃程度にし、加重
３００ｇを印加し、６０秒程度熱圧着することによりボ
ンディングされた状態が示されている。図４の例では、
セラミック基板１の裏面に接地電極２５が設けられ、ス
ルーホール２４を介して一方のストリップライン２３が
接地電極２５と電気的に接続されて表面接地電極とされ
ている。
２２、２３が形成されたセラミック基板２１にマウント
された状態の断面および平面の説明図が図４に示されて
いる。すなわち、図４に示されるように、セラミック基
板２１のストリップライン２２、２３上に半導体装置２
０を裏向き（upside down)にして、第１および第２のバ
ンプ電極１１、１２が重なるように位置合せをして、セ
ラミック基板２１の基板温度を３８０℃程度にし、加重
３００ｇを印加し、６０秒程度熱圧着することによりボ
ンディングされた状態が示されている。図４の例では、
セラミック基板１の裏面に接地電極２５が設けられ、ス
ルーホール２４を介して一方のストリップライン２３が
接地電極２５と電気的に接続されて表面接地電極とされ
ている。
【００２８】この例では、第３のバンプ電極１３もスト
リップライン２２上に熱圧着されるているが、第３のバ
ンプ電極１３は電気的にフロートの状態であるため、何
ら支障はない。しかし、この第３のバンプ電極１３は、
たとえば図５に他の例の同様の図が示されるように、ス
トリップラインとは電気的に絶縁して設けられた導体膜
２６上に熱圧着されるようにすれば、寄生インダクタン
スや容量をさらに低減できるので好ましい。なお、図５
において、図４と同じ部分には同じ符号を付してその説
明を省略する。このように、小さなバンプ電極１２部が
大きなバンプ電極１１、１３の間にあるため、熱圧着の
際の圧力が集中することがなく、小さな面積の動作領域
に力が加わって破損したり、半導体積層部に歪みなどが
入ることはない。
リップライン２２上に熱圧着されるているが、第３のバ
ンプ電極１３は電気的にフロートの状態であるため、何
ら支障はない。しかし、この第３のバンプ電極１３は、
たとえば図５に他の例の同様の図が示されるように、ス
トリップラインとは電気的に絶縁して設けられた導体膜
２６上に熱圧着されるようにすれば、寄生インダクタン
スや容量をさらに低減できるので好ましい。なお、図５
において、図４と同じ部分には同じ符号を付してその説
明を省略する。このように、小さなバンプ電極１２部が
大きなバンプ電極１１、１３の間にあるため、熱圧着の
際の圧力が集中することがなく、小さな面積の動作領域
に力が加わって破損したり、半導体積層部に歪みなどが
入ることはない。
【００２９】前述の例では、ｐｉｎダイオードの例であ
ったが、ｐｉｎダイオードに限らず、ｐｎ接合ダイオー
ドやトランジスタなどでも、所定の電極に直接バンプ電
極を形成して、半導体装置の表面に配線を引き回すこと
なく接続しながら、小さなバンプ電極に熱圧着の際の力
が集中しないように、電極に接続されないダミー電極が
同様に設けられることにより、基板などへのマウントの
際に、狭い領域への力の集中を避けることができ、優れ
た半導体特性を得ることができる。
ったが、ｐｉｎダイオードに限らず、ｐｎ接合ダイオー
ドやトランジスタなどでも、所定の電極に直接バンプ電
極を形成して、半導体装置の表面に配線を引き回すこと
なく接続しながら、小さなバンプ電極に熱圧着の際の力
が集中しないように、電極に接続されないダミー電極が
同様に設けられることにより、基板などへのマウントの
際に、狭い領域への力の集中を避けることができ、優れ
た半導体特性を得ることができる。
【００３０】
【発明の効果】本発明によれば、小さなメサ電極部に直
接バンプ電極を設けながら、電極には接続されないダミ
ーのバンプ電極により保護されるため、回路基板などに
熱圧着する際の破損などもなく、寄生容量などの発生も
ないため、高周波数に対しても、高特性の半導体装置が
得られ、信頼性も非常に向上する。
接バンプ電極を設けながら、電極には接続されないダミ
ーのバンプ電極により保護されるため、回路基板などに
熱圧着する際の破損などもなく、寄生容量などの発生も
ないため、高周波数に対しても、高特性の半導体装置が
得られ、信頼性も非常に向上する。
【００３１】さらに、本発明によれば、従来と同様の製
造工程で製造することができると共に、従来バンプ電極
を別の場所に設けるためのメタル配線を形成するため、
その下に絶縁膜を設けなければならなかったものが必要
でなくなり、絶縁膜を設ける工数を削減することができ
る。
造工程で製造することができると共に、従来バンプ電極
を別の場所に設けるためのメタル配線を形成するため、
その下に絶縁膜を設けなければならなかったものが必要
でなくなり、絶縁膜を設ける工数を削減することができ
る。
【図１】本発明の半導体装置の一実施形態であるフリッ
プチップ型メサ構造のｐｉｎダイオードの平面および断
面の説明図である。
プチップ型メサ構造のｐｉｎダイオードの平面および断
面の説明図である。
【図２】図１の半導体装置の製造方法の一例の製造工程
を示す断面説明図である。
を示す断面説明図である。
【図３】図１の半導体装置の製造方法の一例の製造工程
を示す断面説明図である。
を示す断面説明図である。
【図４】図１の半導体装置をストリップラインが形成さ
れた基板にマウントした状態の断面および平面の説明図
である。
れた基板にマウントした状態の断面および平面の説明図
である。
【図５】図１の半導体装置をストリップラインが形成さ
れた基板にマウントした状態の他の例の断面および平面
の説明図である。
れた基板にマウントした状態の他の例の断面および平面
の説明図である。
【図６】従来のフリップチップ型のメサ構造のｐｉｎダ
イオードの平面および断面の説明図である。
イオードの平面および断面の説明図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ+ 型半導体層 ３ ノンドープ半導体層 ４ ｐ+ 型半導体層 ５ 半導体積層部 ６ 動作領域 ７ ｎ側電極 ８ ｐ側電極 ９、１０ メサ部 １１〜１３ バンプ電極
Claims (4)
- 【請求項１】 基板と、該基板上に少なくとも第１導電
型半導体層および第２導電型半導体層を含む半導体層が
積層される半導体積層部と、該半導体積層部が下層の第
１導電型半導体層が露出するようにメサ型にエッチング
されることにより形成される動作領域と、前記露出する
第１導電型半導体層上に設けられる第１の電極と、前記
動作領域の上層の第２導電型の半導体層上に設けられる
第２の電極と、前記動作領域の横側に設けられる前記半
導体積層部からなる少なくとも２つのメサ部と、該少な
くとも２つのメサ部の１つに前記第１の電極と電気的に
接続して設けられる第１のバンプ電極と、前記第２の電
極上に設けられる第２のバンプ電極と、前記メサ部の残
りの表面に前記第１および第２の電極と電気的に独立し
て設けられる第３のバンプ電極とからなる半導体装置。 - 【請求項２】 前記バンプ電極が電解メッキ法により形
成されてなる請求項１記載の半導体装置。 - 【請求項３】 半絶縁性の基板の一表面にマイクロ波回
路を構成するマイクロストリップ線路が形成され、前記
基板の裏面に接地電極が設けられ、前記マイクロストリ
ップ線路の端部間に請求項１記載の半導体装置の第１お
よび第２の電極が前記バンプ電極を介してそれぞれ接続
されるように該半導体装置がボンディングされてなる高
周波回路装置。 - 【請求項４】 前記基板に設けられるスルーホールを介
して前記接地電極と電気的に接続された表面接地電極が
前記基板表面に設けられ、該表面接地電極と前記マイク
ロストリップ線路との間に前記半導体装置の第１および
第２の電極が接続され、かつ、該半導体装置の第３の電
極が前記マイクロストリップ線路またはマイクロストリ
ップ線路と電気的に絶縁された導体上にボンディングさ
れてなる請求項３記載の高周波回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15452499A JP3913402B2 (ja) | 1999-06-02 | 1999-06-02 | 高周波回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15452499A JP3913402B2 (ja) | 1999-06-02 | 1999-06-02 | 高周波回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349113A true JP2000349113A (ja) | 2000-12-15 |
| JP3913402B2 JP3913402B2 (ja) | 2007-05-09 |
Family
ID=15586152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15452499A Expired - Lifetime JP3913402B2 (ja) | 1999-06-02 | 1999-06-02 | 高周波回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3913402B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6537855B2 (en) * | 1999-04-28 | 2003-03-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2005129776A (ja) * | 2003-10-24 | 2005-05-19 | Hamamatsu Photonics Kk | 半導体受光素子 |
| JP2005129789A (ja) * | 2003-10-24 | 2005-05-19 | Hamamatsu Photonics Kk | 半導体受光素子 |
| EP1968122A1 (en) * | 2005-12-26 | 2008-09-10 | NEC Corporation | Semiconductor optical device |
| CN100485971C (zh) * | 2006-09-06 | 2009-05-06 | 中国科学院微电子研究所 | 一种砷化镓pin二极管及其制作方法 |
| JP2010056173A (ja) * | 2008-08-26 | 2010-03-11 | Opnext Japan Inc | 裏面入射型受光素子およびその製造方法 |
| JP2010267647A (ja) * | 2009-05-12 | 2010-11-25 | Opnext Japan Inc | 半導体装置 |
| JP2011091139A (ja) * | 2009-10-21 | 2011-05-06 | Sumitomo Electric Device Innovations Inc | 半導体受光装置 |
| JP2012004537A (ja) * | 2010-05-18 | 2012-01-05 | Opnext Japan Inc | 裏面入射型半導体受光素子、光受信モジュール、光トランシーバ |
| GB2593864A (en) * | 2020-02-28 | 2021-10-13 | X Fab France Sas | Improved transfer printing for RF applications |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007023354B4 (de) | 2007-05-18 | 2009-10-01 | Gkn Driveline Deutschland Gmbh | Kugelgleichlaufverschiebegelenk mit geringen Verschiebekräften |
-
1999
- 1999-06-02 JP JP15452499A patent/JP3913402B2/ja not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6537855B2 (en) * | 1999-04-28 | 2003-03-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2005129776A (ja) * | 2003-10-24 | 2005-05-19 | Hamamatsu Photonics Kk | 半導体受光素子 |
| JP2005129789A (ja) * | 2003-10-24 | 2005-05-19 | Hamamatsu Photonics Kk | 半導体受光素子 |
| US7952172B2 (en) | 2005-12-26 | 2011-05-31 | Nec Corporation | Semiconductor optical element |
| EP1968122A4 (en) * | 2005-12-26 | 2010-02-24 | Nec Corp | OPTICAL SEMICONDUCTOR ELEMENT |
| EP1968122A1 (en) * | 2005-12-26 | 2008-09-10 | NEC Corporation | Semiconductor optical device |
| CN100485971C (zh) * | 2006-09-06 | 2009-05-06 | 中国科学院微电子研究所 | 一种砷化镓pin二极管及其制作方法 |
| JP2010056173A (ja) * | 2008-08-26 | 2010-03-11 | Opnext Japan Inc | 裏面入射型受光素子およびその製造方法 |
| JP2010267647A (ja) * | 2009-05-12 | 2010-11-25 | Opnext Japan Inc | 半導体装置 |
| JP2011091139A (ja) * | 2009-10-21 | 2011-05-06 | Sumitomo Electric Device Innovations Inc | 半導体受光装置 |
| JP2012004537A (ja) * | 2010-05-18 | 2012-01-05 | Opnext Japan Inc | 裏面入射型半導体受光素子、光受信モジュール、光トランシーバ |
| US8575714B2 (en) | 2010-05-18 | 2013-11-05 | Oclaro Japan, Inc. | Backside illuminated semiconductor light-receiving device, optical receiver module, and optical transceiver |
| GB2593864A (en) * | 2020-02-28 | 2021-10-13 | X Fab France Sas | Improved transfer printing for RF applications |
| GB2593864B (en) * | 2020-02-28 | 2023-01-04 | X Fab France Sas | Improved transfer printing for RF applications |
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| JP3913402B2 (ja) | 2007-05-09 |
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