JP7332130B2 - 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置 - Google Patents

Description

本発明は、半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置に関する。

特許文献１には、半導体装置の製造方法に関する技術が開示されている。この製造方法は、半導体素子および回路基板の少なくとも一方に、焼結性の接合材料を供給する工程と、接合材料を間にはさむように、半導体素子を回路基板の所定位置に載置する工程と、半導体素子及び回路基板を介して接合材料を加圧し、加熱して半導体素子と回路基板とを接合する焼結接合工程と、を含む。所定位置に載置する工程では、半導体素子の外周から間隔をおいた内側の範囲に接合材料が収まるように、接合材料を供給する。

特許文献２には、半導体装置に関する技術が開示されている。この装置は、絶縁基板と、焼結反応による焼結接合部を介して絶縁基板に接合された半導体素子と、を備える。焼結接合部は、半導体素子の外周から間隔をおいた内側の領域に形成されており、該間隔は０．０２ｍｍ～１．０ｍｍの範囲内である。

特開２０１５－１５３９６６号公報 特開２０１７－１０８１９２号公報

例えば高電子移動度トランジスタ（ＨＥＭＴ）などの半導体デバイスは、ワイヤボンディングのための電極パッド（例えばゲートパッド）をその表面に備えるとともに、ダイマウントのための金属膜を裏面に備える。多くの場合、ベースは基準電位（グランド電位）に設定され、これにより裏面金属膜もまた基準電位に規定される。或る使用例において、電極パッドには基準電位よりも低い負の電圧が印加されることがある。この場合、電極パッドとベースとの間には、電極パッド側を負とする電界が生じる。多湿環境下においては、この電界に起因して、ベースと裏面金属膜との間の導電接合材に含まれる金属（例えばＡｇ）のイオンマイグレーションが生じ易い。イオンマイグレーションとは、イオン化した金属が電界間の物質の表面を移動する現象である。金属イオンは、電界に引かれて移動し、何らかの理由によりイオン化状態から金属に戻り、蓄積することでデンドライト（樹枝）を形成する。導電接合材から金属のデンドライトが成長して電極パッドと裏面金属膜とが短絡すると、半導体デバイスの動作不良に繋がる。

そこで、本開示は、導電接合材に含まれる金属のイオンマイグレーションによる、裏面金属膜と電極パッドとの短絡を低減することができる半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置を提供することを目的とする。

一実施形態に係る半導体デバイスの製造方法は、スクライブ領域に囲まれた複数のデバイス領域を主面に有する基板の主面上に、スクライブ領域に沿って電極パッドを配置する工程と、基板の裏面上に、スクライブ領域を裏面に投影した第１領域から間隔をあけて裏面金属膜を形成する工程と、第１領域と裏面金属膜との間の第２領域上に、裏面金属膜の縁に沿って延在するポリイミド壁を形成する工程と、スクライブ領域に沿って基板を切断し、デバイス領域をそれぞれ含む複数の半導体チップを作製する工程と、を含む。

一実施形態に係る半導体デバイスは、デバイス領域を含む主面、及び裏面を有する基板と、主面上において基板の側面に沿って設けられた電極パッドと、裏面上において基板の側面から間隔をあけて設けられた裏面金属膜と、基板の側面と裏面金属膜との間の裏面上に設けられ、裏面金属膜の縁に沿って延在するポリイミド壁と、を備える。

本開示によれば、導電接合材に含まれる金属のイオンマイグレーションによる、裏面金属膜と電極パッドとの短絡を低減することができる半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置を提供することが可能となる。

図１は、第１実施形態に係る半導体デバイスの例として、トランジスタ１Ａの構成を示す平面図である。 図２はトランジスタ１Ａの底面図である。 図３は図１のＩＩＩ－ＩＩＩ線に沿った断面図である。 図４は図１のＩＶ－ＩＶ線に沿った断面図である。 図５は図１のＶ－Ｖ線に沿った断面図である。 図６の（ａ）は、ウェハ状の基板３の主面３ａを示す平面図である。図６の（ｂ）は、ウェハ状の基板３の裏面３ｂを示す底面図である。 図７は、トランジスタ１Ａの作製方法に含まれる前半の各工程を示す断面図である。（ａ）は図１のＩＩＩ－ＩＩＩ線に対応する断面を示し、（ｂ）はＩＶ－ＩＶ線に対応する断面を示し、（ｃ）はＶ－Ｖ線に対応する断面を示す。 図８は、トランジスタ１Ａの作製方法に含まれる前半の各工程を示す断面図である。（ａ）は図１のＩＩＩ－ＩＩＩ線に対応する断面を示し、（ｂ）はＩＶ－ＩＶ線に対応する断面を示し、（ｃ）はＶ－Ｖ線に対応する断面を示す。 図９は、トランジスタ１Ａの作製方法に含まれる前半の各工程を示す断面図である。（ａ）は図１のＩＩＩ－ＩＩＩ線に対応する断面を示し、（ｂ）はＩＶ－ＩＶ線に対応する断面を示し、（ｃ）はＶ－Ｖ線に対応する断面を示す。 図１０は、トランジスタ１Ａの作製方法に含まれる前半の各工程を示す断面図である。（ａ）は図１のＩＩＩ－ＩＩＩ線に対応する断面を示し、（ｂ）はＩＶ－ＩＶ線に対応する断面を示し、（ｃ）はＶ－Ｖ線に対応する断面を示す。 図１１は、トランジスタ１Ａの作製方法に含まれる前半の各工程を示す断面図である。（ａ）は図１のＩＩＩ－ＩＩＩ線に対応する断面を示し、（ｂ）はＩＶ－ＩＶ線に対応する断面を示し、（ｃ）はＶ－Ｖ線に対応する断面を示す。 図１２の（ａ）～（ｃ）は、トランジスタ１Ａの作製方法に含まれる後半の各工程を示す断面図である。 図１３の（ａ）～（ｃ）は、トランジスタ１Ａの作製方法に含まれる後半の各工程を示す断面図である。 図１４の（ａ）～（ｃ）は、トランジスタ１Ａの作製方法に含まれる後半の各工程を示す断面図である。 図１５の（ａ）～（ｃ）は、トランジスタ１Ａの作製方法に含まれる後半の各工程を示す断面図である。 図１６の（ａ），（ｂ）は、トランジスタ１Ａの作製方法に含まれる後半の各工程を示す断面図である。 図１７の（ａ）及び（ｂ）は、ポリイミド壁の変形例を示す図である。 図１８は、第２実施形態に係る半導体装置１００の構成を示す平面図である。

本開示の半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

（第１実施形態）
図１は、第１実施形態に係る半導体デバイスの例として、電界効果トランジスタ（以下、単にトランジスタと称する）１Ａの構成を示す平面図である。図２はトランジスタ１Ａの底面図である。図３は図１のＩＩＩ－ＩＩＩ線に沿った断面図である。図４は図１のＩＶ－ＩＶ線に沿った断面図である。図５は図１のＶ－Ｖ線に沿った断面図である。これらの図に示すように、トランジスタ１Ａは、基板３、絶縁膜５～９、ゲート電極２１、ソース電極２２、ドレイン電極２３、ゲートパッド３１、ソース配線３２、ドレイン配線３３、フィールドプレート３５（図５を参照）、金属ビア４４（図３を参照）、裏面金属膜４５、及びポリイミド壁４６Ａを備える。なお、図１は絶縁膜５～９の図示を省略している。

基板３は、矩形の平面形状を有する板状の部材であって、平坦な主面３ａと、主面３ａの反対側に位置する平坦な裏面３ｂとを有する。また、基板３は、一対の側面３ｄ，３ｅと、一対の側面３ｆ，３ｇとを有する。一対の側面３ｄ，３ｅは主面３ａに沿う或る方向Ｄ１において互いに対向しており、方向Ｄ１と交差（例えば直交）する方向Ｄ２に沿って延びている。また、一対の側面３ｆ，３ｇは方向Ｄ２において互いに対向しており、一対の側面３ｄ，３ｅ同士を繋いで、方向Ｄ１に沿って延びている。一対の側面３ｄ，３ｅは、主面３ａの法線方向から見て矩形の基板３の一対の辺を成し、一対の側面３ｆ，３ｇは、該一対の辺を繋ぐ別の一対の辺を成す。

基板３は、成長基板３０と、成長基板３０上に形成された窒化物半導体層４とを含む。成長基板３０は、例えばＳｉＣ基板であって、裏面３ｂを含む。成長基板３０は、窒化物半導体層４のエピタキシャル成長のために用いられる。

窒化物半導体層４は、成長基板３０上に形成されたエピタキシャル層である。窒化物半導体層４は、基板３の主面３ａを構成する。トランジスタ１Ａが高電子移動度トランジスタ（ＨＥＭＴ）である場合、窒化物半導体層４は、例えば、主面３ａに接するＡｌＮバッファ層と、ＡｌＮバッファ層上に設けられたＧａＮチャネル層と、ＧａＮチャネル層上に設けられたＡｌＧａＮ（若しくはＩｎＡｌＮ）バリア層と、バリア層上に設けられたＧａＮキャップ層とを有する。ＡｌＮバッファ層はアンドープであり、その厚さは例えば１０～２０ｎｍの範囲内である。ＧａＮチャネル層はアンドープであり、その厚さは例えば０．４～１．２μｍの範囲内である。バリア層の厚さは例えば１０～３０ｎｍの範囲内である。但し、ＩｎＡｌＮバリア層の場合、その厚さは２０ｎｍよりも小さく設定される。ＧａＮキャップ層はｎ型であり、その厚さは例えば５ｎｍである。

絶縁膜５～９は、窒化物半導体層４上に位置する絶縁性の積層構造体を構成する。絶縁膜５～９は、主面３ａ上のほぼ全面にわたって設けられている。絶縁膜５～９は、例えばＳｉＮ、ＳｉＯ₂、ＳｉＯＮなどのシリコン化合物を主に含んで構成される。なお、本実施形態では絶縁膜５～９は互いに接しているが、少なくとも１つの層間に他の層が設けられてもよい。

ソース電極２２は、窒化物半導体層４上に複数設けられており、絶縁膜５に形成されたソース開口５１（図５を参照）を通じて窒化物半導体層４とオーミック接触を成す。図１に示すように、複数のソース電極２２は方向Ｄ２に沿って並んでおり、各ソース電極２２の平面形状は、方向Ｄ１を長手方向とする長方形状を呈する。ソース電極２２は、例えばＴｉ層、Ａｌ層及びＴｉ層（又はＴａ層、Ａｌ層及びＴａ層）からなる積層構造が合金化されて成り、主にＡｌを含む。

ドレイン電極２３は、窒化物半導体層４上に複数設けられており、絶縁膜５に形成されたドレイン開口５２（図５を参照）を通じて窒化物半導体層４とオーミック接触を成す。図１に示すように、複数のドレイン電極２３は、方向Ｄ２においてソース電極２２と交互に並んでおり、各ドレイン電極２３の平面形状は、方向Ｄ１を長手方向とする長方形状を呈する。ドレイン電極２３もまた、例えばＴｉ層、Ａｌ層及びＴｉ層（又はＴａ層、Ａｌ層及びＴａ層）からなる積層構造が合金化されて成り、主にＡｌを含む。

ゲート電極２１は、窒化物半導体層４上に設けられる複数の部分（フィンガ部）と、該フィンガ部から、基板３の一方の側面３ｄに向けて延在する部分とを含む。各ゲート電極２１のフィンガ部は、方向Ｄ１に沿って延びており、ソース電極２２とドレイン電極２３との間に位置する。これらのゲート電極２１のフィンガ部は、絶縁膜５に形成されたゲート開口５３（図５を参照）を通じて窒化物半導体層４とショットキ接触を成す。ゲート電極２１と窒化物半導体層４との方向Ｄ２における接触幅（ゲート長）は、例えば０．５μｍである。ゲート電極２１は、Ｎｉ層と、該Ｎｉ層上のＡｕ層とを含む積層構造を有する。一例ではＮｉ層は窒化物半導体層４に接しており、Ａｕ層はＮｉ層に接している。或いは、Ｎｉ層とＡｕ層との間にＰｄ層が介在してもよい。

フィールドプレート３５は、ゲート電極２１に沿って設けられる金属膜である。図５に示すように、フィールドプレート３５とゲート電極２１との間には、絶縁膜７が介在している。フィールドプレート３５は、例えばＴｉ層（又はＴａ層）とＡｕ層との積層構造を有する。

ゲートパッド３１は、本実施形態における電極パッドの例である。ゲートパッド３１は、ゲート電極２１の側面３ｄ寄りの部分上に設けられた金属膜であり、絶縁膜７，８に形成された開口５６（図４を参照）を介してゲート電極２１と接することによりゲート電極２１と電気的に低抵抗にて接続されている。本実施形態では、複数のゲートパッド３１が、基板３の側面３ｄに沿って方向Ｄ２に並んで設けられている。各ゲートパッド３１は、ボンディングワイヤを介して外部配線と電気的に接続される。そのため、図４に示すように各ゲートパッド３１の表面は絶縁膜９の開口から露出している。各ゲートパッド３１は、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。

ソース配線３２は、窒化物半導体層４上に設けられた金属膜である。ソース配線３２は、側面３ｄに沿って複数のゲートパッド３１と交互に並んで設けられた複数の部分（パッド部）３２ａと、複数のソース電極２２それぞれの上に延び、各ソース電極２２を覆う複数の部分（フィンガ部）３２ｂとを有する。ソース配線３２は、フィンガ部３２ｂにおいて各ソース電極２２と接することにより各ソース電極２２と電気的に低抵抗にて接続されている。また、ゲートパッド３１と並んで設けられたソース配線３２のパッド部３２ａは、図３に示すように、絶縁膜９の開口から露出し、基板３を貫通する金属ビア４４を介して、裏面金属膜４５と電気的に接続されている。なお、本実施形態のソース配線３２のパッド部３２ａは、窒化物半導体層４に接する下層３６を含む。下層３６は、金属ビア４４を形成するための貫通孔３ｃを基板３に形成する際に、エッチングを停止するために用いられる。下層３６は、例えばゲート電極２１と同じ積層構造を有する。各ソース配線３２における下層３６を除く残部は、ゲートパッド３１と同様の積層構造、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。この積層構造は、下層３６の周囲において窒化物半導体層４と接している。

金属ビア４４は、基板３（成長基板３０及び窒化物半導体層４）を裏面３ｂから主面３ａまで貫通する貫通孔３ｃ内に設けられた配線であり、基板３の裏面３ｂ上からソース配線３２の下層３６に達し、下層３６に接している。金属ビア４４は、裏面３ｂ上に設けられる裏面金属膜４５とソース電極２２とを、ソース配線３２を介して電気的に低抵抗で接続するために設けられる。グランド電位（基準電位）に規定されたベース部材上にトランジスタ１Ａが実装される際、該ベース部材と裏面金属膜４５とは、焼結型銀ペースト等の導電接合材を介して電気的に接続される。これにより、ソース電極２２にグランド電位が与えられる。

図２に示すように、裏面金属膜４５の平面形状は、裏面３ｂの相似形を有しており、本実施形態では矩形状を呈している。裏面金属膜４５の外周縁は、基板３の側面３ｄ～３ｇに沿い、基板３の側面３ｄ～３ｇに対して間隔をあけて設けられている。基板３の側面３ｄ～３ｇと裏面金属膜４５との間隔Ｌ１は、例えば２５０～３００μｍの範囲内である。裏面金属膜４５の厚さｔ１（図３を参照）は、例えば３～１０μｍの範囲内である。裏面金属膜４５は、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。

ドレイン配線３３は、窒化物半導体層４上に設けられた金属膜である。ドレイン配線３３は、ゲートパッド３１及びソース配線３２と同様の積層構造、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。ドレイン配線３３は、複数のドレイン電極２３それぞれの上に延び、各ドレイン電極２３を覆う複数の部分（フィンガ部）３３ｂを有し、各ドレイン電極２３と接することにより各ドレイン電極２３と電気的に低抵抗にて接続されている。また、側面３ｅ寄りに位置するドレイン配線３３の部分３３ａ（ドレインパッド）は、本実施形態における電極パッドの別の例であって、側面３ｅに沿って配置され、例えば方向Ｄ２を長手方向とする長方形状を呈している。ドレイン配線３３の部分３３ａは、ボンディングワイヤを介して外部配線と電気的に接続される。そのため、ドレイン配線３３の部分３３ａの表面は絶縁膜９の開口から露出している。

ポリイミド壁４６Ａは、ポリイミドからなる土手状の構造物であり、基板３の側面３ｄ～３ｇと裏面金属膜４５との間の裏面３ｂ上に設けられ、裏面金属膜４５の縁に沿って延在している。なお、図１ではポリイミド壁４６Ａを隠れ線（破線）により示している。本実施形態のポリイミド壁４６Ａは、裏面３ｂに接しており、基板３の側面３ｄ～３ｇ及び裏面金属膜４５の双方に対して間隔をあけて設けられている。基板３の側面３ｄ～３ｇとポリイミド壁４６Ａとの間隔Ｌ２は、少なくとも１００μｍである。また、裏面金属膜４５とポリイミド壁４６Ａとの間隔Ｌ３は、例えば５０～１００μｍの範囲内である。図３に示すように、裏面３ｂを基準とするポリイミド壁４６Ａの厚さｔ２は、裏面金属膜４５の厚さｔ１よりも厚い。厚さｔ１は、例えば３～１０μｍの範囲内である。一実施例では、厚さｔ１は１０μｍである。ポリイミド壁４６Ａの延在方向と直交する方向における幅Ｗは、例えば５０～１００μｍの範囲内である。ポリイミド壁４６Ａの延在方向に垂直な断面の形状は、例えば正方形状、長方形状、台形状、半円状など様々な形状であることができる。

図２に示すように、本実施形態のポリイミド壁４６Ａは、矩形状の裏面３ｂの四辺に沿って延びており、矩形枠の平面形状を有している。具体的には、ポリイミド壁４６Ａは、方向Ｄ１において互いに対向する裏面３ｂの一対の辺のうち一方の辺（側面３ｄ）に沿って延びる部分４６ａと、他方の辺（側面３ｅ）に沿って延びる部分４６ｂとを含んで構成されている。更に、本実施形態のポリイミド壁４６Ａは、該一対の辺を繋ぐ別の一対の辺のうち一方の辺（側面３ｆ）に沿って延びる部分４６ｃと、他方の辺（側面３ｇ）に沿って延びる部分４６ｄとを含んで構成されている。これらの部分４６ａ～４６ｄはそれぞれの端部において相互に接続しており、全体として矩形枠の形状を呈している。但し、部分４６ｃ，４６ｄは、延在方向の途中で切れている不連続部４６ｅ，４６ｆをそれぞれ有する。不連続部４６ｅ，４６ｆは、例えば方向Ｄ１における部分４６ｃ，４６ｄの中央部に形成される。

以上の構成を備える本実施形態のトランジスタ１Ａを作製する方法について説明する。まず、ウェハ状の成長基板３０上に窒化物半導体層４を形成して、ウェハ状の基板３を作製する。具体的には、まずウェハ状の成長基板３０上にＡｌＮバッファ層をエピタキシャル成長し、その上にＧａＮチャネル層をエピタキシャル成長し、その上にＡｌＧａＮ（若しくはＩｎＡｌＮ）バリア層をエピタキシャル成長し、その上にＧａＮキャップ層をエピタキシャル成長する。そして、窒化物半導体層４の活性領域以外の部分にＡｒ^＋をイオン注入することにより、不活性領域を形成する。こうして、ウェハ状の基板３が作製される。

図６の（ａ）は、ウェハ状の基板３の主面３ａの一部を拡大して示す平面図である。図６の（ｂ）は、ウェハ状の基板３の裏面３ｂの一部を拡大して示す底面図である。図６の（ａ）に示すように、ウェハ状の基板３は、スクライブ領域３ｈ（図においてハッチングにて示す）を主面３ａに有する。スクライブ領域３ｈは、方向Ｄ１及びＤ２に沿って延びる格子状の平面形状を有する。スクライブ領域３ｈによって画定される複数の領域３ｉは、トランジスタ１Ａが形成されるデバイス領域であって、それぞれ矩形である。各領域３ｉには、少なくとも一つの活性領域が含まれる。また、図６の（ｂ）に示すように、ウェハ状の基板３の裏面３ｂは、スクライブ領域３ｈを裏面３ｂに投影した領域３ｊ（第１領域、図においてハッチングにて示す）を含む。領域３ｊは、スクライブ領域３ｈと同様に、方向Ｄ１及びＤ２に沿って延びる格子状の平面形状を有する。

図７～図１１は、トランジスタ１Ａの作製方法に含まれる前半の各工程を示す断面図である。図７～図１１において、（ａ）は図１のＩＩＩ－ＩＩＩ線に対応する断面を示し、（ｂ）はＩＶ－ＩＶ線に対応する断面を示し、（ｃ）はＶ－Ｖ線に対応する断面を示す。

図７の（ａ）～（ｃ）に示すように、基板３の主面３ａ上に絶縁膜５を堆積する。例えば絶縁膜５がＳｉＮ等のシリコン化合物からなる場合、絶縁膜５をプラズマＣＶＤ法または減圧ＣＶＤ（ＬＰＣＶＤ）法により堆積する。ＬＰＣＶＤの場合、その成膜温度は例えば８５０℃であり、成膜圧力は例えば１０Ｐａ以下である。成膜原料は例えばＮＨ₃及びＳｉＨ₂Ｃｌ₂である。プラズマＣＶＤ法を採用する場合には、その成膜条件として、温度３００℃、原料ガスとしてＳｉＨ₄およびＮＨ₃、希釈ガスとしてＮ₂、プラズマ生成装置としてＲＦ周波数１３．５６ＭＨｚ、パワー５０Ｗ、等を選択することができる。絶縁膜５の厚さは例えば６０～１００ｎｍの範囲内であり、一実施例では６０ｎｍである。

続いて、図８の（ｃ）に示すように、ソース電極２２に対応するソース開口５１、及びドレイン電極２３に対応するドレイン開口５２を絶縁膜５に形成する。具体的には、これらのソース開口５１及びドレイン開口５２に対応する開口パターンを有するレジストマスクを絶縁膜５上に形成し、該開口パターンを通じて絶縁膜５をエッチングすることにより、これらのソース開口５１及びドレイン開口５２を形成する。その後、リフトオフ法を用いて、ソース電極２２をソース開口５１内に形成し、ドレイン電極２３をドレイン開口５２内に形成する。すなわち、上記レジストマスクを残した状態で、ソース電極２２およびドレイン電極２３のための各金属層（例えばＴｉ／Ａｌ／Ｔｉ、またはＴａ／Ａｌ／Ｔａ）を物理蒸着法などを用いて順に堆積する。各Ｔｉ層（またはＴａ層）の厚さは例えば１０～３０ｎｍの範囲内（一実施例では１０ｎｍ）であり、Ａｌ層の厚さは例えば２００～４００ｎｍの範囲内（一実施例では３００ｎｍ）である。レジストマスク上に堆積した金属材料をレジストマスクとともに除去したのち、５００～６００℃（一実施例では５５０℃）の範囲内の温度で熱処理（アニール）を行い、ソース電極２２およびドレイン電極２３の合金化を行う。５００～６００℃の範囲内の温度を維持する時間は、例えば１分である。

続いて、図８の（ａ）～（ｃ）に示すように、絶縁膜５、ソース電極２２及びドレイン電極２３を覆う絶縁膜６を堆積する。例えば絶縁膜６がＳｉＮ等のシリコン化合物からなる場合、絶縁膜６をプラズマＣＶＤ法により堆積する。成膜温度は例えば３００℃であり、成膜原料は例えばＮＨ₃及びＳｉＨ₄である。絶縁膜６の厚さは例えば１００ｎｍである。

続いて、ゲート電極２１及びソース配線３２の下層３６を形成する。まず、絶縁膜６上に、電子ビーム（ＥＢ）用のレジストを堆積し、ＥＢ描画によって該ＥＢレジストにゲート電極２１及び下層３６のための開口パターンを形成する。次に、ＥＢレジストの開口パターンを介して絶縁膜６及び絶縁膜５を連続してエッチングすることにより、図９の（ｂ），（ｃ）に示すように、絶縁膜５，６を貫通するゲート開口５３及び開口５４を形成して窒化物半導体層４を露出させる。その後、リフトオフ法を用いて、ゲート電極２１をゲート開口５３内に形成すると同時に、ソース配線３２の下層３６を開口５４内に形成する。すなわち、ＥＢレジストを残した状態で、ゲート電極２１および下層３６のための各金属層（例えばＮｉ／ＡｕまたはＮｉ／Ｐｄ／Ａｕ）を物理蒸着法などを用いて順に堆積する。Ｎｉ層の厚さは例えば７０～１５０ｎｍの範囲内（一実施例では１００ｎｍ）であり、Ｐｄ層の厚さは例えば５０～１００ｎｍの範囲内（一実施例では５０ｎｍ）であり、Ａｕ層の厚さは例えば３００～７００ｎｍの範囲内（一実施例では５００ｎｍ）である。その後、ＥＢレジスト上に堆積した金属材料をＥＢレジストとともに除去する。

続いて、図１０の（ａ）～（ｃ）に示すように、絶縁膜７を堆積する。当初、絶縁膜７は主面３ａ上の全面に形成され、絶縁膜６、ゲート電極２１及び下層３６を覆う。例えば絶縁膜７がＳｉＮ等のシリコン化合物からなる場合、絶縁膜７をプラズマＣＶＤ法により堆積する。成膜温度は例えば３００℃であり、成膜原料は例えばＮＨ₃及びＳｉＨ₄である。絶縁膜７の厚さは例えば１００ｎｍである。

続いて、図１０の（ｃ）に示すように、ゲート電極２１のフィンガ部に沿って、フィールドプレート３５を絶縁膜７上に形成する。この工程では、フィールドプレート３５を例えばリフトオフ法を用いて形成する。すなわち、フィールドプレート３５の平面形状に対応する開口パターンを有するレジストマスクを形成し、フィールドプレート３５のための各金属層（例えばＴｉ（またはＮｉ）／Ａｕ）を物理蒸着法などを用いて順に堆積する。一実施例では、Ｔｉ層（またはＮｉ層）の厚さは１０ｎｍであり、Ａｕ層の厚さは２００ｎｍである。その後、レジストマスク上に堆積した金属材料をレジストマスクとともに除去する。

続いて、絶縁膜７及びフィールドプレート３５を覆う絶縁膜８を堆積する。当初、絶縁膜８は主面３ａ上の全面に形成される。例えば絶縁膜８がＳｉＮ等のシリコン化合物からなる場合、絶縁膜８をプラズマＣＶＤ法により堆積する。成膜温度は例えば３００℃であり、成膜原料は例えばＮＨ₃及びＳｉＨ₄である。

続いて、図１０の（ａ）に示すように、下層３６上の絶縁膜７，８をエッチングにより除去して開口５９を形成し、下層３６を露出する。同時に、図１０の（ｃ）に示すように、ソース配線３２及びドレイン配線３３に対応する領域の絶縁膜５～８をエッチングにより除去して開口５７，５８を形成し、ソース電極２２及びドレイン電極２３を露出する。同時に、図１０の（ｂ）に示すように、ゲートパッド３１に対応する領域の絶縁膜７，８をエッチングにより除去して開口５５を形成し、ゲート電極２１を露出する。具体的には、上記の各開口５５，５７～５９に対応する開口パターンを有するレジストマスクを絶縁膜８上に形成し、該開口パターンを通じて絶縁膜５～８をエッチングすることにより、上記の各開口を形成する。

また、この工程では、ゲートパッド３１のための開口５５、ソースパッド３２ａのための開口、及びドレイン配線３３の部分３３ａのための開口を、図６に示したスクライブ領域３ｈに沿って形成する。具体的には、側面３ｄを形成する為のスクライブ領域３ｈの部分に沿って、ゲートパッド３１のための開口５５と、ソースパッド３２ａのための開口とを交互に配置する。また、側面３ｅを形成する為のスクライブ領域３ｈの部分に沿って、ドレイン配線３３の部分３３ａのための開口を形成する。

レジストマスクを除去したのち、図１１の（ａ）～（ｃ）に示すように、ゲートパッド３１、ソース配線３２、及びドレイン配線３３を一括して形成する。この工程では、図６に示したスクライブ領域３ｈに沿って、ゲートパッド３１、ソースパッド３２ａ、及びドレイン配線３３の部分３３ａを配置する。具体的には、側面３ｄを形成する為のスクライブ領域３ｈの部分に沿ってゲートパッド３１とソースパッド３２ａとを交互に配置するとともに、側面３ｅを形成する為のスクライブ領域３ｈの部分に沿ってドレイン配線３３の部分３３ａを配置する。

そのために、まず、主面３ａ上の全面に、シード金属層（Ｔｉ／ＴｉＷ／Ｔｉ／Ａｕ）をスパッタ法により形成する。各Ｔｉ層の厚さは例えば１０ｎｍであり、ＴｉＷ層の厚さは例えば１００ｎｍであり、Ａｕ層の厚さは例えば１００ｎｍである。次に、ゲートパッド３１、ソース配線３２、及びドレイン配線３３の各形成予定領域に開口を有するレジストマスクをシード金属層上に形成する。そして、電解めっき処理を行い、Ａｕ層をレジストマスクの開口内に形成する。このとき、Ａｕ層の厚さは例えば３μｍである。めっき処理の後、レジストマスクを除去し、露出したシード金属層を除去する。こうして、上述したゲートパッド３１、ソース配線３２、及びドレイン配線３３が一括して形成される。

続いて、主面３ａ上の全面に絶縁膜（パシべーション膜）９を堆積する。例えば絶縁膜９がＳｉＮ等のシリコン化合物からなる場合、絶縁膜９をプラズマＣＶＤ法により堆積する。成膜温度は例えば３００℃であり、成膜原料は例えばＮＨ₃及びＳｉＨ₄である。その後、ゲートパッド３１上、ソースパッド３２ａ上、及びドレイン配線３３の部分３３ａ上に絶縁膜９の開口を形成して、これらを露出させる。以上により、主面３ａ側のプロセスが完了する。

図１２～図１５は、トランジスタ１Ａの作製方法に含まれる後半の各工程の断面を示す模式図である。なお、図１２～図１５では、下層３６を除く他の主面３ａ上の構造の図示を省略している。続いて、図１２の（ａ）に示すように、主面３ａ上に保護用のレジスト６１をスピンコートにより形成し、該レジスト６１によって主面３ａ上の全ての構成物を覆う。次に、レジスト６１に支持基板６２を貼り付ける。支持基板６２は例えばＳｉＯ₂からなる。続いて、基板３の裏面３ｂの研磨を行い、基板３を薄化する。このとき、例えば厚さ５００μｍの成長基板３０を１００μｍまで薄くする。

続いて、図１２の（ｂ）に示すように、基板３の裏面３ｂ上及び側面上に、シード金属膜６３（例えばＴｉＷ／Ａｕ）を例えばスパッタ法により形成する。そして、下層３６と対向する位置にレジストパターン６５を形成したのち、図１２の（ｃ）に示すように、Ｎｉのめっき処理を行うことによりＮｉマスク６４を形成する。その後、図１３の（ａ）に示すように、レジストパターン６５を除去し、シード金属膜６３の露出した部分をエッチングして除去する。これにより、下層３６と対向する裏面３ｂの領域が、Ｎｉマスク６４の開口を通じて露出する。なお、シード金属膜６３がＴｉＷ／Ａｕからなる場合、フッ素系ガスによる反応性イオンエッチング（ＲＩＥ）によりシード金属膜６３を容易に除去できる。

続いて、Ｎｉマスク６４の開口を介して基板３（成長基板３０及び窒化物半導体層４）のエッチングを行うことにより、基板３を貫通する孔３ｃ（図３を参照）を形成する。この工程では、反応性イオンエッチング（ＲＩＥ）により孔３ｃを形成する。具体的には、図１３の（ｂ）に示すように、まずフッ素系ガスを用いたＲＩＥにより成長基板３０をエッチングする。成長基板３０を全てエッチングした段階でＮｉマスク６４を除去する（図１３の（ｃ））。次いで、反応性ガスを変更し、塩素系ガスを用いたＲＩＥにより窒化物半導体層４をエッチングする（図１４の（ａ））。

下層３６はＮｉ層及びＮｉ層上のＡｕ層を含んでおり、窒化物半導体層４のエッチングが進行すると先ずＮｉ層が露出する。このとき、Ｎｉ層は塩素系ガスによって僅かにエッチングされるが、塩素系ガスによるＮｉのエッチング速度は、塩素系ガスによる窒化物半導体のエッチング速度よりも格段に小さい。故に、下層３６においてエッチングを停止することができる。なお、スパッタ効果によりＮｉ層が除去されたとしても、Ｎｉ層よりも格段に厚いＡｕ層がＮｉ層上に設けられているので、塩素系ガスによるエッチングはＡｕ層において確実に停止する。こうして、基板３の裏面３ｂから下層３６に達する貫通孔３ｃが形成され、貫通孔３ｃを通じて下層３６が裏面３ｂ側に露出する。

なお、上記のエッチング工程では、成長基板３０を全てエッチングした段階でＮｉマスク６４を除去し、次いで塩素系ガスにより窒化物半導体層４をエッチングしている。Ｎｉマスク６４は次の工程までに除去される必要があるが、貫通孔３ｃを形成した直後では、貫通孔３ｃ内において下層３６のＮｉ層が露出している。その状態でＮｉマスク６４の除去工程を実施すると、下層３６のＮｉ層も同時に除去されることとなる。故に、下層３６のＮｉ層が露出する前、すなわち成長基板３０のエッチングが終了後且つ窒化物半導体層４のエッチング開始前に、Ｎｉマスク６４を除去する。

なお、窒化物半導体層４をエッチングする際、成長基板３０から連続してフッ素系ガスによりエッチングを行い、そのスパッタリング効果によって窒化物半導体層４をエッチングすることも可能である。

続いて、図１４の（ｂ）に示すように、基板３の裏面３ｂ上及び貫通孔３ｃの内面上（露出した下層３６上を含む）に、シード金属膜６６（例えばＴｉＷ／Ａｕ）を例えばスパッタ法により形成する。そして、スクライブ領域３ｈ（図６の（ａ）を参照）と重なる領域３ｊ（図６の（ｂ）を参照）上に、レジストパターン６７を形成する。このとき、レジストパターン６７の延在方向と直交する方向の幅を、領域３ｊの幅（すなわちスクライブ領域３ｈの幅）よりも大きくする。言い換えると、裏面３ｂの法線方向から見て、領域３ｊはレジストパターン６７内に包含され、領域３ｊの縁はレジストパターン６７の内側に位置する。

その後、図１４の（ｃ）に示すように、レジストパターン６７から露出したシード金属膜６６に対して電解めっき処理を行うことにより、裏面金属膜４５を裏面３ｂ上に形成するとともに、裏面３ｂから下層３６に達する金属ビア４４を貫通孔３ｃ内に形成する。レジストパターン６７の幅が領域３ｊの幅よりも大きいので、裏面金属膜４５は、領域３ｊから間隔をあけて形成される。その後、図１５の（ａ）に示すように、レジストパターン６７を除去し、露出したシード金属膜６６をフッ素系ガスによりエッチング（例えばＲＩＥ）して除去する（図１５の（ｂ））。

続いて、図１５の（ｃ）に示すように、領域３ｊと裏面金属膜４５との間の領域（第２領域）上に、裏面金属膜４５の縁に沿って延在するポリイミド壁４６Ａを塗布により形成する。ポリイミド壁４６Ａの塗布方法は、例えばスクリーン印刷である。本実施形態では、基板３の側面３ｄ，３ｅのそれぞれに対応する領域３ｊの各部分に沿って、ポリイミド壁４６Ａの各部分４６ａ，４６ｂ（図２を参照）を形成する。また、基板３の側面３ｆ，３ｇのそれぞれに対応する領域３ｊの各部分に沿って、ポリイミド壁４６Ａの各部分４６ｃ，４６ｄ（図２を参照）を形成する。

この工程では、ポリイミド壁４６Ａを、領域３ｊ及び裏面金属膜４５の双方に対し間隔をあけて形成する。これにより、図２に示したように、完成後のトランジスタ１Ａの基板３の側面３ｄ～３ｇとポリイミド壁４６Ａとの間、及び、ポリイミド壁４６Ａと裏面金属膜４５との間において、基板３の裏面３ｂが露出することとなる。また、この工程では、基板３の側面３ｆ，３ｇのそれぞれに対応する領域３ｊの各部分に沿って形成されるポリイミド壁４６Ａの部分４６ｃ，４６ｄそれぞれに、不連続部４６ｅ，４６ｆそれぞれを形成する。このような不連続部４６ｅ，４６ｆを設けることによって、スクリーン印刷の際に、ポリイミド壁４６Ａの内側に位置するマスクを支持することができる。

続いて、保護用のレジスト６１を除去して基板３の主面３ａ側の構成物と支持基板６２とを分離する（図１６の（ａ））。そして、熱処理を行ってポリイミド壁４６Ａを硬化（キュア）する。熱処理の温度は例えば２５０℃であり、熱処理時間は例えば１時間である。その後、基板３の裏面３ｂ側をエキスパンディングテープに貼り付け、スクライブ領域３ｈに沿って切断（ダイシング）を行い、複数の領域３ｉ（デバイス領域、図６（ａ）を参照）を相互に分離することにより、デバイス領域をそれぞれ含む複数の半導体チップを作製する（図１６の（ｂ））。以上の工程を経て、本実施形態のトランジスタ１Ａが完成する。

以上に説明した本実施形態のトランジスタ１Ａによって得られる効果について、従来の課題と共に説明する。通常、裏面金属膜４５は、導電接合材を介して金属製のベース部材に導電接合される。多くの場合、ベース部材は基準電位（グランド電位）に設定される。この場合、ゲート電極２１に基準電位よりも低い負の電圧が印加されると、ゲートパッド３１とベース部材との間には、ゲートパッド３１側を負とする電界が生じる。多湿環境下においては、この電界に起因して、導電接合材に含まれる金属（例えばＡｇ，Ａｕ，Ｃｕなど）のイオンマイグレーションが生じ易い。イオンマイグレーションとは、イオン化した金属が電界間の物質の表面を移動する現象である。金属イオンは、電界に引かれて移動し、何らかの理由によりイオン化状態から金属に戻り、蓄積することでデンドライト（樹枝）を形成する。導電接合材から金属のデンドライトが成長してゲートパッド３１と裏面金属膜４５とが短絡すると、トランジスタの動作不良に繋がる。

近年、ＧａＮやＳｉＣ、Ｇａ₂Ｏ₃などを主な半導体材料とするワイドギャップ半導体の開発が盛んであり、実用化されつつある。ワイドギャップ半導体は耐電圧が高いことから、電源電圧を高めて移動度を上げたり、電極間寄生容量を減らしたりすることで半導体の性能が高まる。このため、ワイドギャップ半導体では上記の電界が強くなり、イオンマイグレーションが起き易い。

そこで、本実施形態のトランジスタ１Ａでは、裏面金属膜４５が裏面３ｂ上において基板３の側面３ｄ～３ｇから間隔をあけて設けられるとともに、側面３ｄ～３ｇと裏面金属膜４５との間の裏面３ｂ上に、裏面金属膜４５の縁に沿って延在するポリイミド壁４６Ａが設けられている。導電接合材からのデンドライトの成長は、ポリイミド壁４６Ａによって妨げられる。故に、導電接合材に含まれる金属のイオンマイグレーションによる、裏面金属膜４５とゲートパッド３１との短絡を低減することができる。

本実施形態のように、ポリイミド壁４６Ａを領域３ｊに対し間隔をあけて形成し、基板３の側面３ｄ～３ｇとポリイミド壁４６Ａとの間に基板３の裏面３ｂが露出してもよい。この場合、ポリイミド壁４６Ａが確実に基板３の裏面３ｂ上に直接形成される。間隔をあけない場合には、プロセスばらつきによりポリイミド壁４６Ａが裏面金属膜４５の上に形成される可能性が増す。裏面金属膜４５のポリイミドに対する密着性は低い。また、この場合、基板３の側面３ｄ～３ｇとポリイミド壁４６Ａとの間隔は少なくとも１００μｍであってもよい。これにより、焼結金属型銀ペースト等の導電接合部材がポリイミド壁４６Ａを這い上がっても、ゲートパッド３１までにさらに１００μｍの距離が残されており、ゲートパッド３１がグランド電位に短絡する可能性が低下する。

本実施形態のように、ポリイミド壁４６Ａを裏面金属膜４５に対し間隔をあけて形成し、裏面金属膜４５とポリイミド壁４６Ａとの間において基板３の裏面３ｂが露出してもよい。この場合、ポリイミドとの密着性が劣るＡｕを主な構成材料とする裏面金属膜４５とポリイミド壁４６Ａとが互いに接しないので、ポリイミド壁４６Ａの剥がれを低減することができる。

本実施形態のように、ポリイミド壁４６Ａの延在方向と直交する方向の幅Ｗは５０～１００μｍの範囲内であってもよい。この場合、導電接合材からのデンドライトの成長を十分に阻止することができる。

本実施形態のように、トランジスタ１Ａの平面形状は矩形であり、該矩形の互いに対向する一対の辺のうち一方の辺（側面３ｄ）に沿ってゲートパッド３１が配置され、一対の辺のうち他方の辺（側面３ｅ）に沿ってドレイン配線３３が配置され、少なくとも一方の辺（側面３ｄ）に沿ってポリイミド壁４６Ａを形成してもよい。上述したように、ゲートパッド３１には負のバイアス電圧が印加されることがある。ゲートパッド３１が配置される辺（側面３ｄ）に沿ってポリイミド壁４６Ａを形成することにより、ゲートパッド３１と裏面金属膜４５との短絡を効果的に低減できる。

本実施形態のように、他方の辺（側面３ｅ）に沿ってポリイミド壁４６Ａを更に形成してもよい。ドレインパッド３３ａ側ではイオンマイグレーションは生じないが、導電接合部材がトランジスタ１Ａからはみ出さないので、他の回路部品をトランジスタ１Ａに最近接させて配置することができる。導電接合部材のはみ出しに基づく実装領域の制限を緩和することができ、かつ、他の回路部品をトランジスタ１Ａに最近接させて配置することにより、高周波特性の劣化を抑制することができる。

本実施形態のように、別の一対の辺（側面３ｆ，３ｇ）に沿ってポリイミド壁４６Ａを更に形成してもよい。これにより、側面３ｆ，３ｇにおけるデンドライトの成長を阻止して、ゲートパッド３１（及びドレイン配線３３）と裏面金属膜４５との短絡をより効果的に低減できる。

（変形例）
図１７の（ａ）及び（ｂ）は、上記実施形態のポリイミド壁の変形例を示す図である。図１７の（ａ）に示すポリイミド壁４６Ｂは、上記実施形態のポリイミド壁４６Ａの部分４６ａと、部分４６ｃ，４６ｄのうち不連続部４６ｅ，４６ｆよりも部分４６ａ側の部分とを含んで構成され、部分４６ｂと、部分４６ｃ，４６ｄのうち不連続部４６ｅ，４６ｆよりも部分４６ｂ側の部分とは含んでいない。このような形態であっても、上記実施形態と同様に、導電接合材に含まれる金属のイオンマイグレーションによる、裏面金属膜４５とゲートパッド３１との短絡を低減することができる。

また、図１７の（ｂ）に示すポリイミド壁４６Ｃは、上記実施形態の不連続部４６ｅ，４６ｆを含んでおらず、部分４６ｃ，４６ｄが連続して構成されている。言い換えると、ポリイミド壁４６Ｃは裏面金属膜４５を四方から隙間無く囲む。このような形態であっても、上記実施形態と同様の作用効果を奏することができる。なお、この例では、ポリイミド壁４６Ｃの内側のマスクを支持することができないため、スクリーン印刷を適用できない。したがって、例えば感光性のポリイミドを塗布してパターン露光（フォトリソグラフィ）を行う等の方法を用いるとよい。

（第２実施形態）
図１８は、第２実施形態に係る半導体装置１００の構成を示す平面図である。図１８では、半導体装置１００の蓋を外した状態を示している。この半導体装置１００は、第１実施形態のトランジスタ１Ａ、パッケージ１０１、入力整合回路１０６、出力整合回路１０８、及び出力キャパシタ１０９を備える。トランジスタ１Ａ、入力整合回路１０６、出力整合回路１０８、及び出力キャパシタ１０９は、パッケージ１０１に収容されている。パッケージ１０１は、ハーメチックシールが行われない非気密構造を有する。

パッケージ１０１は、ベース１０３、側壁１０４、２つの入力リード１５０、２つの出力リード１６０を備える。ベース１０３は、金属製の平坦な主面１０３ａを有する板状の部材である。ベース１０３は、例えば銅、銅とモリブデンの合金、銅とタングステンの合金、あるいは、銅板、モリブデン板、タングステン板、銅とモリブデンの合金板、銅とタングステンの合金板による積層材から成る。ベース１０３の基材の表面には、ニッケルクロム（ニクロム）－金、ニッケル－金、ニッケル－パラジウム－金、銀若しくはニッケル、又は、ニッケル－パラジウム等のメッキが施されている。金、銀及びパラジウムがメッキ材であり、ＮｉＣｒ及びＮｉ等がシード材である。メッキ材のみの場合よりもメッキ材及びシード材を含む場合の方が密着性を高めることができる。ベース１０３の厚さは、例えば、０．５～１．５ｍｍである。ベース１０３の平面形状は、例えば長方形状である。

側壁１０４は、誘電体としてのセラミックからなる略長方形状の枠状の部材である。側壁１０４は、ベース１０３の主面１０３ａに沿う方向Ｄ１において互いに対向する一対の部分１４１，１４２と、方向Ｄ１と交差する方向Ｄ２において互いに対向する一対の部分１４３，１４４とを有する。部分１４１，１４２は方向Ｄ２に沿って互いに平行に延在しており、部分１４３，１４４は方向Ｄ２に沿って互いに平行に延在している。延在方向に垂直な各部分１４１～１４４の断面は長方形状または正方形状である。主面１０３ａの法線方向における側壁１０４の高さは、例えば０．５～１．０ｍｍである。側壁１０４は、例えば銀ロウなどの接合材を介してベース１０３の主面１０３ａに接合されている。

入力リード１５０及び出力リード１６０は、金属製の板状の部材であって、一例では銅、銅合金、または鉄合金の金属薄板である。入力リード１５０は、その方向Ｄ１における一端部が、側壁１０４の部分１４１の上面に接合されている。入力リード１５０は、側壁１０４の部分１４１によって、ベース１０３の主面１０３ａに対して絶縁されている。出力リード１６０は、その方向Ｄ１における一端部が、側壁１０４の部分１４２の上面に接合されている。出力リード１６０は、側壁１０４の部分１４２によって、ベース１０３の主面１０３ａに対して絶縁されている。

トランジスタ１Ａ、入力整合回路１０６、出力整合回路１０８、及び出力キャパシタ１０９は、ベース１０３の主面１０３ａ上における側壁１０４に囲まれる領域に搭載されている。トランジスタ１Ａ、入力整合回路１０６、出力整合回路１０８、及び出力キャパシタ１０９は、側壁１０４の部分１４１からこの順で設けられている。入力整合回路１０６及び出力整合回路１０８は、例えば、セラミック基板の上面及び下面のそれぞれに電極を設けた平行平板型キャパシタである。

入力整合回路１０６、トランジスタ１Ａ及び出力整合回路１０８は、例えば焼結型導電ペーストなどの導電接合材によりベース１０３上に固定される。導電接合材は、Ａｇ、Ａｕ及びＣｕのうち少なくとも１つを含む。一実施例では、導電接合材は焼結型銀ペーストが焼結されたものである。トランジスタ１Ａを固定する導電接合材は、トランジスタ１Ａの裏面金属膜４５とベース１０３の主面１０３ａとの間に介在し、これらを電気的に接続するとともに強固に接合する。入力整合回路１０６はトランジスタ１Ａの入力側に搭載され、出力整合回路１０８はトランジスタ１Ａの出力側に搭載される。入力整合回路１０６とトランジスタ１Ａの間、トランジスタ１Ａと出力整合回路１０８の間、出力整合回路１０８と出力キャパシタ１０９の間、及び出力キャパシタ１０９と出力リード１６０の間のそれぞれは、図示しない複数のボンディングワイヤにより電気的に接続されている。

入力整合回路１０６は、入力リード１５０とトランジスタ１Ａの間におけるインピーダンスのマッチングを行う。入力整合回路１０６の一端は、ボンディングワイヤを介して入力リード１５０と電気的に接続されている。入力整合回路１０６の他端は、ボンディングワイヤを介してトランジスタ１Ａのゲートパッド３１（図１を参照）と電気的に接続されている。

出力整合回路１０８は、トランジスタ１Ａと出力リード１６０との間においてそのインピーダンスを調整し、出力リード１６０に現れる高周波信号の所望の出力を、最大効率で付与する。出力整合回路１０８の一端は、ボンディングワイヤを介してトランジスタ１Ａのドレイン配線３３の部分３３ａ（図１を参照）と電気的に接続されている。出力整合回路１０８の他端は、ボンディングワイヤ及び出力キャパシタ１０９を介して出力リード１６０と電気的に接続されている。

この半導体装置１００を製造する際には、上記実施形態による方法にて作製されたトランジスタ１Ａを、ベース１０３上に、Ａｇを含む導電接合材（例えば焼結型銀ペースト）を用いて実装する。具体的には、ベース１０３の主面１０３ａにおける所定領域上に焼結型銀ペーストを塗布し、その上にトランジスタ１Ａを配置する。そして、加熱処理を行う（例えばＮ₂雰囲気下で２００℃、１時間）。これにより、焼結型銀ペーストの溶剤が揮発し、Ａｇを含む金属が焼結する。

本実施形態の半導体装置１００は、第１実施形態のトランジスタ１Ａを備える。従って、トランジスタ１Ａとベース１０３の主面１０３ａとの間に介在する導電接合材のイオンマイグレーションに起因するデンドライトの成長を阻止して、ベース１０３の主面１０３ａとゲートパッド３１との短絡を低減することができる。また、本実施形態のように、トランジスタ１Ａを収容するパッケージ１０１が非気密構造である場合に、トランジスタ１Ａの有用性がより顕著となる。

本発明による半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では電界効果トランジスタに本発明を適用したが、本発明は電界効果トランジスタに限らず様々な半導体デバイスに適用可能である。

１Ａ…トランジスタ、３…基板、３ａ…主面、３ｂ…裏面、３ｃ…貫通孔、３ｄ～３ｇ…側面、３ｈ…スクライブ領域、３ｉ，３ｊ…領域、４…窒化物半導体層、５～９…絶縁膜、２１…ゲート電極、２２…ソース電極、２３…ドレイン電極、３０…成長基板、３１…ゲートパッド、３２…ソース配線、３３…ドレイン配線、３５…フィールドプレート、３６…下層、４４…金属ビア、４５…裏面金属膜、４６Ａ，４６Ｂ，４６Ｃ…ポリイミド壁、４６ａ～４６ｄ…部分、４６ｅ，４６ｆ…不連続部、５１…ソース開口、５２…ドレイン開口、５３…ゲート開口、５４～５９…開口、６１…レジスト、６２…支持基板、６３，６６…シード金属膜、６４…Ｎｉマスク、６５，６７…レジストパターン、１００…半導体装置、１０１…パッケージ、１０３…ベース、１０３ａ…主面、１０４…側壁、１０６…入力整合回路、１０８…出力整合回路、１０９…出力キャパシタ、１５０…入力リード、１６０…出力リード、Ｄ１，Ｄ２…方向。

Claims (11)

1. 基準電位を有するベースの上面に搭載される半導体デバイスの製造方法であって、
   スクライブ領域に囲まれた複数のデバイス領域を主面に有する基板の前記主面上に、前記スクライブ領域に沿って、前記基準電位よりも低い電位を有することがある電極パッドを配置する工程と、
   前記ベースと電気的に接続される単一の裏面金属膜を、前記基板の裏面上に、前記スクライブ領域を前記裏面に投影した第１領域から間隔をあけて形成する工程と、
   前記第１領域と前記裏面金属膜との間の第２領域上に、前記裏面金属膜の縁に沿って延在するポリイミド壁を形成する工程と、
   前記スクライブ領域に沿って前記基板を切断し、前記デバイス領域をそれぞれ含む複数の半導体チップを作製する工程と、
   を含む、半導体デバイスの製造方法。
2. 前記ポリイミド壁を形成する工程では、前記ポリイミド壁を前記第１領域に対し間隔をあけて形成し、
   各半導体チップの前記基板の側面と該半導体チップの前記ポリイミド壁との間において前記基板の前記裏面が露出する、請求項１に記載の半導体デバイスの製造方法。
3. 前記基板の前記側面と前記ポリイミド壁との間隔は少なくとも１００μｍである、請求項２に記載の半導体デバイスの製造方法。
4. 前記ポリイミド壁の延在方向と直交する方向の幅は５０～１００μｍの範囲内である、請求項１から請求項３のいずれか１項に記載の半導体デバイスの製造方法。
5. 前記半導体チップは電界効果トランジスタであり、前記半導体チップの平面形状は矩形状であり、該矩形の互いに対向する一対の辺のうち一方の辺に沿って前記電極パッドとしてのゲートパッドが配置され、前記一対の辺のうち他方の辺に沿ってドレインパッドが配置され、
   前記ポリイミド壁を形成する工程では、少なくとも前記一方の辺に沿って前記ポリイミド壁を形成する、請求項１から請求項４のいずれか１項に記載の半導体デバイスの製造方法。
6. 前記ポリイミド壁を形成する工程では、前記他方の辺に沿って前記ポリイミド壁を更に形成する、請求項５に記載の半導体デバイスの製造方法。
7. 前記ポリイミド壁を形成する工程では、前記矩形の前記一対の辺を繋ぐ別の一対の辺に沿って前記ポリイミド壁を更に形成する、請求項５または請求項６に記載の半導体デバイスの製造方法。
8. 前記別の一対の辺に沿って形成される前記ポリイミド壁が不連続部を有する、請求項７に記載の半導体デバイスの製造方法。
9. 請求項１から請求項８のいずれか１項に記載された製造方法によって作製された半導体デバイスを、金属製の表面を有するベース上に、Ａｇを含む導電接合材を用いて実装する工程を含む、半導体装置の製造方法。
10. 基準電位を有するベースの上面に搭載される半導体デバイスであって、
    デバイス領域を含む主面、及び裏面を有する基板と、
    前記主面上において前記基板の側面に沿って設けられ、前記基準電位よりも低い電位を有することがある電極パッドと、
    前記ベースと電気的に接続され、前記裏面上において前記基板の前記側面から間隔をあけて設けられた単一の裏面金属膜と、
    前記基板の前記側面と前記裏面金属膜との間の前記裏面上に設けられ、前記裏面金属膜の縁に沿って延在するポリイミド壁と、
    を備える、半導体デバイス。
11. 請求項１０に記載された半導体デバイスと、
    金属製の表面を有し、前記半導体デバイスを搭載する前記ベースと、
    前記半導体デバイスの前記裏面金属膜と前記ベースの前記表面との間に介在し、Ａｇを含む導電接合材と、
    を備える、半導体装置。

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