JP2003142697A - 集積型ショットキーバリアダイオードおよびその製造方法 - Google Patents
集積型ショットキーバリアダイオードおよびその製造方法Info
- Publication number
- JP2003142697A JP2003142697A JP2001334087A JP2001334087A JP2003142697A JP 2003142697 A JP2003142697 A JP 2003142697A JP 2001334087 A JP2001334087 A JP 2001334087A JP 2001334087 A JP2001334087 A JP 2001334087A JP 2003142697 A JP2003142697 A JP 2003142697A
- Authority
- JP
- Japan
- Prior art keywords
- schottky barrier
- barrier diode
- electrode
- integrated
- schottky
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004888 barrier function Effects 0.000 title claims abstract description 129
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 238000005468 ion implantation Methods 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 28
- 150000001875 compounds Chemical class 0.000 claims description 22
- 239000004642 Polyimide Substances 0.000 abstract description 46
- 229920001721 polyimide Polymers 0.000 abstract description 46
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 19
- 230000008901 benefit Effects 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 139
- 239000010931 gold Substances 0.000 description 28
- 238000000034 method Methods 0.000 description 26
- 239000002184 metal Substances 0.000 description 23
- 229910052751 metal Inorganic materials 0.000 description 23
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 19
- 238000000926 separation method Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 16
- 238000005530 etching Methods 0.000 description 12
- 238000007747 plating Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 1
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0814—Diodes only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 従来、集積型ショットキーバリアダイオード
の分離にはトレンチを設け、ポリイミド層を埋設してお
り、トレンチ形成のために距離のマージンを多くとる必
要から、チップの小型化が進まない上、製造工程も複雑
になる問題があった。 【解決手段】 イオン注入による絶縁化領域により、各
ショットキーバリアダイオードを分離する。トレンチや
ポリイミドなどＧａＡｓ表面の大きな凹凸がなくなるの
で、マスクの合わせずれを考慮した距離のマージンを必
要としないので、大幅なチップシュリンクが実現する。
更に製造工程を簡素化できる利点を有する。
の分離にはトレンチを設け、ポリイミド層を埋設してお
り、トレンチ形成のために距離のマージンを多くとる必
要から、チップの小型化が進まない上、製造工程も複雑
になる問題があった。 【解決手段】 イオン注入による絶縁化領域により、各
ショットキーバリアダイオードを分離する。トレンチや
ポリイミドなどＧａＡｓ表面の大きな凹凸がなくなるの
で、マスクの合わせずれを考慮した距離のマージンを必
要としないので、大幅なチップシュリンクが実現する。
更に製造工程を簡素化できる利点を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波回路に採用
される化合物半導体の集積型ショットキーバリアダイオ
ードおよびその製造方法に関し、特に各ショットキーバ
リアダイオードの分離にイオン注入により形成された絶
縁化領域を用いることによりコストの削減を実現する化
合物半導体の集積型ショットキーバリアダイオードおよ
びその製造方法に関する。
される化合物半導体の集積型ショットキーバリアダイオ
ードおよびその製造方法に関し、特に各ショットキーバ
リアダイオードの分離にイオン注入により形成された絶
縁化領域を用いることによりコストの削減を実現する化
合物半導体の集積型ショットキーバリアダイオードおよ
びその製造方法に関する。
【０００２】
【従来の技術】世界的な携帯電話市場の拡大に加え、デ
ジタル衛星放送受信機向けの需要が高まるに伴い高周波
デバイスの需要が急伸している。その素子としては、高
周波を扱うことからガリウム・砒素（ＧａＡｓ）を用い
た電界効果トランジスタを使用する事が多く、これに伴
って前記スイッチ回路自体を集積化したモノリシックマ
イクロ波集積回路（ＭＭＩＣ）や、局部発振用ＦＥＴの
開発が進められている。
ジタル衛星放送受信機向けの需要が高まるに伴い高周波
デバイスの需要が急伸している。その素子としては、高
周波を扱うことからガリウム・砒素（ＧａＡｓ）を用い
た電界効果トランジスタを使用する事が多く、これに伴
って前記スイッチ回路自体を集積化したモノリシックマ
イクロ波集積回路（ＭＭＩＣ）や、局部発振用ＦＥＴの
開発が進められている。
【０００３】また、ＧａＡｓショットキーバリアダイオ
ードも基地局用などで需要が高まっている。
ードも基地局用などで需要が高まっている。
【０００４】図８には、従来の集積型ショットキーバリ
アダイオードの平面図を示す。図８（Ａ）は平面図であ
り、図８（Ｂ）は等価回路図である。この集積型ショッ
トキーバリアダイオードは一般にＴｅｅ型と呼ばれるも
ので、２つのショットキーバリアダイオード４０ａ、４
０ｂを１チップに集積化し、共通端子３４、アノード端
子３２、カソード端子３５が設けられたものである。
アダイオードの平面図を示す。図８（Ａ）は平面図であ
り、図８（Ｂ）は等価回路図である。この集積型ショッ
トキーバリアダイオードは一般にＴｅｅ型と呼ばれるも
ので、２つのショットキーバリアダイオード４０ａ、４
０ｂを１チップに集積化し、共通端子３４、アノード端
子３２、カソード端子３５が設けられたものである。
【０００５】２つのショットキーバリアダイオード４０
ａ、４０ｂは共通端子３４が接続される電極３６ａ（以
下共通電極３６ａと称する）により連結される。つま
り、共通電極３６ａは、アノード端子３２が接続される
ショットキーバリアダイオード４０ａとも接続され、カ
ソード端子３５が接続されるショットキーバリアダイオ
ード４０ｂとも接続される。
ａ、４０ｂは共通端子３４が接続される電極３６ａ（以
下共通電極３６ａと称する）により連結される。つま
り、共通電極３６ａは、アノード端子３２が接続される
ショットキーバリアダイオード４０ａとも接続され、カ
ソード端子３５が接続されるショットキーバリアダイオ
ード４０ｂとも接続される。
【０００６】更に詳述すると、共通電極３６ａは、アノ
ード端子３２がアノード電極に接続されるショットキー
バリアダイオード４０ａのカソード電極であり、尚且つ
カソード端子３５がカソード電極に接続されるショット
キーバリアダイオード４０ｂのアノード電極となるもの
である。
ード端子３２がアノード電極に接続されるショットキー
バリアダイオード４０ａのカソード電極であり、尚且つ
カソード端子３５がカソード電極に接続されるショット
キーバリアダイオード４０ｂのアノード電極となるもの
である。
【０００７】これにより、図８（Ｂ）の回路図に示す如
く、２個のショットキーバリアダイオード４０ａ、４０
ｂを有し、アノード端子３２がアノード電極に接続され
るショットキーバリアダイオード４０ａのカソード電極
と、カソード端子３５がカソード電極に接続される他の
ショットキーバリアダイオード４０ｂのアノード電極と
が接続される集積型ショットキーバリアダイオードとな
っている。
く、２個のショットキーバリアダイオード４０ａ、４０
ｂを有し、アノード端子３２がアノード電極に接続され
るショットキーバリアダイオード４０ａのカソード電極
と、カソード端子３５がカソード電極に接続される他の
ショットキーバリアダイオード４０ｂのアノード電極と
が接続される集積型ショットキーバリアダイオードとな
っている。
【０００８】共通端子３４またはアノード端子３２と接
続されるアノード電極（以下、総称して単にアノード電
極と称する）がｎ型エピタキシャル層２３と形成するシ
ョットキー接合領域３１ａは、直径約１０μｍの円形で
あり、ｎ型エピタキシャル層２３を露出したショットキ
ーコンタクトホールに第２層目の金属層であるＴｉ／Ｐ
ｔ／Ａｕを順次蒸着し形成する。円形のショットキー接
合領域３１ａの外周を囲んで第１層目の金属層であるオ
ーミック電極が形成される。オーミック電極２８は、Ａ
ｕＧｅ／Ｎｉ／Ａｕを順次蒸着したものであり、オーミ
ック電極２８にはカソード端子または共通端子と接続さ
れるカソード電極（以下、総称して単にカソード電極と
称する）をコンタクトさせる。アノード電極およびカソ
ード電極は、第３層目となるＡｕメッキ層およびその下
の下地電極である。ここにステッチボンドによりボンデ
ィングワイヤが固着され、アノード端子３２、共通端子
３４、カソード端子３５となる。
続されるアノード電極（以下、総称して単にアノード電
極と称する）がｎ型エピタキシャル層２３と形成するシ
ョットキー接合領域３１ａは、直径約１０μｍの円形で
あり、ｎ型エピタキシャル層２３を露出したショットキ
ーコンタクトホールに第２層目の金属層であるＴｉ／Ｐ
ｔ／Ａｕを順次蒸着し形成する。円形のショットキー接
合領域３１ａの外周を囲んで第１層目の金属層であるオ
ーミック電極が形成される。オーミック電極２８は、Ａ
ｕＧｅ／Ｎｉ／Ａｕを順次蒸着したものであり、オーミ
ック電極２８にはカソード端子または共通端子と接続さ
れるカソード電極（以下、総称して単にカソード電極と
称する）をコンタクトさせる。アノード電極およびカソ
ード電極は、第３層目となるＡｕメッキ層およびその下
の下地電極である。ここにステッチボンドによりボンデ
ィングワイヤが固着され、アノード端子３２、共通端子
３４、カソード端子３５となる。
【０００９】図９には、従来の集積型ショットキーバリ
アダイオードの動作領域部分の断面図を示す。断面は図
８の矢印で示す断面方向の図である。
アダイオードの動作領域部分の断面図を示す。断面は図
８の矢印で示す断面方向の図である。
【００１０】ノンドープＧａＡｓ基板上２１にｎ＋型エ
ピタキシャル層２２（５×１０18ｃｍ-3）を６μｍ程度
積層し、更に動作層となるｎ型エピタキシャル層２３
（１．３×１０17ｃｍ-3）を例えば３５００Å程度堆積
する。
ピタキシャル層２２（５×１０18ｃｍ-3）を６μｍ程度
積層し、更に動作層となるｎ型エピタキシャル層２３
（１．３×１０17ｃｍ-3）を例えば３５００Å程度堆積
する。
【００１１】オーミック電極２８となる第１層目の金属
層は、ｎ＋型エピタキシャル層２２にオーミック接合す
るＡｕＧｅ／Ｎｉ／Ａｕである。第２層目の金属層はＴ
ｉ／Ｐｔ／Ａｕであり、この第２層目の金属層は、アノ
ード側ではｎ型エピタキシャル層２３とショットキー接
合を形成し、カソード側ではオーミック電極２８にコン
タクトする。この第２層目の金属層を下地電極３３とし
て、第３層目のＡｕメッキ電極３６を設け、アノード電
極およびカソード電極とする。この下地電極３３とＡｕ
メッキ電極３６は全く重畳する。
層は、ｎ＋型エピタキシャル層２２にオーミック接合す
るＡｕＧｅ／Ｎｉ／Ａｕである。第２層目の金属層はＴ
ｉ／Ｐｔ／Ａｕであり、この第２層目の金属層は、アノ
ード側ではｎ型エピタキシャル層２３とショットキー接
合を形成し、カソード側ではオーミック電極２８にコン
タクトする。この第２層目の金属層を下地電極３３とし
て、第３層目のＡｕメッキ電極３６を設け、アノード電
極およびカソード電極とする。この下地電極３３とＡｕ
メッキ電極３６は全く重畳する。
【００１２】図９ではカソード端子３５が接続されるカ
ソード電極と、それと対応するアノード電極により１つ
のショットキーバリアダイオード４０ｂとなり、そのア
ノード電極が延在されて他のショットキーバリアダイオ
ードのカソード電極ともなっている。このアノード電極
でありカソード電極でもある共通電極３６ａには共通端
子３４が接続され、そのカソード電極と対応するアノー
ド電極により２つめのショットキーバリアダイオード４
０ａとなっている。そのアノード電極にアノード端子３
２が接続される。
ソード電極と、それと対応するアノード電極により１つ
のショットキーバリアダイオード４０ｂとなり、そのア
ノード電極が延在されて他のショットキーバリアダイオ
ードのカソード電極ともなっている。このアノード電極
でありカソード電極でもある共通電極３６ａには共通端
子３４が接続され、そのカソード電極と対応するアノー
ド電極により２つめのショットキーバリアダイオード４
０ａとなっている。そのアノード電極にアノード端子３
２が接続される。
【００１３】ショットキー接合領域３１ａは１０Ｖ程度
の耐圧と良好なショットキー特性を確保するため１．３
×１０17ｃｍ-3程度のｎ型エピタキシャル層２３上に設
けられる。一方、オーミック電極２８は取り出し抵抗を
低減するため、メサエッチングにより露出したｎ＋型エ
ピタキシャル層２２の表面に設ける。
の耐圧と良好なショットキー特性を確保するため１．３
×１０17ｃｍ-3程度のｎ型エピタキシャル層２３上に設
けられる。一方、オーミック電極２８は取り出し抵抗を
低減するため、メサエッチングにより露出したｎ＋型エ
ピタキシャル層２２の表面に設ける。
【００１４】ショットキー接合領域以外のｎ型およびｎ
＋型エピタキシャル層２２、２３はカソード電位であ
り、アノード電極とカソード電位となるＧａＡｓとが交
差する部分では、絶縁のためにポリイミド層３０が設け
られる。この交差部分の面積は広く、大きな寄生容量持
つため、その離間距離として６〜７μｍ程度の厚みにす
ることで寄生容量を緩和する必要がある。ポリイミドは
その低い誘電率と、厚く形成できる性質から層間絶縁層
として採用される。
＋型エピタキシャル層２２、２３はカソード電位であ
り、アノード電極とカソード電位となるＧａＡｓとが交
差する部分では、絶縁のためにポリイミド層３０が設け
られる。この交差部分の面積は広く、大きな寄生容量持
つため、その離間距離として６〜７μｍ程度の厚みにす
ることで寄生容量を緩和する必要がある。ポリイミドは
その低い誘電率と、厚く形成できる性質から層間絶縁層
として採用される。
【００１５】また、各ショットキーバリアダイオード４
０ａ、４０ｂは、1チップ上に設けられるため、カソー
ド電位となるｎ型およびｎ＋型エピタキシャル層２２、
２３を分離する必要がある。このため、ノンドープＧａ
Ａｓ基板２１まで達するトレンチ２６を設け、そのトレ
ンチ２６に層間絶縁膜として使用するポリイミド３０を
埋設してショットキーバリアダイオード４０ａと４０ｂ
を分離している。
０ａ、４０ｂは、1チップ上に設けられるため、カソー
ド電位となるｎ型およびｎ＋型エピタキシャル層２２、
２３を分離する必要がある。このため、ノンドープＧａ
Ａｓ基板２１まで達するトレンチ２６を設け、そのトレ
ンチ２６に層間絶縁膜として使用するポリイミド３０を
埋設してショットキーバリアダイオード４０ａと４０ｂ
を分離している。
【００１６】図１０から図１４に従来のショットキーバ
リアダイオードの製造方法を示す。
リアダイオードの製造方法を示す。
【００１７】図１０では、メサエッチングによりｎ＋型
エピタキシャル層２２を露出して、第１層目の金属層を
付着してオーミック電極２８を形成する。
エピタキシャル層２２を露出して、第１層目の金属層を
付着してオーミック電極２８を形成する。
【００１８】すなわち、ノンドープＧａＡｓ基板２１に
ｎ＋型エピタキシャル層２２（５×１０18ｃｍ-3）を６
μｍ程度堆積し、その上にｎ型エピタキシャル層２３
（１．３×１０17ｃｍ-3）を３５００Å程度堆積する。
その後全面を酸化膜２５で被覆し、予定のオーミック電
極２８上のレジスト層を選択的に窓開けするフォトリソ
グラフィプロセスを行う。その後、このレジスト層をマ
スクとして予定のオーミック電極２８部分の酸化膜２５
をエッチングし、更にｎ＋型エピタキシャル層２２が露
出するようにｎ型エピタキシャル層２３のメサエッチン
グを行う。
ｎ＋型エピタキシャル層２２（５×１０18ｃｍ-3）を６
μｍ程度堆積し、その上にｎ型エピタキシャル層２３
（１．３×１０17ｃｍ-3）を３５００Å程度堆積する。
その後全面を酸化膜２５で被覆し、予定のオーミック電
極２８上のレジスト層を選択的に窓開けするフォトリソ
グラフィプロセスを行う。その後、このレジスト層をマ
スクとして予定のオーミック電極２８部分の酸化膜２５
をエッチングし、更にｎ＋型エピタキシャル層２２が露
出するようにｎ型エピタキシャル層２３のメサエッチン
グを行う。
【００１９】次に、第１層目の金属層であるＡｕＧｅ／
Ｎｉ／Ａｕの３層を順次真空蒸着し積層する。その後、
レジスト層を除去して、予定のオーミック電極２８部分
に金属層を残す。引き続いて合金化熱処理によりｎ＋型
エピタキシャル層２２にオーミック電極２８を形成す
る。
Ｎｉ／Ａｕの３層を順次真空蒸着し積層する。その後、
レジスト層を除去して、予定のオーミック電極２８部分
に金属層を残す。引き続いて合金化熱処理によりｎ＋型
エピタキシャル層２２にオーミック電極２８を形成す
る。
【００２０】図１１では、各ショットキーバリアダイオ
ードを分離するためのトレンチ２６を形成する。全面に
レジスト層を設け、２つのショットキーバリアダイオー
ドの分離領域を選択的に窓開けするフォトリソグラフィ
プロセスを行う。その後、このレジスト層をマスクとし
て予定のトレンチ２６上の酸化膜を除去し、更に露出し
たｎ型エピタキシャル層を塩素系ガスによりエッチング
してノンドープＧａＡｓ基板に達するトレンチ２６を形
成する。その後、レジストを除去する。
ードを分離するためのトレンチ２６を形成する。全面に
レジスト層を設け、２つのショットキーバリアダイオー
ドの分離領域を選択的に窓開けするフォトリソグラフィ
プロセスを行う。その後、このレジスト層をマスクとし
て予定のトレンチ２６上の酸化膜を除去し、更に露出し
たｎ型エピタキシャル層を塩素系ガスによりエッチング
してノンドープＧａＡｓ基板に達するトレンチ２６を形
成する。その後、レジストを除去する。
【００２１】図１２では、ショットキーコンタクトホー
ル２９を形成する。新たなレジスト層を全面に形成し、
予定のショットキー接合領域３１ａ部分を選択的に窓開
けするフォトリソグラフィプロセスを行う。露出した酸
化膜２５をエッチング後レジストを除去し、予定のショ
ットキー接合領域３１ａ部のｎ型エピタキシャル層２３
が露出したショットキーコンタクトホール２９を形成す
る。
ル２９を形成する。新たなレジスト層を全面に形成し、
予定のショットキー接合領域３１ａ部分を選択的に窓開
けするフォトリソグラフィプロセスを行う。露出した酸
化膜２５をエッチング後レジストを除去し、予定のショ
ットキー接合領域３１ａ部のｎ型エピタキシャル層２３
が露出したショットキーコンタクトホール２９を形成す
る。
【００２２】更に、絶縁のためのポリイミド層３０を形
成する。全面にポリイミドを数回に渡りコーティング
し、厚いポリイミド層３０を設ける。新たなレジスト層
を全面に形成し、予定のポリイミド層３０部分が残る様
に選択的に窓開けするフォトリソグラフィプロセスを行
う。その後、露出したポリイミドをウェットエッチング
により除去する。その後レジスト層を除去してポリイミ
ド層３０をキュアし、６〜７μｍの厚みとする。この工
程により、分離用のトレンチ２６内にもポリイミドが埋
め込まれ、２つのショットキーバリアダイオードを分離
することができる。前述の如く、コンタクトホール２９
形成後、ｎ型エピタキシャル層２３表面が露出したまま
ポリイミド層３０が形成される。
成する。全面にポリイミドを数回に渡りコーティング
し、厚いポリイミド層３０を設ける。新たなレジスト層
を全面に形成し、予定のポリイミド層３０部分が残る様
に選択的に窓開けするフォトリソグラフィプロセスを行
う。その後、露出したポリイミドをウェットエッチング
により除去する。その後レジスト層を除去してポリイミ
ド層３０をキュアし、６〜７μｍの厚みとする。この工
程により、分離用のトレンチ２６内にもポリイミドが埋
め込まれ、２つのショットキーバリアダイオードを分離
することができる。前述の如く、コンタクトホール２９
形成後、ｎ型エピタキシャル層２３表面が露出したまま
ポリイミド層３０が形成される。
【００２３】図１３では、ショットキーコンタクトホー
ル２９内に露出するｎ型エピタキシャル層２３をエッチ
ングし、ショットキー接合領域３１ａを有する下地電極
３３を形成する。
ル２９内に露出するｎ型エピタキシャル層２３をエッチ
ングし、ショットキー接合領域３１ａを有する下地電極
３３を形成する。
【００２４】ショットキーコンタクトホール２９周囲の
酸化膜２５をマスクにｎ型エピタキシャル層２３をエッ
チングする。ショットキー接合は、清浄なＧａＡｓ表面
に形成することが必須であり、且つ動作層として最適な
厚みである２５００Åを確保するために、温度および時
間を精密にコントロールして３５００Å程度の厚みから
２５００Åになるよう、ショットキー電極形成前にｎ型
エピタキシャル層２３表面をウェットエッチングする。
酸化膜２５をマスクにｎ型エピタキシャル層２３をエッ
チングする。ショットキー接合は、清浄なＧａＡｓ表面
に形成することが必須であり、且つ動作層として最適な
厚みである２５００Åを確保するために、温度および時
間を精密にコントロールして３５００Å程度の厚みから
２５００Åになるよう、ショットキー電極形成前にｎ型
エピタキシャル層２３表面をウェットエッチングする。
【００２５】その後、Ｔｉ／Ｐｔ／Ａｕを順次真空蒸着
し、ｎ型エピタキシャル層２３とのショットキー接合を
形成し、同時に下地電極３３を形成する。
し、ｎ型エピタキシャル層２３とのショットキー接合を
形成し、同時に下地電極３３を形成する。
【００２６】図１４では、Ａｕメッキ層３６を形成す
る。
る。
【００２７】予定のＡｕメッキ層３６の下地電極３３を
露出して他をレジスト層で覆った後、電解金メッキを行
う。そのときレジスト層がマスクとなり、下地電極３３
が露出した部分のみＡｕメッキが付着し、各ショットキ
ーバリアダイオード４０のアノード電極、カソード電極
が形成される。下地電極３３は全面に設けられおり、レ
ジスト除去後、Ａｒプラズマによるイオンミリングを行
い、Ａｕメッキが施されていない部分の下地電極３３を
除去しアノードおよびカソード電極の形状にパターニン
グする。そのとき、Ａｕメッキ部分も多少削られるが、
６μｍ程度の厚みがあるので問題ない。
露出して他をレジスト層で覆った後、電解金メッキを行
う。そのときレジスト層がマスクとなり、下地電極３３
が露出した部分のみＡｕメッキが付着し、各ショットキ
ーバリアダイオード４０のアノード電極、カソード電極
が形成される。下地電極３３は全面に設けられおり、レ
ジスト除去後、Ａｒプラズマによるイオンミリングを行
い、Ａｕメッキが施されていない部分の下地電極３３を
除去しアノードおよびカソード電極の形状にパターニン
グする。そのとき、Ａｕメッキ部分も多少削られるが、
６μｍ程度の厚みがあるので問題ない。
【００２８】化合物半導体ショットキーバリアダイオー
ドは前工程を完成すると、組み立てを行う後工程に移さ
れる。ウエファ状の半導体チップはダイシングされて、
個別の半導体チップ分離され、フレーム（図示せず）に
この半導体チップを固着した後、ボンディングワイヤで
半導体チップのアノード端子３２、共通端子３４および
カソード端子３５と所定のリード（図示せず）とを接続
する。ボンディングワイヤとしては金細線を用い、周知
のステッチボンディングで接続される。その後、トラン
スファーモールドされて樹脂パッケージが施される。
ドは前工程を完成すると、組み立てを行う後工程に移さ
れる。ウエファ状の半導体チップはダイシングされて、
個別の半導体チップ分離され、フレーム（図示せず）に
この半導体チップを固着した後、ボンディングワイヤで
半導体チップのアノード端子３２、共通端子３４および
カソード端子３５と所定のリード（図示せず）とを接続
する。ボンディングワイヤとしては金細線を用い、周知
のステッチボンディングで接続される。その後、トラン
スファーモールドされて樹脂パッケージが施される。
【００２９】
【発明が解決しようとする課題】従来のショットキーバ
リアダイオードにおいては、各ショットキーバリアダイ
オードを分離するために、ｎ＋型エピタキシャル層を貫
通し、ノンドープＧａＡｓ基板に達する深いトレンチを
設け、そこに層間絶縁膜であるポリイミドを埋設する構
造であった。そのため深いトレンチによりＧａＡｓに深
い凹部が形成されるだけでなく、層間絶縁膜であるポリ
イミドの形成により今度は高い凸部が形成されるため、
その後の製造工程におけるマスク合わせの精度が大幅に
落ち、合わせずれを考慮して各レイヤ間の距離のマージ
ンを大きくとる必要があった。
リアダイオードにおいては、各ショットキーバリアダイ
オードを分離するために、ｎ＋型エピタキシャル層を貫
通し、ノンドープＧａＡｓ基板に達する深いトレンチを
設け、そこに層間絶縁膜であるポリイミドを埋設する構
造であった。そのため深いトレンチによりＧａＡｓに深
い凹部が形成されるだけでなく、層間絶縁膜であるポリ
イミドの形成により今度は高い凸部が形成されるため、
その後の製造工程におけるマスク合わせの精度が大幅に
落ち、合わせずれを考慮して各レイヤ間の距離のマージ
ンを大きくとる必要があった。
【００３０】また、絶縁性確保のためにトレンチ内に埋
設されるポリイミドは製造工程の簡略化のため、ショッ
トキーバリアダイオードの層間絶縁膜形成時のポリイミ
ドをそのまま埋め込んでいた。しかし、ポリイミド層を
用いると、チップサイズの小型化が進まない問題があっ
た。アノード電極はそのほとんどがカソード電位となる
ｎ型およびｎ+型エピタキシャル層上に設けられてお
り、アノード、カソード間の寄生容量が大きくなってし
まうのを防止するため、この層間絶縁膜としてのポリイ
ミドは厚く形成することが必須となる。つまり、メサを
埋め込み、厚い層間絶縁膜にするために、６〜７μｍの
ポリイミド層３０を形成する必要があった。ポリイミド
が厚い分その後のプロセスにおけるマスク合わせ精度は
落ち、合わせずれを考慮して設けるレイヤ間の距離のマ
ージンをますます余分に取らなければならない結果とな
っていた。
設されるポリイミドは製造工程の簡略化のため、ショッ
トキーバリアダイオードの層間絶縁膜形成時のポリイミ
ドをそのまま埋め込んでいた。しかし、ポリイミド層を
用いると、チップサイズの小型化が進まない問題があっ
た。アノード電極はそのほとんどがカソード電位となる
ｎ型およびｎ+型エピタキシャル層上に設けられてお
り、アノード、カソード間の寄生容量が大きくなってし
まうのを防止するため、この層間絶縁膜としてのポリイ
ミドは厚く形成することが必須となる。つまり、メサを
埋め込み、厚い層間絶縁膜にするために、６〜７μｍの
ポリイミド層３０を形成する必要があった。ポリイミド
が厚い分その後のプロセスにおけるマスク合わせ精度は
落ち、合わせずれを考慮して設けるレイヤ間の距離のマ
ージンをますます余分に取らなければならない結果とな
っていた。
【００３１】更に、ショットキー接合領域やオーミック
電極とのコンタクトとして開口される部分は、厚いポリ
イミド層３０のエッチングにより、またポリイミド層３
０上の電極のステップカバレッジを考慮する目的もあ
り、テーパーがつく構造となる。しかしポリイミド層３
０の膜質のばらつきや、ポリイミド層３０とレジストと
の密着性のばらつきにより、そのテーパーの角度が３０
〜４５度と大きくばらついてしまうため、ポリイミド層
の開口部ではテーパーやそのばらつきを考慮して大きな
距離のマージンを取る必要があった。
電極とのコンタクトとして開口される部分は、厚いポリ
イミド層３０のエッチングにより、またポリイミド層３
０上の電極のステップカバレッジを考慮する目的もあ
り、テーパーがつく構造となる。しかしポリイミド層３
０の膜質のばらつきや、ポリイミド層３０とレジストと
の密着性のばらつきにより、そのテーパーの角度が３０
〜４５度と大きくばらついてしまうため、ポリイミド層
の開口部ではテーパーやそのばらつきを考慮して大きな
距離のマージンを取る必要があった。
【００３２】このように、分離用に設けるトレンチや、
トレンチを埋設するポリイミド層により、チップ上で余
分な距離のマージンを取らなければならず、その距離の
マージン分のチップ上で占める面積が大きいため、チッ
プの小型化が進まない大きな原因となっていた。
トレンチを埋設するポリイミド層により、チップ上で余
分な距離のマージンを取らなければならず、その距離の
マージン分のチップ上で占める面積が大きいため、チッ
プの小型化が進まない大きな原因となっていた。
【００３３】更に、共通端子、アノード端子、カソード
端子のワイヤボンド領域はチップに対してＬ字形状の配
置であり対称ではないため、チップのセット方向の自由
度が無く、限られたパッケージにしか組み立てられない
という問題があった。
端子のワイヤボンド領域はチップに対してＬ字形状の配
置であり対称ではないため、チップのセット方向の自由
度が無く、限られたパッケージにしか組み立てられない
という問題があった。
【００３４】また、従来のショットキーバリアダイオー
ドの製造方法によると、ＧａＡｓを１５μｍ程度の深さ
にエッチングするのために、エッチャントとして塩素系
ガスを採用しており、チャンバーや配管などの装置が腐
食しやすく、メンテナンスが非常に煩雑であった。
ドの製造方法によると、ＧａＡｓを１５μｍ程度の深さ
にエッチングするのために、エッチャントとして塩素系
ガスを採用しており、チャンバーや配管などの装置が腐
食しやすく、メンテナンスが非常に煩雑であった。
【００３５】更に、分離用トレンチを形成する工程は、
ショットキーバリアダイオードを１チップに集積化する
ために追加となる工程であり、ディスクリート製品の製
造方法と比較して製造工程が増える上、時間的にも効率
化が図れない要因となっていた。
ショットキーバリアダイオードを１チップに集積化する
ために追加となる工程であり、ディスクリート製品の製
造方法と比較して製造工程が増える上、時間的にも効率
化が図れない要因となっていた。
【００３６】化合物半導体はその基板の価格自体が高い
ため、合理化のためには、チップサイズをシュリンクし
てコストを抑える必要がある。つまり、チップサイズの
低減は不可避であり、材料自体のコストの削減も望まれ
ている。また製造工程の簡素化や効率化を図ることも重
要な課題であった。
ため、合理化のためには、チップサイズをシュリンクし
てコストを抑える必要がある。つまり、チップサイズの
低減は不可避であり、材料自体のコストの削減も望まれ
ている。また製造工程の簡素化や効率化を図ることも重
要な課題であった。
【００３７】
【課題を解決するための手段】本発明は、かかる課題に
鑑みてなされ、化合物半導体基板上の１チップに複数個
のショットキーバリアダイオードを有する集積型ショッ
トキーバリアダイオードにおいて、各ショットキーバリ
アダイオードをイオン注入により形成された絶縁化領域
で分離することを特徴とするものであり、分離のための
トレンチをイオン注入による絶縁化領域にすることで、
チップサイズのシュリンクを実現できるものである。
鑑みてなされ、化合物半導体基板上の１チップに複数個
のショットキーバリアダイオードを有する集積型ショッ
トキーバリアダイオードにおいて、各ショットキーバリ
アダイオードをイオン注入により形成された絶縁化領域
で分離することを特徴とするものであり、分離のための
トレンチをイオン注入による絶縁化領域にすることで、
チップサイズのシュリンクを実現できるものである。
【００３８】また、化合物半導体基板の１チップ上に複
数個のショットキーバリアダイオードのショットキ接合
を形成する以前に、イオン注入により絶縁化領域を形成
し各ショットキーバリアダイオードを分離する工程を具
備することを特徴とするもので、ディスクリート製品の
アノード電極とカソード電極を分離する絶縁化領域を集
積型ショットキーバリアダイオードの分離領域としても
採用できる。つまりディスクリート製品と比較して製造
工程を増やさずに、時間的な効率化をはかり、容易に複
数のショットキーバリアダイオードを分離できる集積型
ショットキーバリアダイオードの製造方法を提供できる
ものである。
数個のショットキーバリアダイオードのショットキ接合
を形成する以前に、イオン注入により絶縁化領域を形成
し各ショットキーバリアダイオードを分離する工程を具
備することを特徴とするもので、ディスクリート製品の
アノード電極とカソード電極を分離する絶縁化領域を集
積型ショットキーバリアダイオードの分離領域としても
採用できる。つまりディスクリート製品と比較して製造
工程を増やさずに、時間的な効率化をはかり、容易に複
数のショットキーバリアダイオードを分離できる集積型
ショットキーバリアダイオードの製造方法を提供できる
ものである。
【００３９】
【発明の実施の形態】図１から図７を参照して、本発明
の実施の形態を詳細に示す。本発明のショットキーバリ
アダイオードは、化合物半導体基板１と、アノード端子
１２、カソード端子１５および共通端子１４と、ショッ
トキーバリアダイオード２０と、絶縁化領域６とから構
成される。
の実施の形態を詳細に示す。本発明のショットキーバリ
アダイオードは、化合物半導体基板１と、アノード端子
１２、カソード端子１５および共通端子１４と、ショッ
トキーバリアダイオード２０と、絶縁化領域６とから構
成される。
【００４０】図１には、本発明の集積型ショットキーバ
リアダイオードの平面図を示す。図１（Ａ）は平面図で
あり、図１（Ｂ）は等価回路図である。この集積型ショ
ットキーバリアダイオードは一般にＴｅｅ型と呼ばれる
もので、２つのショットキーバリアダイオード２０ａ、
２０ｂを１チップに集積化し、共通端子１４、アノード
端子１２、カソード端子１５が設けられる。
リアダイオードの平面図を示す。図１（Ａ）は平面図で
あり、図１（Ｂ）は等価回路図である。この集積型ショ
ットキーバリアダイオードは一般にＴｅｅ型と呼ばれる
もので、２つのショットキーバリアダイオード２０ａ、
２０ｂを１チップに集積化し、共通端子１４、アノード
端子１２、カソード端子１５が設けられる。
【００４１】２つのショットキーバリアダイオード２０
ａ、２０ｂは共通端子１４と接続される電極１６ａ（以
下、共通電極１６ａと称する）により連結される。つま
り、共通電極１６ａは、アノード端子１２と接続される
ショットキーバリアダイオード２０ａとも接続され、カ
ソード端子１５と接続されるショットキーバリアダイオ
ード２０ｂとも接続される。
ａ、２０ｂは共通端子１４と接続される電極１６ａ（以
下、共通電極１６ａと称する）により連結される。つま
り、共通電極１６ａは、アノード端子１２と接続される
ショットキーバリアダイオード２０ａとも接続され、カ
ソード端子１５と接続されるショットキーバリアダイオ
ード２０ｂとも接続される。
【００４２】更に詳述すると、共通電極１６ａは、アノ
ード端子１２がアノード電極に接続されるショットキー
バリアダイオード２０ａのカソード電極であり、尚且つ
カソード端子１５がカソード電極に接続されるショット
キーバリアダイオード２０ｂのアノード電極となるもの
である。
ード端子１２がアノード電極に接続されるショットキー
バリアダイオード２０ａのカソード電極であり、尚且つ
カソード端子１５がカソード電極に接続されるショット
キーバリアダイオード２０ｂのアノード電極となるもの
である。
【００４３】これにより、図１（Ｂ）の回路図に示す如
く、２個のショットキーバリアダイオード２０ａ、２０
ｂを有し、アノード端子１２がアノード電極に接続され
るショットキーバリアダイオード２０ａのカソード電極
と、カソード端子１５がカソード電極に接続される他の
ショットキーバリアダイオード２０ｂのアノード電極と
が接続された集積型ショットキーバリアダイオードとな
っている。
く、２個のショットキーバリアダイオード２０ａ、２０
ｂを有し、アノード端子１２がアノード電極に接続され
るショットキーバリアダイオード２０ａのカソード電極
と、カソード端子１５がカソード電極に接続される他の
ショットキーバリアダイオード２０ｂのアノード電極と
が接続された集積型ショットキーバリアダイオードとな
っている。
【００４４】共通端子１４またはアノード端子１２と接
続されるアノード電極（以下、総称して単にアノード電
極と称する）がｎ型エピタキシャル層と形成するショッ
トキー接合領域１１ａは、直径約１０μｍの円形であ
り、ｎ型エピタキシャル層を露出したショットキーコン
タクトホールに第２層目の金属層であるＴｉ／Ｐｔ／Ａ
ｕを順次蒸着してアノード電極を設ける。破線で示すオ
ーミック電極８はＡｕＧｅ／Ｎｉ／Ａｕを順次蒸着した
第１層目の金属層であり、円形のショットキー接合領域
１１ａの外周を囲んでｎ型エピタキシャル層表面に設け
られた高濃度イオン注入領域とほぼ重畳して設けられ
る。オーミック電極８にはカソード端子１５または共通
端子１４が接続するカソード電極（以下、総称して単に
カソード電極と称する）をコンタクトさせる。
続されるアノード電極（以下、総称して単にアノード電
極と称する）がｎ型エピタキシャル層と形成するショッ
トキー接合領域１１ａは、直径約１０μｍの円形であ
り、ｎ型エピタキシャル層を露出したショットキーコン
タクトホールに第２層目の金属層であるＴｉ／Ｐｔ／Ａ
ｕを順次蒸着してアノード電極を設ける。破線で示すオ
ーミック電極８はＡｕＧｅ／Ｎｉ／Ａｕを順次蒸着した
第１層目の金属層であり、円形のショットキー接合領域
１１ａの外周を囲んでｎ型エピタキシャル層表面に設け
られた高濃度イオン注入領域とほぼ重畳して設けられ
る。オーミック電極８にはカソード端子１５または共通
端子１４が接続するカソード電極（以下、総称して単に
カソード電極と称する）をコンタクトさせる。
【００４５】共通電極１６ａは、チップの対角線上に設
けられ、チップコーナー部には共通端子１４の取り出し
となるボンディングワイヤが固着される。このワイヤボ
ンド領域はチップの向きによらず電極が取り出せるよう
に２箇所に設けられる。また、図からも明らかなよう
に、共通電極１６ａは、ショットキーバリアダイオード
２０ａのカソード電極であり、ショットキーバリアダイ
オード２０ｂのアノード電極となっている。
けられ、チップコーナー部には共通端子１４の取り出し
となるボンディングワイヤが固着される。このワイヤボ
ンド領域はチップの向きによらず電極が取り出せるよう
に２箇所に設けられる。また、図からも明らかなよう
に、共通電極１６ａは、ショットキーバリアダイオード
２０ａのカソード電極であり、ショットキーバリアダイ
オード２０ｂのアノード電極となっている。
【００４６】絶縁化領域６は、アノード端子１２および
カソード端子１５が接続するワイヤボンド領域を囲んで
設けられ、これにより1チップ上に設けられた２つのシ
ョットキーバリアダイオード２０a、２０ｂの、カソー
ド電位となるｎ型及びｎ＋型エピタキシャル層を分離し
ている。
カソード端子１５が接続するワイヤボンド領域を囲んで
設けられ、これにより1チップ上に設けられた２つのシ
ョットキーバリアダイオード２０a、２０ｂの、カソー
ド電位となるｎ型及びｎ＋型エピタキシャル層を分離し
ている。
【００４７】図２には、動作領域部分の断面図を示す。
図は、図１の矢印方向の断面図である。
図は、図１の矢印方向の断面図である。
【００４８】化合物半導体基板１は、ノンドープのＧａ
Ａｓ基板であり、その上に５０００Åの高濃度エピタキ
シャル層２（５×１０18ｃｍ-3）および２５００Åのｎ
型エピタキシャル層３（１．３×１０17ｃｍ-3）を積層
する。いずれの層にもメサは形成されず、平坦な基板構
造となっている。
Ａｓ基板であり、その上に５０００Åの高濃度エピタキ
シャル層２（５×１０18ｃｍ-3）および２５００Åのｎ
型エピタキシャル層３（１．３×１０17ｃｍ-3）を積層
する。いずれの層にもメサは形成されず、平坦な基板構
造となっている。
【００４９】高濃度イオン注入領域７は、オーミック電
極８の下のｎ型エピタキシャル層３表面よりｎ＋エピタ
キシャル層２まで到達するように設ける。円形のショッ
トキー接合領域１１ａ外周に沿って設けられ、オーミッ
ク電極８とほぼ重畳し、少なくともショットキー接合領
域１１ａを囲む部分ではオーミック電極８よりはみ出し
て設けられる。ショットキー接合領域１１ａと高濃度イ
オン注入領域７との離間距離は１μｍである。つまり、
従来のメサ構造を採用する代わりに、プレーナ構造を保
ったままで表面に高濃度イオン注入領域７を設けた構造
となっており、メサを設けずにオーミック接合を実現で
きる。
極８の下のｎ型エピタキシャル層３表面よりｎ＋エピタ
キシャル層２まで到達するように設ける。円形のショッ
トキー接合領域１１ａ外周に沿って設けられ、オーミッ
ク電極８とほぼ重畳し、少なくともショットキー接合領
域１１ａを囲む部分ではオーミック電極８よりはみ出し
て設けられる。ショットキー接合領域１１ａと高濃度イ
オン注入領域７との離間距離は１μｍである。つまり、
従来のメサ構造を採用する代わりに、プレーナ構造を保
ったままで表面に高濃度イオン注入領域７を設けた構造
となっており、メサを設けずにオーミック接合を実現で
きる。
【００５０】ショットキー接合領域１１ａは、ＧａＡｓ
表面を覆う窒化膜５に直径１０μｍの円形のショットキ
ーコンタクトホールを設け、Ｔｉ／Ｐｔ／Ａｕを順次蒸
着した第２層目の金属層であり、ｎ型エピタキシャル層
３とショットキー接合を形成することによりショットキ
ー接合領域１１ａを形成する。動作領域となるｎ型エピ
タキシャル層３は耐圧等所定の特性を得るために最適な
２５００Åとなっており、従来必要であった動作層の厚
みのコントロールのためのエッチング工程を省略できる
ため、再現性の良いショットキー接合が形成でき、特性
の安定したショットキーバリアダイオードが得られる。
表面を覆う窒化膜５に直径１０μｍの円形のショットキ
ーコンタクトホールを設け、Ｔｉ／Ｐｔ／Ａｕを順次蒸
着した第２層目の金属層であり、ｎ型エピタキシャル層
３とショットキー接合を形成することによりショットキ
ー接合領域１１ａを形成する。動作領域となるｎ型エピ
タキシャル層３は耐圧等所定の特性を得るために最適な
２５００Åとなっており、従来必要であった動作層の厚
みのコントロールのためのエッチング工程を省略できる
ため、再現性の良いショットキー接合が形成でき、特性
の安定したショットキーバリアダイオードが得られる。
【００５１】オーミック電極８は、高濃度イオン注入領
域７にコンタクトする第１層目の金属層である。ＡｕＧ
ｅ／Ｎｉ／Ａｕを順次蒸着し、ショットキー接合付近を
円形にくりぬいた形状にパターニングされる。隣接する
ショットキー接合領域１１ａとの離間距離は２μｍであ
る。第２層目の金属層はＴｉ／Ｐｔ／Ａｕであり、この
第２層目の金属層は、アノード側ではｎ型エピタキシャ
ル層３とショットキー接合を形成し、カソード側ではオ
ーミック電極８にコンタクトする。
域７にコンタクトする第１層目の金属層である。ＡｕＧ
ｅ／Ｎｉ／Ａｕを順次蒸着し、ショットキー接合付近を
円形にくりぬいた形状にパターニングされる。隣接する
ショットキー接合領域１１ａとの離間距離は２μｍであ
る。第２層目の金属層はＴｉ／Ｐｔ／Ａｕであり、この
第２層目の金属層は、アノード側ではｎ型エピタキシャ
ル層３とショットキー接合を形成し、カソード側ではオ
ーミック電極８にコンタクトする。
【００５２】図２ではカソード端子１５が接続されるカ
ソード電極とそれと対応するアノード電極により１つの
ショットキーバリアダイオード２０ｂとなり、そのアノ
ード電極が延在されて他のショットキーバリアダイオー
ド２０ａのカソード電極ともなっている。ショットキー
バリアダイオード２０ｂのアノード電極であり且つショ
ットキーバリアダイオード２０ａのカソード電極でもあ
る共通電極１６ａには共通端子１４が接続され、そのカ
ソード電極と対応するアノード電極には、アノード端子
１２が接続されている。
ソード電極とそれと対応するアノード電極により１つの
ショットキーバリアダイオード２０ｂとなり、そのアノ
ード電極が延在されて他のショットキーバリアダイオー
ド２０ａのカソード電極ともなっている。ショットキー
バリアダイオード２０ｂのアノード電極であり且つショ
ットキーバリアダイオード２０ａのカソード電極でもあ
る共通電極１６ａには共通端子１４が接続され、そのカ
ソード電極と対応するアノード電極には、アノード端子
１２が接続されている。
【００５３】絶縁化領域６は、ノンドープＧａＡｓ基板
まで達して設けられ、アノード電位とカソード電位を分
離している。尚且つ、この絶縁化領域６により、１チッ
プ上に設けられた各ショットキーバリアダイオード２０
ａ、２０ｂのカソード電位となるｎ型エピタキシャル層
を分離することができる。従来構造では、アノード電位
とカソード電位の分離は厚いポリイミド層によって分離
され、各ショットキーバリアダイオードのカソード電位
となるｎ型およびｎ＋型エピタキシャル層はトレンチを
設けることで分離していた。しかし本発明の構造に依れ
ば、絶縁化領域６で兼ね備えることができる。
まで達して設けられ、アノード電位とカソード電位を分
離している。尚且つ、この絶縁化領域６により、１チッ
プ上に設けられた各ショットキーバリアダイオード２０
ａ、２０ｂのカソード電位となるｎ型エピタキシャル層
を分離することができる。従来構造では、アノード電位
とカソード電位の分離は厚いポリイミド層によって分離
され、各ショットキーバリアダイオードのカソード電位
となるｎ型およびｎ＋型エピタキシャル層はトレンチを
設けることで分離していた。しかし本発明の構造に依れ
ば、絶縁化領域６で兼ね備えることができる。
【００５４】ここで、本発明の構造に依れば、高濃度イ
オン注入領域７を設けて、ショットキー接合領域１１ａ
およびオーミック電極８をＧａＡｓ表面に設けることに
より、ショットキーバリアダイオードのプレーナー構造
を実現している。メサ形状のばらつきによる合わせずれ
を考慮する必要がないので、ショットキー接合領域１１
ａとオーミック電極８の離間距離が大幅に低減できる。
つまり、カソード電位となるＧａＡｓとアノード電極が
交差する部分の面積が従来と比較して大幅に低減でき
る。これにより、ポリイミド厚み（離間距離）を大きく
することにより寄生容量を抑制する必要が無いので、ポ
リイミド層は薄い窒化膜で代用でき、ポリイミドのテー
パー部分による距離のマージンも考慮する必要がなくな
る。
オン注入領域７を設けて、ショットキー接合領域１１ａ
およびオーミック電極８をＧａＡｓ表面に設けることに
より、ショットキーバリアダイオードのプレーナー構造
を実現している。メサ形状のばらつきによる合わせずれ
を考慮する必要がないので、ショットキー接合領域１１
ａとオーミック電極８の離間距離が大幅に低減できる。
つまり、カソード電位となるＧａＡｓとアノード電極が
交差する部分の面積が従来と比較して大幅に低減でき
る。これにより、ポリイミド厚み（離間距離）を大きく
することにより寄生容量を抑制する必要が無いので、ポ
リイミド層は薄い窒化膜で代用でき、ポリイミドのテー
パー部分による距離のマージンも考慮する必要がなくな
る。
【００５５】具体的には、ショットキー接合領域とオー
ミック電極の離間距離は７μｍから２μｍまで低減でき
る。更に、高濃度イオン注入領域７との離間距離は１μ
ｍであり、この場合高濃度イオン注入領域７はキャリア
の移動経路でありほぼオーミック電極８と同じ効果があ
るので、従来と比べて離間距離は１／７に低減できるこ
とになる。ショットキー接合領域１１ａおよびオーミッ
ク電極８の離間距離は直列抵抗に寄与するので、離間距
離が縮小できれば抵抗をより低減でき、高周波特性の向
上に大きく寄与することができる。
ミック電極の離間距離は７μｍから２μｍまで低減でき
る。更に、高濃度イオン注入領域７との離間距離は１μ
ｍであり、この場合高濃度イオン注入領域７はキャリア
の移動経路でありほぼオーミック電極８と同じ効果があ
るので、従来と比べて離間距離は１／７に低減できるこ
とになる。ショットキー接合領域１１ａおよびオーミッ
ク電極８の離間距離は直列抵抗に寄与するので、離間距
離が縮小できれば抵抗をより低減でき、高周波特性の向
上に大きく寄与することができる。
【００５６】本発明の特徴は、複数のショットキーバリ
アダイオード２０の分離にイオン注入による絶縁化領域
６を用いることにある。従来構造では、アノード端子お
よびカソード端子はポリイミド層により絶縁され、更に
トレンチにより２つのショットキーバリアダイオードが
分離されていたが、本発明の実施の形態に依れば、アノ
ード端子とカソード端子の分離と、２つのショットキー
バリアダイオードの分離をイオン注入による絶縁化領域
６で兼ね備えることができる。
アダイオード２０の分離にイオン注入による絶縁化領域
６を用いることにある。従来構造では、アノード端子お
よびカソード端子はポリイミド層により絶縁され、更に
トレンチにより２つのショットキーバリアダイオードが
分離されていたが、本発明の実施の形態に依れば、アノ
ード端子とカソード端子の分離と、２つのショットキー
バリアダイオードの分離をイオン注入による絶縁化領域
６で兼ね備えることができる。
【００５７】また、ＧａＡｓ表面は、深いトレンチや、
トレンチを埋設するポリイミド層のない平坦な構造とな
っており、マスク合わせの精度が格段に向上するため、
従来構造のように各製造工程におけるマスク合わせの距
離のマージンを大きく取る必要が無くなる利点を有す
る。更に、厚い層間絶縁膜であるポリイミド層が不要と
なるため、テーパーやそのばらつきによる距離のマージ
ンも不必要となり、チップサイズの縮小に大幅に寄与で
きる。
トレンチを埋設するポリイミド層のない平坦な構造とな
っており、マスク合わせの精度が格段に向上するため、
従来構造のように各製造工程におけるマスク合わせの距
離のマージンを大きく取る必要が無くなる利点を有す
る。更に、厚い層間絶縁膜であるポリイミド層が不要と
なるため、テーパーやそのばらつきによる距離のマージ
ンも不必要となり、チップサイズの縮小に大幅に寄与で
きる。
【００５８】ここで、動作領域の占有面積においては、
従来と比較して大幅に縮小できるため、チップ内でのシ
ョットキーバリアダイオードの配置の自由度が大きくな
る。つまり図１の如く共通電極１６をチップ対角線上に
設けることができ、共通端子１４のワイヤボンド領域も
２箇所のコーナーから取り出せるため、チップのセット
方向の自由度が増し、あらゆるパッケージに組み立てら
れる利点も有する。
従来と比較して大幅に縮小できるため、チップ内でのシ
ョットキーバリアダイオードの配置の自由度が大きくな
る。つまり図１の如く共通電極１６をチップ対角線上に
設けることができ、共通端子１４のワイヤボンド領域も
２箇所のコーナーから取り出せるため、チップのセット
方向の自由度が増し、あらゆるパッケージに組み立てら
れる利点も有する。
【００５９】図３には、本発明の第２の実施の形態であ
る、アノード電極が形成するショットキー接合領域１１
ａを複数個設けた場合を示す。
る、アノード電極が形成するショットキー接合領域１１
ａを複数個設けた場合を示す。
【００６０】本発明の構造においては、ショットキー接
合領域１１ａを複数個設けることも可能である。例えば
図３のように配置すればショットキー接合領域１１ａが
並列に接続されることになり、寄生抵抗の低減に寄与で
きる。
合領域１１ａを複数個設けることも可能である。例えば
図３のように配置すればショットキー接合領域１１ａが
並列に接続されることになり、寄生抵抗の低減に寄与で
きる。
【００６１】また、ショットキーコンタクトホール径を
小さくして複数個配置すれば、トータルのショットキー
コンタクトホール面積が同一で１個を配置した場合と比
較して、ショットキーコンタクトホールの中心と高濃度
イオン注入領域７との離間距離が低減でき、高濃度イオ
ン注入領域７でのキャリアのトラップが効果的になる。
これにより、カソード抵抗の値が小さくなり、高周波特
性が更に向上できる利点を有する。
小さくして複数個配置すれば、トータルのショットキー
コンタクトホール面積が同一で１個を配置した場合と比
較して、ショットキーコンタクトホールの中心と高濃度
イオン注入領域７との離間距離が低減でき、高濃度イオ
ン注入領域７でのキャリアのトラップが効果的になる。
これにより、カソード抵抗の値が小さくなり、高周波特
性が更に向上できる利点を有する。
【００６２】図４から図７に本発明のショットキーバリ
アダイオードの製造方法を詳細に示す。
アダイオードの製造方法を詳細に示す。
【００６３】ショットキーバリアダイオードは、ノンド
ープ化合物半導体基板１に一導電型エピタキシャル層３
を積層する工程と、イオン注入によりノンドープ化合物
半導体基板に達する絶縁化領域６を形成する工程と、１
チップ上に絶縁化領域６によりカソード電位が分離され
た複数個のショットキーバリアダイオード２０を形成す
る工程とから構成される。
ープ化合物半導体基板１に一導電型エピタキシャル層３
を積層する工程と、イオン注入によりノンドープ化合物
半導体基板に達する絶縁化領域６を形成する工程と、１
チップ上に絶縁化領域６によりカソード電位が分離され
た複数個のショットキーバリアダイオード２０を形成す
る工程とから構成される。
【００６４】本発明の第１の工程は、図４に示す如く、
ノンドープ化合物半導体基板１に一導電型エピタキシャ
ル層３を積層することにある。
ノンドープ化合物半導体基板１に一導電型エピタキシャ
ル層３を積層することにある。
【００６５】すなわち、ノンドープＧａＡｓ基板１にｎ
＋型エピタキシャル層２（５×１０ 18ｃｍ-3）を５００
０Å程度堆積し、その上にｎ型エピタキシャル層３
（１．３×１０17ｃｍ-3）を２５００Å堆積する。
＋型エピタキシャル層２（５×１０ 18ｃｍ-3）を５００
０Å程度堆積し、その上にｎ型エピタキシャル層３
（１．３×１０17ｃｍ-3）を２５００Å堆積する。
【００６６】本発明の第２の工程は、図５に示す如く、
イオン注入によりノンドープ化合物半導体基板１に達す
る絶縁化領域６を形成することにある。
イオン注入によりノンドープ化合物半導体基板１に達す
る絶縁化領域６を形成することにある。
【００６７】本工程は、本発明の特徴となる工程であ
り、各ショットキーバリアダイオードを分離するための
絶縁化領域６を形成する。すなわち、全面を窒化膜５で
被覆し全面にレジスト層を設け、アノード端子及びカソ
ード端子を囲む予定の絶縁化領域６上のレジスト層を選
択的に窓開けするフォトリソグラフィプロセスを行う。
その後、このレジスト層をマスクとしてＢ＋、またはＨ
＋不純物をイオン注入してノンドープＧａＡｓ基板１ま
で達する絶縁化領域６を形成する。この工程により、２
つのショットキーバリアダイオードを分離する絶縁化領
域６が形成される。
り、各ショットキーバリアダイオードを分離するための
絶縁化領域６を形成する。すなわち、全面を窒化膜５で
被覆し全面にレジスト層を設け、アノード端子及びカソ
ード端子を囲む予定の絶縁化領域６上のレジスト層を選
択的に窓開けするフォトリソグラフィプロセスを行う。
その後、このレジスト層をマスクとしてＢ＋、またはＨ
＋不純物をイオン注入してノンドープＧａＡｓ基板１ま
で達する絶縁化領域６を形成する。この工程により、２
つのショットキーバリアダイオードを分離する絶縁化領
域６が形成される。
【００６８】本発明の製造方法に依れば、イオン注入に
より絶縁化領域６が形成できるので、トレンチを形成す
る従来の製造方法と比較すると、腐食防止などを目的と
した製造装置の煩雑なメンテナンスが不必要となる。更
に、絶縁化領域６によりアノード電位とカソード電位の
分離と、２つのショットキーバリアダイオードの分離と
を絶縁化領域６により兼ね備えることができるので、シ
ョットキーバリアダイオードを１チップに集積化するこ
とによる分離領域形成工程を追加することなく、ディス
クリート製品の製造方法で実施できる利点を有する。
より絶縁化領域６が形成できるので、トレンチを形成す
る従来の製造方法と比較すると、腐食防止などを目的と
した製造装置の煩雑なメンテナンスが不必要となる。更
に、絶縁化領域６によりアノード電位とカソード電位の
分離と、２つのショットキーバリアダイオードの分離と
を絶縁化領域６により兼ね備えることができるので、シ
ョットキーバリアダイオードを１チップに集積化するこ
とによる分離領域形成工程を追加することなく、ディス
クリート製品の製造方法で実施できる利点を有する。
【００６９】更に、予定の高濃度イオン注入領域７が形
成される領域上のレジスト層を選択的に窓開けするフォ
トリソグラフィプロセスを行う。その後、このレジスト
層をマスクとして高濃度のｎ型不純物（Ｓｉ＋、１×１
０18ｃｍ-3程度）をイオン注入し、予定のオーミック電
極８下のｎ型エピタキシャル層３を貫通し、ｎ＋型エピ
タキシャル層２に達する高濃度イオン注入領域７を形成
する。この時、イオン注入は、異なる条件で複数回に分
けて注入するなどし、高濃度イオン注入領域７の不純物
濃度が深さ方向にできるだけ均一となるように形成す
る。
成される領域上のレジスト層を選択的に窓開けするフォ
トリソグラフィプロセスを行う。その後、このレジスト
層をマスクとして高濃度のｎ型不純物（Ｓｉ＋、１×１
０18ｃｍ-3程度）をイオン注入し、予定のオーミック電
極８下のｎ型エピタキシャル層３を貫通し、ｎ＋型エピ
タキシャル層２に達する高濃度イオン注入領域７を形成
する。この時、イオン注入は、異なる条件で複数回に分
けて注入するなどし、高濃度イオン注入領域７の不純物
濃度が深さ方向にできるだけ均一となるように形成す
る。
【００７０】その後レジスト層を除去し、アニール用に
窒化膜５を再度デポジションして高濃度イオン注入領域
７および絶縁化領域６の活性化アニールを施す。
窒化膜５を再度デポジションして高濃度イオン注入領域
７および絶縁化領域６の活性化アニールを施す。
【００７１】これにより、予定のオーミック電極８下に
高濃度イオン注入領域７が形成される。この後の工程で
高濃度イオン注入領域７表面に、オーミック電極８を設
けることにより、プレーナー構造のショットキーバリア
ダイオードが実現する。これによりショットキー接合領
域と、オーミック電極と同じ働きをする高濃度イオン注
入領域の離間距離を大幅に低減でき、直列抵抗を低減し
高周波特性の向上に大きく寄与できるショットキーバリ
アダイオードとなる。
高濃度イオン注入領域７が形成される。この後の工程で
高濃度イオン注入領域７表面に、オーミック電極８を設
けることにより、プレーナー構造のショットキーバリア
ダイオードが実現する。これによりショットキー接合領
域と、オーミック電極と同じ働きをする高濃度イオン注
入領域の離間距離を大幅に低減でき、直列抵抗を低減し
高周波特性の向上に大きく寄与できるショットキーバリ
アダイオードとなる。
【００７２】本発明の第３の工程は、図６および図７に
示す如く、１チップ上に絶縁化領域６によりカソード電
位が分離された複数個のショットキーバリアダイオード
２０を形成することにある。
示す如く、１チップ上に絶縁化領域６によりカソード電
位が分離された複数個のショットキーバリアダイオード
２０を形成することにある。
【００７３】まず、図６では、高濃度イオン注入領域７
表面にオーミック接合する第１の電極８を形成する。全
面にレジスト層を形成し、予定のオーミック電極８を形
成する部分を選択的に窓開けするフォトリソグラフィプ
ロセスを行う。レジスト層から露出した窒化膜５を除去
し、第１層目の金属層であるＡｕＧｅ／Ｎｉ／Ａｕの３
層を順次真空蒸着し積層する。その後、リフトオフによ
りレジスト層を除去して、予定のオーミック電極８部分
に第１層目の金属層を残す。引き続いて合金化熱処理に
より高濃度イオン注入領域７表面にオーミック電極８を
形成する。
表面にオーミック接合する第１の電極８を形成する。全
面にレジスト層を形成し、予定のオーミック電極８を形
成する部分を選択的に窓開けするフォトリソグラフィプ
ロセスを行う。レジスト層から露出した窒化膜５を除去
し、第１層目の金属層であるＡｕＧｅ／Ｎｉ／Ａｕの３
層を順次真空蒸着し積層する。その後、リフトオフによ
りレジスト層を除去して、予定のオーミック電極８部分
に第１層目の金属層を残す。引き続いて合金化熱処理に
より高濃度イオン注入領域７表面にオーミック電極８を
形成する。
【００７４】次に、再度全面に層間絶縁膜となる窒化膜
を５０００Å程度堆積する。その後レジスト層を全面に
形成し、予定のショットキー接合領域１１ａおよびカソ
ード電極部分を選択的に窓開けするフォトリソグラフィ
プロセスを行う。露出した窒化膜５をドライエッチング
し、レジスト層を除去してｎ型エピタキシャル層３が露
出したコンタクトホール９を形成する。
を５０００Å程度堆積する。その後レジスト層を全面に
形成し、予定のショットキー接合領域１１ａおよびカソ
ード電極部分を選択的に窓開けするフォトリソグラフィ
プロセスを行う。露出した窒化膜５をドライエッチング
し、レジスト層を除去してｎ型エピタキシャル層３が露
出したコンタクトホール９を形成する。
【００７５】図７では、共通端子、アノード端子、カソ
ード端子が接続する蒸着金属層１６を設ける。再度レジ
ストを全面に設け、各ショットキーバリアダイオード２
０のアノード電極およびカソード電極のパターンを選択
的に窓開けするフォトリソグラフィプロセスを行う。全
面に第２層目の金属層であるＴｉ／Ｐｔ／Ａｕの３層を
順次真空蒸着して積層し、リフトオフによりレジスト層
を除去する。これにより、ｎ型エピタキシャル層３表面
にショットキー接合領域１１ａを形成するアノード電極
およびオーミック電極にコンタクトするカソード電極と
なる蒸着金属層１６が形成される。その後裏面をバック
ラップする。共通電極１６ａは２つのショットキーバリ
アダイオードを接続し、ショットキーバリアダイオード
２０ｂのアノード電極であり、且つショットキーバリア
ダイオード２０ａのカソード電極でもある。
ード端子が接続する蒸着金属層１６を設ける。再度レジ
ストを全面に設け、各ショットキーバリアダイオード２
０のアノード電極およびカソード電極のパターンを選択
的に窓開けするフォトリソグラフィプロセスを行う。全
面に第２層目の金属層であるＴｉ／Ｐｔ／Ａｕの３層を
順次真空蒸着して積層し、リフトオフによりレジスト層
を除去する。これにより、ｎ型エピタキシャル層３表面
にショットキー接合領域１１ａを形成するアノード電極
およびオーミック電極にコンタクトするカソード電極と
なる蒸着金属層１６が形成される。その後裏面をバック
ラップする。共通電極１６ａは２つのショットキーバリ
アダイオードを接続し、ショットキーバリアダイオード
２０ｂのアノード電極であり、且つショットキーバリア
ダイオード２０ａのカソード電極でもある。
【００７６】従来の製造方法では、動作層の厚みのコン
トロールが必要なためそれを行うＧａＡｓエッチング工
程において、時間や温度、更にエッチング液内でのウェ
ハの振り幅、振りスピードなどの精密なコントロールが
大変困難である上、エッチング液を所定の鮮度保持時間
内で使用することが要求される。しかし、本発明の製造
方法に依れば、予め動作層として最適な２５００Åのエ
ピタキシャル層３を形成しておけば、動作層の厚みのコ
ントロールのためのエッチング工程を省略できるため、
再現性の良いショットキー接合が形成でき、特性の安定
したショットキーバリアダイオードを製造できる利点を
有する。
トロールが必要なためそれを行うＧａＡｓエッチング工
程において、時間や温度、更にエッチング液内でのウェ
ハの振り幅、振りスピードなどの精密なコントロールが
大変困難である上、エッチング液を所定の鮮度保持時間
内で使用することが要求される。しかし、本発明の製造
方法に依れば、予め動作層として最適な２５００Åのエ
ピタキシャル層３を形成しておけば、動作層の厚みのコ
ントロールのためのエッチング工程を省略できるため、
再現性の良いショットキー接合が形成でき、特性の安定
したショットキーバリアダイオードを製造できる利点を
有する。
【００７７】また、アノード電極およびカソード電極
は、通常のリフトオフ法で形成する蒸着金属である。更
に、アノード電極とオーミック電極８との層間絶縁膜は
窒化膜５であり、ポリイミド層が省略できる。これによ
り、従来ポリイミド層上でポリイミドの不具合を吸収す
るため厚く設けていた配線およびボンディングパッド形
成のＡｕメッキ工程を省略することができる。数回にわ
たるコーティングを行うポリイミド層形成工程およびＡ
ｕメッキ工程が省略できれば、製造フローを簡略化し、
効率的にショットキーバリアダイオードを製造できる。
は、通常のリフトオフ法で形成する蒸着金属である。更
に、アノード電極とオーミック電極８との層間絶縁膜は
窒化膜５であり、ポリイミド層が省略できる。これによ
り、従来ポリイミド層上でポリイミドの不具合を吸収す
るため厚く設けていた配線およびボンディングパッド形
成のＡｕメッキ工程を省略することができる。数回にわ
たるコーティングを行うポリイミド層形成工程およびＡ
ｕメッキ工程が省略できれば、製造フローを簡略化し、
効率的にショットキーバリアダイオードを製造できる。
【００７８】化合物半導体ショットキーバリアダイオー
ドは前工程を完成すると、組み立てを行う後工程に移さ
れる。ウェハ状の半導体チップはダイシングされて、個
別の半導体チップ分離され、フレーム（図示せず）にこ
の半導体チップを固着した後、ボンディングワイヤで半
導体チップのワイヤボンド領域と所定のリード（図示せ
ず）とを接続する。ボンディングワイヤとしては金細線
を用い、周知のステッチボンディングで接続される。そ
の後、トランスファーモールドされて樹脂パッケージが
施される。
ドは前工程を完成すると、組み立てを行う後工程に移さ
れる。ウェハ状の半導体チップはダイシングされて、個
別の半導体チップ分離され、フレーム（図示せず）にこ
の半導体チップを固着した後、ボンディングワイヤで半
導体チップのワイヤボンド領域と所定のリード（図示せ
ず）とを接続する。ボンディングワイヤとしては金細線
を用い、周知のステッチボンディングで接続される。そ
の後、トランスファーモールドされて樹脂パッケージが
施される。
【００７９】ここで、本発明の実施の形態においては、
ショットキーバリアダイオードのショットキー接合領域
がアノード電極となる蒸着金属層１６のみで形成される
が、ショットキーバリアダイオードの電極構造について
はここに示す限りではない。
ショットキーバリアダイオードのショットキー接合領域
がアノード電極となる蒸着金属層１６のみで形成される
が、ショットキーバリアダイオードの電極構造について
はここに示す限りではない。
【００８０】
【発明の効果】本発明の構造に依れば以下に示す数々の
効果が得られる。
効果が得られる。
【００８１】第１に、イオン注入による絶縁化領域６を
用いることにより、アノード電位とカソード電位の分離
と、２つのショットキーバリアダイオードの分離をイオ
ン注入による絶縁化領域６で兼ね備えることができる。
従来構造では、アノード電位とカソード電位はポリイミ
ド層により絶縁され、更にトレンチにより２つのショッ
トキーバリアダイオードが分離されていたが、本発明の
実施の形態に依れば、絶縁化領域６のみで両方同時に分
離できる利点を有する。加えてＧａＡｓ表面は、深いト
レンチやそのトレンチに埋設するポリイミド層を設けな
い平坦な構造となっており、マスク合わせの精度が格段
に向上するため、従来構造のように各製造工程において
マスク合わせの距離のマージンを大きく取る必要が無く
なる。更に、厚い層間絶縁膜であるポリイミド層が不要
となるため、テーパーやそのばらつきによる距離のマー
ジンも不必要となり、これらによってチップサイズの縮
小に大きく寄与できる。
用いることにより、アノード電位とカソード電位の分離
と、２つのショットキーバリアダイオードの分離をイオ
ン注入による絶縁化領域６で兼ね備えることができる。
従来構造では、アノード電位とカソード電位はポリイミ
ド層により絶縁され、更にトレンチにより２つのショッ
トキーバリアダイオードが分離されていたが、本発明の
実施の形態に依れば、絶縁化領域６のみで両方同時に分
離できる利点を有する。加えてＧａＡｓ表面は、深いト
レンチやそのトレンチに埋設するポリイミド層を設けな
い平坦な構造となっており、マスク合わせの精度が格段
に向上するため、従来構造のように各製造工程において
マスク合わせの距離のマージンを大きく取る必要が無く
なる。更に、厚い層間絶縁膜であるポリイミド層が不要
となるため、テーパーやそのばらつきによる距離のマー
ジンも不必要となり、これらによってチップサイズの縮
小に大きく寄与できる。
【００８２】第２に、動作領域の占有面積においては、
従来と比較して大幅に縮小できるため、チップ内でのシ
ョットキーバリアダイオードの配置の自由度が大きくな
る。つまり共通電極をチップ対角線上に設けることがで
き、共通端子のワイヤボンド領域も２箇所のコーナーか
ら取り出せるため、チップのセット方向の自由度が増
し、あらゆるパッケージに組み立てられる利点も有す
る。
従来と比較して大幅に縮小できるため、チップ内でのシ
ョットキーバリアダイオードの配置の自由度が大きくな
る。つまり共通電極をチップ対角線上に設けることがで
き、共通端子のワイヤボンド領域も２箇所のコーナーか
ら取り出せるため、チップのセット方向の自由度が増
し、あらゆるパッケージに組み立てられる利点も有す
る。
【００８３】第３に、ショットキー接合領域を複数個設
けることにより、抵抗を更に低減できる。ショットキー
接合部のコンタクト径を小さくして複数個設ければ、ト
ータルのショットキーコンタクト面積が同一なショット
キー接合領域を１個設けた場合と比較して、高濃度イオ
ン注入領域でのキャリアのトラップを効果的にできるの
で、より寄生抵抗を低減し、高周波特性が大きく向上す
る利点を有する。
けることにより、抵抗を更に低減できる。ショットキー
接合部のコンタクト径を小さくして複数個設ければ、ト
ータルのショットキーコンタクト面積が同一なショット
キー接合領域を１個設けた場合と比較して、高濃度イオ
ン注入領域でのキャリアのトラップを効果的にできるの
で、より寄生抵抗を低減し、高周波特性が大きく向上す
る利点を有する。
【００８４】また、本発明の製造方法によれば、以下に
示す効果が得られる。
示す効果が得られる。
【００８５】第１に、イオン注入により絶縁化領域６が
形成できるので、トレンチを形成する従来の製造方法と
比較すると、腐食防止などを目的とした製造装置の煩雑
なメンテナンスが不必要となる。
形成できるので、トレンチを形成する従来の製造方法と
比較すると、腐食防止などを目的とした製造装置の煩雑
なメンテナンスが不必要となる。
【００８６】第２に、絶縁化領域６によりアノード電位
とカソード電位の分離と、２つのショットキーバリアダ
イオードの分離とを絶縁化領域６により兼ね備えること
ができるので、ショットキーバリアダイオードを１チッ
プに集積化することによる分離領域形成工程を追加する
ことなく、ディスクリート製品の製造方法で実施できる
利点を有する。
とカソード電位の分離と、２つのショットキーバリアダ
イオードの分離とを絶縁化領域６により兼ね備えること
ができるので、ショットキーバリアダイオードを１チッ
プに集積化することによる分離領域形成工程を追加する
ことなく、ディスクリート製品の製造方法で実施できる
利点を有する。
【００８７】第３に、上記のショットキーバリアダイオ
ードの製造が、効率よく、更に製造工程を簡略化して実
現できる。具体的には、メサエッチング工程、ショット
キー接合形成前のｎ型エピタキシャル層エッチング工
程、ポリイミド層形成工程、Ａｕメッキ工程などであ
る。ポリイミド層は６〜７μｍの厚みにするため、数回
のコーティングを繰り返して形成される。ポリイミド層
を数回にわたりコーティングすると時間もかかり、製造
フローも複雑になる。また、ポリイミドが不要となれ
ば、Ａｕメッキ層による電極も不要となる。従来は半田
実装時の熱やワイヤボンディング時のストレスによる電
極の切れや変形を防ぐために電極の強度を確保する必要
があり、厚いＡｕメッキ層によりアノード電極およびカ
ソード電極が形成されていた。しかし、ポリイミド層が
不要であれば、その影響を考慮する必要もない。つま
り、金メッキ電極は不要となり、Ｔｉ／Ｐｔ／Ａｕの蒸
着金属のみでショットキー接合領域、アノード電極及び
カソード電極を形成でき、信頼性も向上する。更に従来
歩留の低下を引き起こしていた上記の要因がなくなるの
で、歩留も向上することになる。
ードの製造が、効率よく、更に製造工程を簡略化して実
現できる。具体的には、メサエッチング工程、ショット
キー接合形成前のｎ型エピタキシャル層エッチング工
程、ポリイミド層形成工程、Ａｕメッキ工程などであ
る。ポリイミド層は６〜７μｍの厚みにするため、数回
のコーティングを繰り返して形成される。ポリイミド層
を数回にわたりコーティングすると時間もかかり、製造
フローも複雑になる。また、ポリイミドが不要となれ
ば、Ａｕメッキ層による電極も不要となる。従来は半田
実装時の熱やワイヤボンディング時のストレスによる電
極の切れや変形を防ぐために電極の強度を確保する必要
があり、厚いＡｕメッキ層によりアノード電極およびカ
ソード電極が形成されていた。しかし、ポリイミド層が
不要であれば、その影響を考慮する必要もない。つま
り、金メッキ電極は不要となり、Ｔｉ／Ｐｔ／Ａｕの蒸
着金属のみでショットキー接合領域、アノード電極及び
カソード電極を形成でき、信頼性も向上する。更に従来
歩留の低下を引き起こしていた上記の要因がなくなるの
で、歩留も向上することになる。
【図１】本発明の半導体装置を説明するための（Ａ）平
面図、（Ｂ）回路図である
面図、（Ｂ）回路図である
【図２】本発明の半導体装置を説明するための断面図で
ある。
ある。
【図３】本発明の半導体装置を説明するための平面図で
ある。
ある。
【図４】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図５】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図６】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図７】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図８】従来の半導体装置を説明するための（Ａ）平面
図、（Ｂ）回路図である。
図、（Ｂ）回路図である。
【図９】従来の半導体装置を説明するための断面図であ
る。
る。
【図１０】従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図１１】従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図１２】従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図１３】従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図１４】従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
フロントページの続き
(72)発明者 中島 好史
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
(72)発明者 村井 成行
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
(72)発明者 冨永 久昭
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
(72)発明者 平田 耕一
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
(72)発明者 榊原 幹人
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
(72)発明者 石原 秀俊
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
Ｆターム(参考） 4M104 AA05 BB11 BB15 CC01 CC03
DD08 DD17 DD34 DD68 EE09
EE17 FF11 FF13 FF26 GG03
GG13 HH12 HH14
5F032 AA01 AA28 BB01 CA06 CA10
CA15 CA23 DA01 DA60
Claims (13)
- 【請求項１】 化合物半導体基板上の１チップに複数個
のショットキーバリアダイオードを有する集積型ショッ
トキーバリアダイオードにおいて、 前記各ショットキーバリアダイオードをイオン注入によ
り形成された絶縁化領域で分離することを特徴とする集
積型ショットキーバリアダイオード。 - 【請求項２】 前記ショットキーバリアダイオードの少
なくとも１つの電極が他のショットキーバリアダイオー
ドの電極と接続されていることを特徴とする請求項１に
記載の集積型ショットキーバリアダイオード。 - 【請求項３】 前記各ショットキーバリアダイオードの
オーミック電極、ショットキ接合を形成する電極はノン
ドープ化合物半導体基板上に積層した平坦な一導電型エ
ピタキシャル層上に設けられることを特徴とする請求項
１に記載の集積型ショットキーバリアダイオード。 - 【請求項４】 前記絶縁化領域は前記ノンドープ化合物
半導体基板に達する深さに設けられることを特徴とする
請求項３に記載の集積型ショットキーバリアダイオー
ド。 - 【請求項５】 化合物半導体基板上の１チップにアノー
ド端子、カソード端子および共通端子を有し、且つ複数
個のショットキーバリアダイオードを有する集積型ショ
ットキーバリアダイオードにおいて、 前記各ショットキーバリアダイオードをイオン注入によ
り形成された絶縁化領域で分離することを特徴とする集
積型ショットキーバリアダイオード。 - 【請求項６】 前記共通端子は、前記アノード端子にア
ノード電極が接続されたショットキーバリアダイオード
のカソード電極に接続され、且つ前記カソード端子にカ
ソード電極が接続されたショットキーバリアダイオード
のアノード電極に接続されることを特徴とする請求項５
に記載の集積型ショットキーバリアダイオード。 - 【請求項７】 前記共通端子が接続する電極はチップの
対角線上に設けられ、２箇所のワイヤボンド領域を有す
ることを特徴とする請求項５に記載の集積型ショットキ
ーバリアダイオード。 - 【請求項８】 前記各ショットキーバリアダイオードの
オーミック電極、ショットキ接合を形成する電極はノン
ドープ化合物半導体基板上に積層した平坦な一導電型エ
ピタキシャル層上に設けられることを特徴とする請求項
５に記載の集積型ショットキーバリアダイオード。 - 【請求項９】 前記絶縁化領域は前記ノンドープ化合物
半導体基板に達する深さに設けられることを特徴とする
請求項８に記載の集積型ショットキーバリアダイオー
ド。 - 【請求項１０】 前記各ショットキーバリアダイオード
は複数個のショットキー接合を有することを特徴とする
請求項１または請求項５に記載の集積型ショットキーバ
リアダイオード。 - 【請求項１１】 化合物半導体基板の１チップ上に複数
個のショットキーバリアダイオードのショットキ接合を
形成する以前に、イオン注入により絶縁化領域を形成し
前記各ショットキーバリアダイオードを分離する工程を
具備することを特徴とする集積型ショットキーバリアダ
イオードの製造方法。 - 【請求項１２】 ノンドープ化合物半導体基板に一導電
型エピタキシャル層を積層する工程と、 イオン注入により前記ノンドープ化合物半導体基板に達
する絶縁化領域を形成する工程と、 １チップ上に前記絶縁化領域によりカソード電位が分離
された複数個のショットキーバリアダイオードを形成す
る工程とを具備することを特徴とする請求項１１に記載
の集積型ショットキーバリアダイオードの製造方法。 - 【請求項１３】 前記ショットキーバリアダイオードの
形成工程において、複数個のショットキーバリアダイオ
ードを接続する共通電極を形成する工程を具備すること
を特徴とする請求項１１または請求項１２に記載の集積
型ショットキーバリアダイオードの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334087A JP2003142697A (ja) | 2001-10-31 | 2001-10-31 | 集積型ショットキーバリアダイオードおよびその製造方法 |
| TW91123897A TW561623B (en) | 2001-10-31 | 2002-10-17 | IC type Schottky barrier diode and process therefor |
| EP20020024472 EP1309012A3 (en) | 2001-10-31 | 2002-10-29 | Integrated Schottky barrier diode and manufacturing method thereof |
| US10/283,331 US6787871B2 (en) | 2001-10-31 | 2002-10-30 | Integrated schottky barrier diode and manufacturing method thereof |
| KR20020066501A KR100620926B1 (ko) | 2001-10-31 | 2002-10-30 | 집적형 쇼트키 배리어 다이오드 및 그 제조 방법 |
| CNB02147950XA CN100472814C (zh) | 2001-10-31 | 2002-10-30 | 集成型肖特基势垒二极管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334087A JP2003142697A (ja) | 2001-10-31 | 2001-10-31 | 集積型ショットキーバリアダイオードおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142697A true JP2003142697A (ja) | 2003-05-16 |
Family
ID=19149274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001334087A Pending JP2003142697A (ja) | 2001-10-31 | 2001-10-31 | 集積型ショットキーバリアダイオードおよびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6787871B2 (ja) |
| EP (1) | EP1309012A3 (ja) |
| JP (1) | JP2003142697A (ja) |
| KR (1) | KR100620926B1 (ja) |
| CN (1) | CN100472814C (ja) |
| TW (1) | TW561623B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147951A (ja) * | 2004-11-22 | 2006-06-08 | Matsushita Electric Ind Co Ltd | ショットキーバリアダイオード及びそれを用いた集積回路 |
| JP2006156457A (ja) * | 2004-11-25 | 2006-06-15 | Matsushita Electric Ind Co Ltd | ショットキーバリアダイオード及びダイオードアレイ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528459B2 (en) * | 2003-05-27 | 2009-05-05 | Nxp B.V. | Punch-through diode and method of processing the same |
| DE102004056663A1 (de) * | 2004-11-24 | 2006-06-01 | Robert Bosch Gmbh | Halbleitereinrichtung und Gleichrichteranordnung |
| JP5044986B2 (ja) * | 2006-05-17 | 2012-10-10 | サンケン電気株式会社 | 半導体発光装置 |
| US8674406B2 (en) * | 2009-07-17 | 2014-03-18 | Lockheed Martin Corp. | Extended wavelength digital alloy NBN detector |
| KR101051578B1 (ko) | 2009-09-08 | 2011-07-22 | 삼성전기주식회사 | 반도체 소자 및 그 제조 방법 |
| CN102184853B (zh) * | 2011-05-06 | 2015-12-02 | 上海华虹宏力半导体制造有限公司 | 肖特基二级管的制作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4254428A (en) * | 1979-12-28 | 1981-03-03 | International Business Machines Corporation | Self-aligned Schottky diode structure and method of fabrication |
| JPS59161836A (ja) * | 1983-03-04 | 1984-09-12 | Sanyo Electric Co Ltd | 半導体装置 |
| GB2137412B (en) * | 1983-03-15 | 1987-03-04 | Standard Telephones Cables Ltd | Semiconductor device |
| DE3620686C2 (de) * | 1986-06-20 | 1999-07-22 | Daimler Chrysler Ag | Strukturierter Halbleiterkörper |
| US5021840A (en) * | 1987-08-18 | 1991-06-04 | Texas Instruments Incorporated | Schottky or PN diode with composite sidewall |
| FR2650439B1 (fr) * | 1989-07-27 | 1991-11-15 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant une diode |
| JP3093620B2 (ja) * | 1995-10-19 | 2000-10-03 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2003101036A (ja) * | 2001-09-25 | 2003-04-04 | Sanyo Electric Co Ltd | ショットキーバリアダイオードおよびその製造方法 |
-
2001
- 2001-10-31 JP JP2001334087A patent/JP2003142697A/ja active Pending
-
2002
- 2002-10-17 TW TW91123897A patent/TW561623B/zh not_active IP Right Cessation
- 2002-10-29 EP EP20020024472 patent/EP1309012A3/en not_active Withdrawn
- 2002-10-30 CN CNB02147950XA patent/CN100472814C/zh not_active Expired - Fee Related
- 2002-10-30 US US10/283,331 patent/US6787871B2/en not_active Expired - Lifetime
- 2002-10-30 KR KR20020066501A patent/KR100620926B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147951A (ja) * | 2004-11-22 | 2006-06-08 | Matsushita Electric Ind Co Ltd | ショットキーバリアダイオード及びそれを用いた集積回路 |
| JP4637553B2 (ja) * | 2004-11-22 | 2011-02-23 | パナソニック株式会社 | ショットキーバリアダイオード及びそれを用いた集積回路 |
| JP2006156457A (ja) * | 2004-11-25 | 2006-06-15 | Matsushita Electric Ind Co Ltd | ショットキーバリアダイオード及びダイオードアレイ |
| JP4567426B2 (ja) * | 2004-11-25 | 2010-10-20 | パナソニック株式会社 | ショットキーバリアダイオード及びダイオードアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100472814C (zh) | 2009-03-25 |
| CN1417867A (zh) | 2003-05-14 |
| TW561623B (en) | 2003-11-11 |
| EP1309012A2 (en) | 2003-05-07 |
| US20030094668A1 (en) | 2003-05-22 |
| EP1309012A3 (en) | 2005-04-20 |
| US6787871B2 (en) | 2004-09-07 |
| KR100620926B1 (ko) | 2006-09-13 |
| KR20030036047A (ko) | 2003-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100620925B1 (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
| US6605854B2 (en) | Schottky diode with bump electrodes | |
| US20030025175A1 (en) | Schottky barrier diode | |
| US20220262710A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20050179106A1 (en) | Schottky barrier diode | |
| TWI819195B (zh) | 場效電晶體及半導體裝置 | |
| JP2003142697A (ja) | 集積型ショットキーバリアダイオードおよびその製造方法 | |
| KR100612189B1 (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
| JP2003046094A (ja) | ショットキーバリアダイオードおよびその製造方法 | |
| KR100612186B1 (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
| JP2003046092A (ja) | ショットキーバリアダイオードの製造方法 | |
| US6682968B2 (en) | Manufacturing method of Schottky barrier diode | |
| JP7332130B2 (ja) | 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置 | |
| KR100616049B1 (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
| KR100620924B1 (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
| EP1280210A2 (en) | Schottky barrier diode and manufacturing method of schottky barrier diode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040917 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051025 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051101 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051221 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060424 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070327 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070511 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070626 |