KR100620926B1 - 집적형 쇼트키 배리어 다이오드 및 그 제조 방법 - Google Patents

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Abstract

종래, 집적형 쇼트키 배리어 다이오드의 분리에는 트렌치를 형성하고, 폴리이미드층을 매립하고 있으며, 트렌치 형성을 위해 거리의 마진을 많이 취할 필요가 있으므로, 칩의 소형화를 진행하기 어려울 뿐만 아니라, 제조 공정도 복잡해지는 문제가 있었다. 이를 해결하기 위해, 이온 주입에 의한 절연화 영역에 의해, 각 쇼트키 배리어 다이오드를 분리한다. 트렌치나 폴리이미드 등 GaAs 표면의 큰 요철이 없어지기 때문에, 마스크의 오정렬을 고려한 거리의 마진을 필요로 하지 않기 때문에, 대폭적인 칩 축소화가 실현된다. 또한, 제조 공정을 간소화할 수 있는 이점을 갖는다.
오믹 접합, 쇼트키 접합, 오믹 전극, 애노드, 캐소드

Description

집적형 쇼트키 배리어 다이오드 및 그 제조 방법{INTEGRATED SCHOTTKY BARRIER DIODE AND METHOD OF FABRICATING THE SAME}
도 1은 본 발명의 반도체 장치를 설명하기 위한 도면으로, (a)는 평면도, (b)는 회로도.
도 2는 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 3은 본 발명의 반도체 장치를 설명하기 위한 평면도.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 종래의 반도체 장치를 설명하기 위한 도면으로, (a)는 평면도, (b)는 회로도.
도 9는 종래의 반도체 장치를 설명하기 위한 단면도.
도 10은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 11은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 12는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 13은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 14는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
6 : 절연화 영역
8 : 오믹 전극
11a : 쇼트키 접합 영역
12 : 애노드 전극
14 : 공통 전극
15 : 캐소드 전극
16a : 공통 전극
본 발명은 고주파 회로에 채용되는 화합물 반도체의 집적형 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것으로, 특히 각 쇼트키 배리어 다이오드의 분리에 이온 주입에 의해 형성된 절연화 영역을 이용함으로써 비용의 삭감을 실현하는 화합물 반도체의 집적형 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
세계적인 휴대 전화 시장의 확대와 더불어 디지털 위성 방송 수신기용의 수요가 높아짐에 따라 고주파 디바이스의 수요가 급증하고 있다. 그 소자로서는, 고주파를 취급하기 때문에 칼륨·비소(GaAs)를 이용한 전계 효과 트랜지스터를 사용하는 경우가 많고, 그에 수반하여 상기 스위치 회로 자체를 집적화한 모노리식 마 이크로파 집적 회로(MMIC)나, 국부 발진용 FET의 개발이 진행되고 있다.
또한, GaAs 쇼트키 배리어 다이오드도 기지국용 등으로 수요가 높아지고 있다.
도 8에는 종래의 집적형 쇼트키 배리어 다이오드의 평면도를 도시한다. 도 8의 (a)는 평면도이고, 도 8의 (b)는 등가 회로도이다. 이 집적형 쇼트키 배리어 다이오드는 일반적으로 Tee형으로 불리는 것으로, 2개의 쇼트키 배리어 다이오드(40a, 40b)를 1칩에 집적화하고, 공통 단자(34), 애노드 단자(32), 캐소드 단자(35)가 형성된 것이다.
2개의 쇼트키 배리어 다이오드(40a, 40b)는 공통 단자(34)가 접속되는 전극(36a)(이하 공통 전극(36a)으로 칭함)에 의해 연결된다. 즉, 공통 전극(36a)은, 애노드 단자(32)가 접속되는 쇼트키 배리어 다이오드(40a)와도 접속되고, 캐소드 단자(35)가 접속되는 쇼트키 배리어 다이오드(40b)와도 접속된다.
더욱 상술하면, 공통 전극(36a)은, 애노드 단자(32)가 애노드 전극에 접속되는 쇼트키 배리어 다이오드(40a)의 캐소드 전극이고, 또한 캐소드 단자(35)가 캐소드 전극에 접속되는 쇼트키 배리어 다이오드(40b)의 애노드 전극으로 되는 것이다.
이에 의해, 도 8의 (b)의 회로도에 도시한 바와 같이, 2개의 쇼트키 배리어 다이오드(40a, 40b)를 갖고, 애노드 단자(32)가 애노드 전극에 접속되는 쇼트키 배리어 다이오드(40a)의 캐소드 전극과, 캐소드 단자(35)가 캐소드 전극에 접속되는 다른 쇼트키 배리어 다이오드(40b)의 애노드 전극이 접속되는 집적형 쇼트키 배리어 다이오드로 되어 있다.
공통 단자(34) 또는 애노드 단자(32)와 접속되는 애노드 전극(이하, 총칭하여 간단하게 애노드 전극으로 칭함)이 n형 에피택셜층(23)과 형성하는 쇼트키 접합 영역(31a)은, 직경 약 10㎛의 원형이며, n형 에피택셜층(23)을 노출시킨 쇼트키 컨택트홀에 제2층째의 금속층인 Ti/Pt/Au를 순차적으로 증착하여 형성한다. 원형의 쇼트키 접합 영역(31a)의 외주를 둘러싸고 제1층째의 금속층인 오믹 전극이 형성된다. 오믹 전극(28)은, AuGe/Ni/Au를 순차적으로 증착한 것으로, 오믹 전극(28)에는 캐소드 단자 또는 공통 단자와 접속되는 캐소드 전극(이하, 총칭하여 간단하게 캐소드 전극으로 칭함)을 컨택트시킨다. 애노드 전극 및 캐소드 전극은, 제3층째로 되는 Au 도금층 및 그 아래의 기초 전극이다. 여기에 스티치 본드에 의해 본딩 와이어가 고착되어, 애노드 단자(32), 공통 단자(34), 캐소드 단자(35)로 된다.
도 9에는 종래의 집적형 쇼트키 배리어 다이오드의 동작 영역 부분의 단면도를 도시한다. 단면은 도 8의 화살표로 나타내는 단면 방향의 도면이다.
비도핑 GaAs 기판(21) 상에 n+형 에피택셜층(22)(5×1018㎝-3)을 6㎛ 정도 적층하고, 다시 동작층으로 되는 n형 에피택셜층(23)(1.3×1017㎝-3)을 예를 들면 3500Å 정도 퇴적한다.
오믹 전극(28)으로 되는 제1층째의 금속층은, n+형 에피택셜층(22)에 오믹 접합하는 AuGe/Ni/Au이다. 제2층째의 금속층은 Ti/Pt/Au이고, 이 제2층째의 금속층은, 애노드측에서는 n형 에피택셜층(23)과 쇼트키 접합을 형성하고, 캐소드측에서는 오믹 전극(28)에 컨택트한다. 이 제2층째의 금속층을 기초 전극(33)으로 하 여, 제3층째의 Au 도금 전극(36)을 형성하고, 애노드 전극 및 캐소드 전극으로 한다. 이 기초 전극(33)과 Au 도금 전극(36)은 완전히 중첩된다.
도 9에서는 캐소드 단자(35)가 접속되는 캐소드 전극과, 그와 대응하는 애노드 전극에 의해 하나의 쇼트키 배리어 다이오드(40b)로 되며, 그 애노드 전극이 연장되어 다른 쇼트키 배리어 다이오드의 캐소드 전극으로도 된다. 이 애노드 전극이며 캐소드 전극이기도 하는 공통 전극(36a)에는 공통 단자(34)가 접속되고, 그 캐소드 전극과 대응하는 애노드 전극에 의해 2번째의 쇼트키 배리어 다이오드(40a)로 되어 있다. 그 애노드 전극에 애노드 단자(32)가 접속된다.
쇼트키 접합 영역(31a)은 10V 정도의 내압과 양호한 쇼트키 특성을 확보하기 위해 1.3×1017㎝-3 정도의 n형 에피택셜층(23) 상에 형성된다. 한편, 오믹 전극(28)은 취출 저항을 저감하기 위해, 메사 에칭에 의해 노출된 n+형 에피택셜층(22)의 표면에 형성한다.
쇼트키 접합 영역 이외의 n형 및 n+형 에피택셜층(22, 23)은 캐소드 전위이고, 애노드 전극과 캐소드 전위로 되는 GaAs가 교차하는 부분에서는, 절연을 위해 폴리이미드층(30)이 형성된다. 이 교차 부분의 면적은 넓고, 큰 기생 용량을 갖기 때문에, 그 이격 거리로서 6∼7㎛ 정도의 두께로 함으로써 기생 용량을 완화할 필요가 있다. 폴리이미드는 그 낮은 유전률과, 두껍게 형성할 수 있는 성질 때문에 층간 절연층으로서 채용된다.
또한, 각 쇼트키 배리어 다이오드(40a, 40b)는, 1칩 상에 형성되기 때문에, 캐소드 전위로 되는 n형 및 n+형 에피택셜층(22, 23)을 분리할 필요가 있다. 이 때문에, 비도핑 GaAs 기판(21)까지 도달하는 트렌치(26)를 형성하고, 그 트렌치(26)에 층간 절연막으로서 사용하는 폴리이미드(30)를 매설하여 쇼트키 배리어 다이오드(40a)와 쇼트키 배리어 다이오드(40b)를 분리하고 있다.
도 10 내지 도 14에 종래의 쇼트키 배리어 다이오드의 제조 방법을 도시한다.
도 10에서는, 메사 에칭에 의해 n+형 에피택셜층(22)을 노출시키고, 제1층째의 금속층을 부착하여 오믹 전극(28)을 형성한다.
즉, 비도핑 GaAs 기판(21)에 n+형 에피택셜층(22)(5×1018㎝-3)을 6㎛ 정도 퇴적하고, 그 위에 n형 에피택셜층(23)(1.3×1017㎝-3)을 3500Å 정도 퇴적한다. 그 후 전면을 산화막(25)으로 피복하고, 예정한 오믹 전극(28) 상의 레지스트층을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 예정한 오믹 전극(28) 부분의 산화막(25)을 에칭하고, 다시 n+형 에피택셜층(22)이 노출되도록 n형 에피택셜층(23)의 메사 에칭을 행한다.
다음으로, 제1층째의 금속층인 AuGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층을 제거하고, 예정한 오믹 전극(28) 부분에 금속층을 남긴다. 이어서 합금화 열 처리에 의해 n+형 에피택셜층(22)에 오믹 전극(28) 을 형성한다.
도 11에서는, 각 쇼트키 배리어 다이오드를 분리하기 위한 트렌치(26)를 형성한다. 전면에 레지스트층을 형성하고, 2개의 쇼트키 배리어 다이오드의 분리 영역을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 예정한 트렌치(26) 위의 산화막을 제거하고, 다시 노출된 n형 에피택셜층을 염소계 가스에 의해 에칭하여 비도핑 GaAs 기판에 도달하는 트렌치(26)를 형성한다. 그 후, 레지스트를 제거한다.
도 12에서는, 쇼트키 컨택트홀(29)을 형성한다. 새로운 레지스트층을 전면에 형성하고, 예정한 쇼트키 접합 영역(31a) 부분을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 노출된 산화막(25)을 에칭한 후 레지스트를 제거하고, 예정한 쇼트키 접합 영역(31a) 부분의 n형 에피택셜층(23)이 노출된 쇼트키 컨택트홀(29)을 형성한다.
또한, 절연을 위한 폴리이미드층(30)을 형성한다. 전면에 폴리이미드를 수회에 걸쳐 코팅하여, 두꺼운 폴리이미드층(30)을 형성한다. 새로운 레지스트층을 전면에 형성하고, 예정한 폴리이미드층(30) 부분이 남도록 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 그 후, 노출된 폴리이미드를 웨트 에칭에 의해 제거한다. 그 후 레지스트층을 제거하고 폴리이미드층(30)을 경화하여 6∼7㎛의 두께로 한다. 이 공정에 의해, 분리용의 트렌치(26) 내에도 폴리이미드가 매립되어, 2개의 쇼트키 배리어 다이오드를 분리할 수 있다. 상술한 바와 같이, 컨택트홀(29) 형성 후, n형 에피택셜층(23) 표면이 노출된 상태 그대로 폴리이미드층(30)이 형성된다.
도 13에서는, 쇼트키 컨택트홀(29) 내에 노출되는 n형 에피택셜층(23)을 에칭하여, 쇼트키 접합 영역(31a)을 갖는 기초 전극(33)을 형성한다.
쇼트키 컨택트홀(29) 주위의 산화막(25)을 마스크로 하여 n형 에피택셜층(23)을 에칭한다. 쇼트키 접합은, 청정한 GaAs 표면에 형성하는 것이 필수이며, 또한 동작층으로서 최적의 두께인 2500Å를 확보하기 위해, 온도 및 시간을 정밀하게 컨트롤하여 3500Å 정도의 두께로부터 2500Å로 되도록, 쇼트키 전극 형성 전에 n형 에피택셜층(23) 표면을 웨트 에칭한다.
그 후, Ti/Pt/Au를 순차적으로 진공 증착하여, n형 에피택셜층(23)과의 쇼트키 접합을 형성하고, 동시에 기초 전극(33)을 형성한다.
도 14에서는 Au 도금층(36)을 형성한다.
예정한 Au 도금층(36)의 기초 전극(33)을 노출시켜 다른 레지스트층으로 피복한 후, 전해 금도금을 행한다. 그 때 레지스트층이 마스크로 되며, 기초 전극(33)이 노출된 부분만 Au 도금이 부착되어, 각 쇼트키 배리어 다이오드(40)의 애노드 전극, 캐소드 전극이 형성된다. 기초 전극(33)은 전면에 형성되어 있으며, 레지스트 제거 후, Ar 플라즈마에 의한 이온 밀링을 행하여, Au 도금이 실시되어 있지 않은 부분의 기초 전극(33)을 제거하고 애노드 및 캐소드 전극의 형상으로 패터닝한다. 그 때, Au 도금 부분도 다소 박리되지만, 6㎛ 정도의 두께가 있기 때문에 문제없다.
화합물 반도체 쇼트키 배리어 다이오드는 전 공정이 완료되면, 조립을 행하 는 후속 공정으로 이행된다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별의 반도체 칩으로 분리되고, 프레임(도시 생략)에 이 반도체 칩을 고착한 후, 본딩 와이어로 반도체 칩의 애노드 단자(32), 공통 단자(34) 및 캐소드 단자(35)와 소정의 리드(도시 생략)를 접속한다. 본딩 와이어로서는 금 세선을 이용하고, 주지의 스티치 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
종래의 쇼트키 배리어 다이오드에서는, 각 쇼트키 배리어 다이오드를 분리하기 위해, n+형 에피택셜층을 관통하여, 비도핑 GaAs 기판에 도달하는 깊은 트렌치를 형성하고, 거기에 층간 절연막인 폴리이미드를 매설하는 구조이었다. 그 때문에 깊은 트렌치에 의해 GaAs에 깊은 오목부가 형성될 뿐만 아니라, 층간 절연막인 폴리이미드의 형성에 의해 이번은 높은 볼록부가 형성되기 때문에, 그 후의 제조 공정에서의 마스크 정합 정밀도가 대폭 저하되므로, 오정렬을 고려하여 각 층간의 거리의 마진을 크게 취할 필요가 있었다.
또한, 절연성 확보를 위해 트렌치 내에 매설되는 폴리이미드는 제조 공정의 간략화를 위해, 쇼트키 배리어 다이오드의 층간 절연막 형성 시의 폴리이미드를 그대로 매립하고 있었다. 그러나, 폴리이미드층을 이용하면, 칩 사이즈의 소형화가 진행되지 않는 문제가 있었다. 애노드 전극은 그 대부분이 캐소드 전위로 되는 n형 및 n+형 에피택셜층 상에 형성되어 있으므로, 애노드, 캐소드 사이의 기생 용량이 커지게 되는 것을 방지하기 위해, 이 층간 절연막으로서의 폴리이미드는 두껍게 형성하는 것이 필수이다. 즉, 메사를 매립하여, 두꺼운 층간 절연막으로 하기 위해, 6∼7㎛의 폴리이미드층(30)을 형성할 필요가 있었다. 폴리이미드가 두꺼운 만큼 그 후의 프로세스에서의 마스크 정합 정밀도가 떨어지므로, 오정렬을 고려하여 형성하는 층간의 거리의 마진을 여분으로 더 취해야만 하는 결과가 되었다.
또한, 쇼트키 접합 영역이나 오믹 전극과의 컨택트로서 개구되는 부분은, 두꺼운 폴리이미드층(30)의 에칭에 의해, 또한 폴리이미드층(30) 상의 전극의 스텝 커버리지를 고려하는 목적도 있고, 테이퍼가 생기는 구조로 된다. 그러나 폴리이미드층(30)의 막질의 변동이나, 폴리이미드층(30)과 레지스트와의 밀착성의 변동에 의해, 그 테이퍼의 각도가 30∼45°로 크게 변동되기 때문에, 폴리이미드층의 개구부에서는 테이퍼나 그 변동을 고려하여 큰 거리의 마진을 취할 필요가 있었다.
이와 같이, 분리용으로 형성되는 트렌치나, 트렌치를 매설하는 폴리이미드층에 의해, 칩 상에서 여분의 거리의 마진을 취해야만 하고, 그 거리의 마진분의 칩 상에서 차지하는 면적이 크기 때문에, 칩의 소형화가 진행되지 않는 큰 원인이 되고 있었다.
또한, 공통 단자, 애노드 단자, 캐소드 단자의 와이어 본드 영역은 칩에 대하여 L자 형상의 배치로 대칭이 아니기 때문에, 칩의 세트 방향의 자유도가 없어, 한정된 패키지만 조립할 수 있다고 하는 문제가 있었다.
또한, 종래의 쇼트키 배리어 다이오드의 제조 방법에 따르면, GaAs를 15㎛ 정도의 깊이로 에칭하기 위해, 에칭제로서 염소계 가스를 채용하고 있어, 챔버나 배관 등의 장치가 부식되기 쉬어, 메인터넌스가 매우 번잡하였다.
또한, 분리용 트렌치를 형성하는 공정은, 쇼트키 배리어 다이오드를 1칩에 집적화하기 위해 추가되는 공정으로, 디스크리트 제품의 제조 방법과 비교하여 제조 공정이 증가될 뿐만 아니라, 시간적으로도 효율화를 도모할 수 없는 요인이 되었다.
화합물 반도체는 그 기판의 가격 자체가 높기 때문에, 합리화를 위해서는, 칩 사이즈를 줄여 비용을 억제할 필요가 있다. 즉, 칩 사이즈의 저감은 불가피하며, 재료 자체의 비용 삭감도 요망되고 있다. 또한, 제조 공정의 간소화나 효율화를 도모하는 것도 중요한 과제였다.
본 발명은, 이러한 과제를 감안하여 이루어진 것으로, 화합물 반도체 기판 상의 1칩에 복수개의 쇼트키 배리어 다이오드를 갖는 집적형 쇼트키 배리어 다이오드로서, 각 쇼트키 배리어 다이오드를 이온 주입에 의해 형성된 절연화 영역으로 분리하는 것을 특징으로 하며, 분리를 위한 트렌치를 이온 주입에 의한 절연화 영역으로 함으로써, 칩 사이즈의 축소를 실현할 수 있는 것이다.
또한, 화합물 반도체 기판의 1칩 상에 복수개의 쇼트키 배리어 다이오드의 쇼트키 접합을 형성하기 이전에, 이온 주입에 의해 절연화 영역을 형성하여 각 쇼트키 배리어 다이오드를 분리하는 공정을 포함하는 것을 특징으로 하는 것으로, 디스크리트 제품의 애노드 전극과 캐소드 전극을 분리하는 절연화 영역을 집적형 쇼트키 배리어 다이오드의 분리 영역으로서도 채용할 수 있다. 즉 디스크리트 제품과 비교하여 제조 공정을 증가시키지 않고서, 시간적인 효율화를 도모하여, 용이하 게 복수의 쇼트키 배리어 다이오드를 분리할 수 있는 집적형 쇼트키 배리어 다이오드의 제조 방법을 제공할 수 있는 것이다.
<실시예>
도 1 내지 도 7을 참조하여, 본 발명의 실시예를 상세히 설명한다. 본 발명의 쇼트키 배리어 다이오드는, 화합물 반도체 기판(1)과, 애노드 단자(12), 캐소드 단자(15) 및 공통 단자(14)와, 쇼트키 배리어 다이오드(20)와, 절연화 영역(6)으로 구성된다.
도 1에는 본 발명의 집적형 쇼트키 배리어 다이오드의 평면도를 도시한다. 도 1의 (a)는 평면도이고, 도 1의 (b)는 등가 회로도이다. 이 집적형 쇼트키 배리어 다이오드는 일반적으로 Tee형으로 불리는 것으로, 2개의 쇼트키 배리어 다이오드(20a, 20b)를 1칩에 집적화하고, 공통 단자(14), 애노드 단자(12), 캐소드 단자(15)가 형성된다.
2개의 쇼트키 배리어 다이오드(20a, 20b)는 공통 단자(14)와 접속되는 전극(16a)(이하, 공통 전극(16a)으로 칭함)에 의해 연결된다. 즉, 공통 전극(16a)은, 애노드 단자(12)와 접속되는 쇼트키 배리어 다이오드(20a)와도 접속되고, 캐소드 단자(15)와 접속되는 쇼트키 배리어 다이오드(20b)와도 접속된다.
더 상술하면, 공통 전극(16a)은, 애노드 단자(12)가 애노드 전극에 접속되는 쇼트키 배리어 다이오드(20a)의 캐소드 전극이며, 또한 캐소드 단자(15)가 캐소드 전극에 접속되는 쇼트키 배리어 다이오드(20b)의 애노드 전극으로 되는 것이다.
이에 의해, 도 1의 (b)의 회로도에 도시한 바와 같이, 2개의 쇼트키 배리어 다이오드(20a, 20b)를 갖고, 애노드 단자(12)가 애노드 전극에 접속되는 쇼트키 배리어 다이오드(20a)의 캐소드 전극과, 캐소드 단자(15)가 캐소드 전극에 접속되는 다른 쇼트키 배리어 다이오드(20b)의 애노드 전극이 접속된 집적형 쇼트키 배리어 다이오드로 되어 있다.
공통 단자(14) 또는 애노드 단자(12)와 접속되는 애노드 전극(이하, 총칭하여 간단하게 애노드 전극으로 칭함)이 n형 에피택셜층과 형성하는 쇼트키 접합 영역(11a)은, 직경 약 10㎛의 원형이며, n형 에피택셜층을 노출시킨 쇼트키 컨택트홀에 제2층째의 금속층인 Ti/Pt/Au를 순차적으로 증착하여 애노드 전극을 형성한다. 파선으로 나타내는 오믹 전극(8)은 AuGe/Ni/Au를 순차적으로 증착한 제1층째의 금속층이며, 원형의 쇼트키 접합 영역(11a)의 외주를 둘러싸고 n형 에피택셜층 표면에 형성된 고농도 이온 주입 영역과 거의 중첩되어 형성된다. 오믹 전극(8)에는 캐소드 단자(15) 또는 공통 단자(14)가 접속하는 캐소드 전극(이하, 총칭하여 간단하게 캐소드 전극으로 칭함)을 컨택트시킨다.
공통 전극(16a)은, 칩의 대각선 상에 형성되며, 칩 코너부에는 공통 단자(14)의 취출용으로 되는 본딩 와이어가 고착된다. 이 와이어 본드 영역은 칩의 방향에 상관없이 전극을 취출할 수 있도록 2개소(箇所)에 형성된다. 또한, 도면으로부터도 명백한 바와 같이, 공통 전극(16a)은, 쇼트키 배리어 다이오드(20a)의 캐소드 전극이며, 쇼트키 배리어 다이오드(20b)의 애노드 전극으로 되어 있다.
절연화 영역(6)은, 애노드 단자(12) 및 캐소드 단자(15)가 접속하는 와이어 본드 영역을 둘러싸고 형성되며, 이에 의해 1칩 상에 형성된 2개의 쇼트키 배리어 다이오드(20a, 20b)의, 캐소드 전위로 되는 n형 및 n+형 에피택셜층을 분리하고 있다.
도 2에는 동작 영역 부분의 단면도를 도시한다. 도 2는 도 1의 화살표 방향의 단면도이다.
화합물 반도체 기판(1)은, 비도핑의 GaAs 기판이고, 그 위에 5000Å의 고농도 에피택셜층(2)(5×1018㎝-3) 및 2500Å의 n형 에피택셜층(3)(1.3×1017㎝ -3)을 적층한다. 어느 층에도 메사는 형성되지 않고, 평탄한 기판 구조로 되어 있다.
고농도 이온 주입 영역(7)은, 오믹 전극(8) 아래의 n형 에피택셜층(3) 표면으로부터 n+ 에피택셜층(2)까지 도달하도록 형성한다. 원형의 쇼트키 접합 영역(11a) 외주를 따라 형성되며, 오믹 전극(8)과 거의 중첩되고, 적어도 쇼트키 접합 영역(11a)을 둘러싸는 부분에서는 오믹 전극(8)으로부터 돌출되어 형성된다. 쇼트키 접합 영역(11a)과 고농도 이온 주입 영역(7)과의 이격 거리는 1㎛이다. 즉, 종래의 메사 구조를 채용하는 대신에, 플래너 구조를 유지한 상태 그대로 표면에 고농도 이온 주입 영역(7)을 형성한 구조로 되어 있으며, 메사를 형성하지 않고서 오믹 접합을 실현할 수 있다.
쇼트키 접합 영역(11a)은, GaAs 표면을 피복하는 질화막(5)에 직경 10㎛의 원형의 쇼트키 컨택트홀을 형성하고, Ti/Pt/Au를 순차적으로 증착한 제2층째의 금속층으로, n형 에피택셜층(3)과 쇼트키 접합을 형성함으로써 쇼트키 접합 영역(11a)을 형성한다. 동작 영역이 되는 n형 에피택셜층(3)은 내압 등 소정의 특 성을 얻기 위해 최적의 2500Å로 되어 있으며, 종래 필요하던 동작층의 두께의 컨트롤을 위한 에칭 공정을 생략할 수 있기 때문에, 재현성이 양호한 쇼트키 접합을 형성할 수 있어, 특성이 안정된 쇼트키 배리어 다이오드가 얻어진다.
오믹 전극(8)은, 고농도 이온 주입 영역(7)에 컨택트하는 제1층째의 금속층이다. AuGe/Ni/Au를 순차적으로 증착하고, 쇼트키 접합 부근을 원형으로 도려낸 형상으로 패터닝한다. 인접하는 쇼트키 접합 영역(11a)과의 이격 거리는 2㎛이다. 제2층째의 금속층은 Ti/Pt/Au이고, 이 제2층째의 금속층은, 애노드측에서는 n형 에피택셜층(3)과 쇼트키 접합을 형성하고, 캐소드측에서는 오믹 전극(8)에 컨택트한다.
도 2에서는 캐소드 단자(15)가 접속되는 캐소드 전극과 그에 대응하는 애노드 전극에 의해 하나의 쇼트키 배리어 다이오드(20b)로 되며, 그 애노드 전극이 연장되어 다른 쇼트키 배리어 다이오드(20a)의 캐소드 전극으로도 된다. 쇼트키 배리어 다이오드(20b)의 애노드 전극이며, 또한 쇼트키 배리어 다이오드(20a)의 캐소드 전극이기도 하는 공통 전극(16a)에는 공통 단자(14)가 접속되고, 그 캐소드 전극과 대응하는 애노드 전극에는 애노드 단자(12)가 접속되어 있다.
절연화 영역(6)은 비도핑 GaAs 기판까지 도달하여 형성되어, 애노드 전위와 캐소드 전위를 분리하고 있다. 또한, 이 절연화 영역(6)에 의해, 1칩 상에 형성된 각 쇼트키 배리어 다이오드(20a, 20b)의 캐소드 전위로 되는 n형 에피택셜층을 분리할 수 있다. 종래 구조에서는, 애노드 전위와 캐소드 전위의 분리는 두꺼운 폴리이미드층에 의해 분리되며, 각 쇼트키 배리어 다이오드의 캐소드 전위로 되는 n 형 및 n+형 에피택셜층은 트렌치를 형성함으로써 분리하고 있었다. 그러나 본 발명의 구조에 따르면, 절연화 영역(6)에서 겸비할 수 있다.
여기서, 본 발명의 구조에 따르면, 고농도 이온 주입 영역(7)을 형성하고, 쇼트키 접합 영역(11a) 및 오믹 전극(8)을 GaAs 표면에 형성함으로써, 쇼트키 배리어 다이오드의 플래너 구조를 실현하고 있다. 메사 형상의 변동에 의한 오정렬을 고려할 필요가 없기 때문에, 쇼트키 접합 영역(11a)과 오믹 전극(8)의 이격 거리를 대폭 저감할 수 있다. 즉, 캐소드 전위로 되는 GaAs와 애노드 전극이 교차하는 부분의 면적을 종래와 비교하여 대폭 저감할 수 있다. 이에 의해, 폴리이미드 두께(이격 거리)를 크게 함으로써 기생 용량을 억제할 필요가 없기 때문에, 폴리이미드층은 얇은 질화막으로 대용할 수 있어, 폴리이미드의 테이퍼 부분에 의한 거리의 마진도 고려할 필요가 없어진다.
구체적으로는, 쇼트키 접합 영역과 오믹 전극의 이격 거리는 7㎛로부터 2㎛까지 저감할 수 있다. 또한, 고농도 이온 주입 영역(7)과의 이격 거리는 1㎛이며, 이 경우 고농도 이온 주입 영역(7)은 캐리어의 이동 경로이며 거의 오믹 전극(8)과 동일한 효과가 있기 때문에, 종래와 비교하여 이격 거리는 1/7로 저감할 수 있게 된다. 쇼트키 접합 영역(11a) 및 오믹 전극(8)의 이격 거리는 직렬 저항에 기여하기 때문에, 이격 거리를 축소할 수 있으면 저항을 보다 저감할 수 있어, 고주파 특성의 향상에 크게 기여할 수 있다.
본 발명의 특징은, 복수의 쇼트키 배리어 다이오드(20)의 분리에 이온 주입 에 의한 절연화 영역(6)을 이용하는 데 있다. 종래 구조에서는, 애노드 단자 및 캐소드 단자는 폴리이미드층에 의해 절연되고, 또한 트렌치에 의해 2개의 쇼트키 배리어 다이오드가 분리되어 있지만, 본 발명의 실시예에 따르면, 애노드 단자와 캐소드 단자의 분리와, 2개의 쇼트키 배리어 다이오드의 분리를 이온 주입에 의한 절연화 영역(6)에서 겸비할 수 있다.
또한, GaAs 표면은, 깊은 트렌치나, 트렌치를 매설하는 폴리이미드층이 없는 평탄한 구조로 되어 있어, 마스크 정합 정밀도가 매우 향상되기 때문에, 종래 구조와 같이 각 제조 공정에서의 마스크 정합의 거리의 마진을 크게 취할 필요가 없어지는 이점을 갖는다. 또한, 두꺼운 층간 절연막인 폴리이미드층이 불필요해지기 때문에, 테이퍼나 그 변동에 의한 거리의 마진도 불필요해져, 칩 사이즈의 축소에 대폭 기여할 수 있다.
여기서, 동작 영역의 점유 면적에서는, 종래와 비교하여 대폭 축소할 수 있기 때문에, 칩 내에서의 쇼트키 배리어 다이오드의 배치의 자유도가 커진다. 즉 도 1과 같이 공통 전극(16)을 칩 대각선 상에 형성할 수 있어, 공통 단자(14)의 와이어 본드 영역도 2개소의 코너로부터 취출할 수 있기 때문에, 칩의 세트 방향의 자유도가 증가되어, 모든 패키지에 조립할 수 있는 이점도 갖는다.
도 3에는 본 발명의 제2 실시예인, 애노드 전극이 형성하는 쇼트키 접합 영역(11a)을 복수개 형성한 경우를 도시한다.
본 발명의 구조에서는, 쇼트키 접합 영역(11a)을 복수개 형성하는 것도 가능하다. 예를 들면 도 3과 같이 배치하면 쇼트키 접합 영역(11a)이 병렬로 접속되게 되어, 기생 저항의 저감에 기여할 수 있다.
또한, 쇼트키 컨택트홀의 직경을 작게 하여 복수개 배치하면, 전체 쇼트키 컨택트홀 면적이 동일하고 1개를 배치한 경우와 비교하여, 쇼트키 컨택트홀의 중심과 고농도 이온 주입 영역(7)과의 이격 거리를 저감할 수 있어, 고농도 이온 주입 영역(7)에서의 캐리어의 트랩이 효과적으로 된다. 이에 의해, 캐소드 저항값이 작아져, 고주파 특성을 더욱 향상시킬 수 있는 이점을 갖는다.
도 4 내지 도 7에 본 발명의 쇼트키 배리어 다이오드의 제조 방법을 상세히 도시한다.
쇼트키 배리어 다이오드는, 비도핑 화합물 반도체 기판(1)에 일 도전형 에피택셜층(3)을 적층하는 공정과, 이온 주입에 의해 비도핑 화합물 반도체 기판에 도달하는 절연화 영역(6)을 형성하는 공정과, 1칩 상에 절연화 영역(6)에 의해 캐소드 전위가 분리된 복수개의 쇼트키 배리어 다이오드(20)를 형성하는 공정으로 구성된다.
본 발명의 제1 공정은, 도 4에 도시한 바와 같이, 비도핑 화합물 반도체 기판(1)에 일 도전형 에피택셜층(3)을 적층하는 것이다.
즉, 비도핑 GaAs 기판(1)에 n+형 에피택셜층(2)(5×1018㎝-3)을 5000Å 정도 퇴적하고, 그 위에 n형 에피택셜층(3)(1.3×1017㎝-3)을 2500Å 퇴적한다.
본 발명의 제2 공정은, 도 5에 도시한 바와 같이, 이온 주입에 의해 비도핑 화합물 반도체 기판(1)에 도달하는 절연화 영역(6)을 형성하는 것이다.
본 공정은, 본 발명의 특징이 되는 공정으로, 각 쇼트키 배리어 다이오드를 분리하기 위한 절연화 영역(6)을 형성한다. 즉, 전면을 질화막(5)으로 피복하여 전면에 레지스트층을 형성하고, 애노드 단자 및 캐소드 단자를 둘러싸는 예정한 절연화 영역(6) 상의 레지스트층을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 B+, 또는 H+ 불순물을 이온 주입하여 비도핑 GaAs 기판(1)까지 도달하는 절연화 영역(6)을 형성한다. 이 공정에 의해, 2개의 쇼트키 배리어 다이오드를 분리하는 절연화 영역(6)이 형성된다.
본 발명의 제조 방법에 따르면, 이온 주입에 의해 절연화 영역(6)을 형성할 수 있기 때문에, 트렌치를 형성하는 종래의 제조 방법과 비교하면, 부식 방지 등을 목적으로 한 제조 장치의 번잡한 메인터넌스가 불필요하게 된다. 또한, 절연화 영역(6)에 의해 애노드 전위와 캐소드 전위의 분리와, 2개의 쇼트키 배리어 다이오드의 분리를 절연화 영역(6)에 의해 겸비할 수 있기 때문에, 쇼트키 배리어 다이오드를 1칩에 집적화하는 것에 의한 분리 영역 형성 공정을 추가하지 않고, 디스크리트 제품의 제조 방법으로 실시할 수 있는 이점을 갖는다.
또한, 예정한 고농도 이온 주입 영역(7)이 형성되는 영역 상의 레지스트층을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 고농도의 n형 불순물(Si+, 1×1018㎝-3 정도)을 이온 주입하고, 예정한 오믹 전극(8) 아래의 n형 에피택셜층(3)을 관통하여, n+형 에피택셜층(2)에 도달하는 고농도 이온 주입 영역(7)을 형성한다. 이 때, 이온 주입은, 서로 다른 조건으로 복수회로 나누어 주입하거나 하여, 고농도 이온 주입 영역(7)의 불순물 농도가 깊이 방향으로 가능한 한 균일해지도록 형성한다.
그 후 레지스트층을 제거하고, 어닐링용으로 질화막(5)을 재차 피착하여 고농도 이온 주입 영역(7) 및 절연화 영역(6)의 활성화 어닐링을 실시한다.
이에 의해, 예정한 오믹 전극(8) 아래에 고농도 이온 주입 영역(7)이 형성된다. 그 다음의 공정에서 고농도 이온 주입 영역(7) 표면에, 오믹 전극(8)을 형성함으로써, 플래너 구조의 쇼트키 배리어 다이오드가 실현된다. 이에 의해 쇼트키 접합 영역과, 오믹 전극과 동일한 기능을 하는 고농도 이온 주입 영역의 이격 거리를 대폭 저감할 수 있으므로, 직렬 저항이 저감되어 고주파 특성의 향상에 크게 기여할 수 있는 쇼트키 배리어 다이오드가 된다.
본 발명의 제3 공정은, 도 6 및 도 7에 도시한 바와 같이, 1칩 상에 절연화 영역(6)에 의해 캐소드 전위가 분리된 복수개의 쇼트키 배리어 다이오드(20)를 형성하는 것이다.
우선, 도 6에서는, 고농도 이온 주입 영역(7) 표면에 오믹 접합하는 제1 전극(8)을 형성한다. 전면에 레지스트층을 형성하고, 예정한 오믹 전극(8)을 형성하는 부분을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 레지스트층으로부터 노출된 질화막(5)을 제거하고, 제1층째의 금속층인 AuGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 리프트-오프에 의해 레지스트층을 제거하고, 예정한 오믹 전극(8) 부분에 제1층째의 금속층을 남긴다. 이어서 합금화 열 처리에 의해 고농도 이온 주입 영역(7) 표면에 오믹 전극(8)을 형성한다.
다음으로, 재차 전면에 층간 절연막으로 되는 질화막을 5000Å 정도 퇴적한다. 그 후 레지스트층을 전면에 형성하고, 예정한 쇼트키 접합 영역(11a) 및 캐소드 전극 부분을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 노출된 질화막(5)을 드라이 에칭하고, 레지스트층을 제거하여 n형 에피택셜층(3)이 노출된 컨택트홀(9)을 형성한다.
도 7에서는, 공통 단자, 애노드 단자, 캐소드 단자가 접속하는 증착 금속층(16)을 형성한다. 재차 레지스트를 전면에 형성하고, 각 쇼트키 배리어 다이오드(20)의 애노드 전극 및 캐소드 전극의 패턴을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 전면에 제2층째의 금속층인 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층하고, 리프트-오프에 의해 레지스트층을 제거한다. 이에 의해, n형 에피택셜층(3) 표면에 쇼트키 접합 영역(11a)을 형성하는 애노드 전극 및 오믹 전극에 컨택트하는 캐소드 전극으로 되는 증착 금속층(16)이 형성된다. 그 후 이면을 백랩핑 처리한다. 공통 전극(16a)은 2개의 쇼트키 배리어 다이오드를 접속하고, 쇼트키 배리어 다이오드(20b)의 애노드 전극이며, 또한 쇼트키 배리어 다이오드(20a)의 캐소드 전극이기도 하다.
종래의 제조 방법에서는, 동작층의 두께의 컨트롤이 필요하기 때문에 그것을 행하는 GaAs 에칭 공정에서, 시간이나 온도, 또한 에칭액 내에서의 웨이퍼의 진동 폭, 진동 스피드 등의 정밀한 컨트롤이 대단히 곤란할 뿐만 아니라, 에칭액을 소정의 선도 유지 시간 내에 사용하는 것이 요구된다. 그러나, 본 발명의 제조 방법에 따르면, 사전에 동작층으로서 최적의 2500Å의 에피택셜층(3)을 형성해 두면, 동작 층의 두께의 컨트롤을 위한 에칭 공정을 생략할 수 있기 때문에, 재현성이 양호한 쇼트키 접합을 형성할 수 있어, 특성이 안정된 쇼트키 배리어 다이오드를 제조할 수 있는 이점을 갖는다.
또한, 애노드 전극 및 캐소드 전극은, 통상의 리프트-오프법으로 형성하는 증착 금속이다. 또한, 애노드 전극과 오믹 전극(8)과의 층간 절연막은 질화막(5)으로, 폴리이미드층을 생략할 수 있다. 이에 의해, 종래 폴리이미드층 상에서 폴리이미드의 문제점을 흡수하기 위해 두껍게 형성되어 있던 배선 및 본딩 패드 형성의 Au 도금 공정을 생략할 수 있다. 수회에 걸친 코팅을 행하는 폴리이미드층 형성 공정 및 Au 도금 공정을 생략할 수 있으면, 제조 플로우를 간략화하여, 효율적으로 쇼트키 배리어 다이오드를 제조할 수 있다.
화합물 반도체 쇼트키 배리어 다이오드는 전 공정이 완료되면, 조립을 행하는 후속 공정으로 이행한다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별의 반도체 칩으로 분리되고, 프레임(도시 생략)에 이 반도체 칩을 고착한 후, 본딩 와이어로 반도체 칩의 와이어 본드 영역과 소정의 리드(도시 생략)를 접속한다. 본딩 와이어로서는 금 세선을 이용하고, 주지의 스티치 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
여기서, 본 발명의 실시예에서는, 쇼트키 배리어 다이오드의 쇼트키 접합 영역이 애노드 전극으로 되는 증착 금속층(16)만으로 형성되지만, 쇼트키 배리어 다이오드의 전극 구조에 대해서는 여기에 설명하는 것으로 한정되는 것은 아니다.
본 발명의 구조에 따르면 이하에 나타내는 수많은 효과가 얻어진다.
첫째, 이온 주입에 의한 절연화 영역(6)을 이용함으로써, 애노드 전위와 캐소드 전위의 분리와, 2개의 쇼트키 배리어 다이오드의 분리를 이온 주입에 의한 절연화 영역(6)에서 겸비할 수 있다. 종래 구조에서는, 애노드 전위와 캐소드 전위는 폴리이미드층에 의해 절연되고, 또한 트렌치에 의해 2개의 쇼트키 배리어 다이오드가 분리되어 있었지만, 본 발명의 실시예에 따르면, 절연화 영역(6)만으로 이들을 동시에 분리할 수 있는 이점을 갖는다. 게다가 GaAs 표면은, 깊은 트렌치나 그 트렌치에 매설하는 폴리이미드층을 형성하지 않은 평탄한 구조로 되어 있어, 마스크의 정합 정밀도가 매우 향상되기 때문에, 종래 구조와 같이 각 제조 공정에서 마스크 정합 거리의 마진을 크게 취할 필요가 없어진다. 또한, 두꺼운 층간 절연막인 폴리이미드층이 불필요해지기 때문에, 테이퍼나 그 변동에 의한 거리의 마진도 불필요해지고, 이에 의해 칩 사이즈의 축소에 크게 기여할 수 있다.
둘째, 동작 영역의 점유 면적에 있어서는, 종래와 비교하여 대폭 축소할 수 있기 때문에, 칩 내에서의 쇼트키 배리어 다이오드의 배치의 자유도가 커진다. 즉 공통 전극을 칩 대각선 상에 형성할 수 있어, 공통 단자의 와이어 본드 영역도 2개소의 코너로부터 취출할 수 있기 때문에, 칩의 세트 방향의 자유도가 증가되어, 모든 패키지에 조립할 수 있는 이점도 갖는다.
셋째, 쇼트키 접합 영역을 복수개 형성함으로써, 저항을 더욱 저감할 수 있다. 쇼트키 접합부의 컨택트 직경을 작게 하여 복수개 형성하면, 전체 쇼트키 컨택트 면적이 동일한 쇼트키 접합 영역을 1개 형성한 경우와 비교하여, 고농도 이온 주입 영역에서의 캐리어의 트랩을 효과적으로 할 수 있기 때문에, 보다 기생 저항이 저감되어, 고주파 특성이 크게 향상되는 이점을 갖는다.
또한, 본 발명의 제조 방법에 따르면, 이하에 나타내는 효과가 얻어진다.
첫째, 이온 주입에 의해 절연화 영역(6)을 형성할 수 있기 때문에, 트렌치를 형성하는 종래의 제조 방법과 비교하면, 부식 방지 등을 목적으로 한 제조 장치의 번잡한 메인터넌스가 불필요해진다.
둘째, 절연화 영역(6)에 의해 애노드 전위와 캐소드 전위의 분리와, 2개의 쇼트키 배리어 다이오드의 분리를 절연화 영역(6)에서 겸비할 수 있기 때문에, 쇼트키 배리어 다이오드를 1칩에 집적화하는 것에 의한 분리 영역 형성 공정을 추가하지 않고, 디스크리트 제품의 제조 방법으로 실시할 수 있는 이점을 갖는다.
셋째, 상기한 쇼트키 배리어 다이오드의 제조를, 효율적이며, 더욱 제조 공정을 간략화하여 실현할 수 있다. 구체적으로는, 메사 에칭 공정, 쇼트키 접합 형성 전의 n형 에피택셜층 에칭 공정, 폴리이미드층 형성 공정, Au 도금 공정 등이다. 폴리이미드층은 6∼7㎛의 두께로 하므로, 수회의 코팅을 반복하여 형성된다. 폴리이미드층을 수회에 걸쳐 코팅하면 시간도 걸리고, 제조 플로우도 복잡해진다. 또한, 폴리이미드가 불필요해지면, Au 도금층에 의한 전극도 불필요해진다. 종래는 땜납 실장 시의 열이나 와이어 본딩 시의 스트레스에 의한 전극의 끊어짐이나 변형을 방지하기 위해 전극의 강도를 확보할 필요가 있어, 두꺼운 Au 도금층에 의해 애노드 전극 및 캐소드 전극이 형성되어 있었다. 그러나, 폴리이미드층이 불필요하면, 그 영향을 고려할 필요도 없다. 즉, 금 도금 전극은 불필요해져, Ti/Pt/Au의 증착 금속만으로 쇼트키 접합 영역, 애노드 전극 및 캐소드 전극을 형성할 수 있으며, 신뢰성도 향상된다. 또한, 종래 수율의 저하를 야기하였던 상기한 요인이 없어지기 때문에, 수율도 향상되게 된다.

Claims (14)

  1. 집적형 쇼트키 배리어 다이오드에 있어서,
    화합물 반도체 기판과, 상기 기판상에 적층된 고농도의 제1의 일 도전형 에피택셜층 및 제2의 일 도전형 에피택셜층과,
    상기 화합물 반도체 기판에 집적화되고, 각각 쇼트키 배리어 접합을 형성하는 전극 및 오믹 전극을 갖는 제1 및 제2의 쇼트키 배리어 다이오드와,
    상기 제2의 일 도전형 에피택셜층 표면으로부터 상기 제1의 일 도전형 에피택셜층에 도달하여 설치된 고농도 이온 주입 영역과,
    상기 제1 및 제2의 일 도전형 에피택셜층을 관통하는 이온 주입 영역이 되고, 상기 제1 및 제2의 쇼트키 배리어 다이오드를 분리하는 절연화 영역을 포함하고,
    상기 오믹 전극은 각각 상기 제2의 일 도전형 에피택셜층 표면에 설치되어 상기 고농도 이온 주입 영역과 컨택트하고,
    상기 쇼트키 접합을 형성하는 전극은 각각, 상기 오믹 전극과 동일의 평탄한 상기 제2의 일 도전형 에피택셜층 표면에 설치되는 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드.
  2. 제1항에 있어서,
    상기 제1의 쇼트키 배리어 다이오드의 상기 오믹 전극과 상기 제2의 쇼트키 배리어 다이오드의 상기 쇼트키 접합을 형성하는 전극이 접속되어 있는 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드.
  3. 제1항에 있어서,
    상기 제1 및 제2의 쇼트키 배리어 다이오드는, 각각 상기 쇼트키 접합을 형성하는 전극을 복수 갖는 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드.
  4. 삭제
  5. 집적형 쇼트키 배리어 다이오드에 있어서,
    비도핑 화합물 반도체 기판과,
    상기 기판상에 적층된 고농도의 제1의 일 도전체 에피택셜층 및 제2의 일 도전형 에피택셜층과,
    상기 화합물 반도체 기판에 집적화되고, 각각 쇼트키 접합을 형성하는 전극 및 오믹 전극을 갖는 제1 및 제2의 쇼트키 배리어 다이오드와,
    상기 제1 및 제2의 쇼트키 배리어 다이오드에 접속하는 애노드 단자, 공통 단자, 캐소드 단자와,
    상기 제2의 일 도전형 에피택셜층 표면으로부터 상기 제1의 일 도전형 에피택셜층에 도달하여 설치된 고농도 이온 주입 영역과,
    상기 제1 및 제2의 일 도전형 에피택셜층을 관통하는 이온 주입 영역이 되고, 상기 제1 및 제2의 쇼트키 배리어 다이오드를 분리하는 절연화 영역을 포함하고,
    상기 오믹 전극은 각각 상기 제2의 일 도전형 에피택셜층 표면에 설치되어 있는 상기 고농도 이온 주입 영역과 컨택트하고,
    상기 쇼트키 접합을 형성하는 전극은 각각, 상기 오믹 전극과 동일의 평탄한 상기 제2의 일 도전형 에피택셜층 표면에 설치되고,
    상기 제1의 쇼트키 배리어 다이오드의 상기 쇼트키 접합을 형성하는 전극 및 상기 오믹 전극은 각각 상기 애노드 단자 및 상기 공통 단자에 접속하고,
    상기 제2의 쇼트키 배리어 다이오드의 상기 쇼트키 접합을 형성하는 전극 및 상기 오믹 전극은 각각 상기 공통 단자 및 상기 캐소드 단자에 접속하는 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드.
  6. 삭제
  7. 제5항에 있어서,
    상기 공통 단자가 접속하는 공통 전극이 설치되고, 상기 공통 전극은 칩의 대각선상에 연장되고, 2개소의 와이어 본드 영역을 갖는 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드.
  8. 제5항에 있어서,
    상기 각 쇼트키 배리어 다이오드는 각각 상기 쇼트키 접합을 형성하는 전극을 복수 갖는 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드.
  9. 삭제
  10. 제1항에 있어서,
    상기 제1의 도전형 에피택셜층의 막두께는 5000Å으로 불순물 농도가 5 x 1018 ㎝-3인 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드.
  11. 각각 오믹 전극 및 쇼트키 접합을 형성하는 전극을 갖는 제1 및 제2의 쇼트키 배리어 다이오드를 1 칩에 집적화하는 집적형 쇼트키 배리어 다이오드의 제조 방법에 있어서,
    비도핑 화합물 반도체 기판에 고농도의 제1의 일 도전형 에피택셜층 및 제2의 일 도전형 에피택셜층을 적층하는 공정과,
    이온 주입에 의해 상기 비도핑 화합물 반도체 기판에 도달하고, 상기 제1 및 제2의 쇼트키 배리어 다이오드를 분리하는 절연화 영역을 형성하는 공정과,
    상기 제2의 일 도전형 에피택셜층 표면으로부터 상기 제1의 일 도전형 에피택셜층에 도달하는 고농도 이온 주입 영역을 형성하는 공정과,
    상기 제2의 일 도전형 에피택셜층 표면에 설치되고 각각 상기 고농도 이온 주입 영역과 컨택트하는 상기 오믹 전극을 형성하는 공정과,
    상기 오믹 전극과 동일의 평탄한 상기 제2의 일 도전형 에피택셜층 표면에 상기 쇼트키 접합을 형성하는 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드의 제조 방법.
  12. 제11항에 있어서,
    상기 제1의 쇼트키 배리어 다이오드의 상기 오믹 전극과, 상기 제2의 쇼트키 배리어 다이오드의 상기 쇼트키 접합을 형성하는 전극을 접속하는 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 및 제2의 쇼트키 배리어 다이오드는, 각각 상기 쇼트키 접합을 형성하는 전극을 복수 형성하는 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드의 제조 방법.
  14. 제11항에 있어서,
    상기 제1의 도전형 에피택셜층의 막두께는 5000Å으로 불순물 농도가 5 x 1018 ㎝-3인 것을 특징으로 하는 집적형 쇼트키 배리어 다이오드의 제조 방법.
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