KR101051578B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자를 제공한다. 본 발명의 일 실시예에 따른 반도체 소자는 베이스 기판, 베이스 기판상에 배치된 제1 반도체층, 제1 반도체층의 중앙 영역 상에 배치된 제1 오믹전극, 제1 반도체층의 가장자리 영역 상에서 제1 오믹전극을 둘러싸는 링 형상을 갖는 제2 오믹전극, 제1 반도체층과 제1 오믹전극 사이에 개재된 제2 반도체층, 그리고 중앙 영역 상에서 제1 오믹전극을 덮으며 제2 오믹전극과 이격되는 쇼트키 전극부를 포함한다.
반도체 소자, 다이오드, 오믹 전극, 쇼트키 전극, 쇼트키 다이오드, 오믹 다이오드,

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 쇼트키 다이오드 구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자들 중 능동소자는 증폭기, 전압 조정기, 전류 조정기, 발진기, 그리고 논리 게이트 등과 같은 회로를 구성하기 위해 사용된다. 능동소자들 중 다이오드는 검파 소자, 정류 소자, 그리고 스위칭 소자로 널리 사용된다. 대표적인 다이오드로는 정전압 다이오드(voltage regulator diode), 가변용량 다이오드(variable capacitance diode), 포토 다이오드(photo diode), 발광 다이오드(Light Emitting Diode:LED), 제너 다이오드(zener diode), 건 다이오드(gunn diode), 그리고 쇼트키 다이오드(schottky diode) 등이 있다.
상술한 다이오드들 중 쇼트키 다이오드는 금속과 반도체 접합을 갖는 쇼트키 접합을 이용하는 다이오드로서, 빠른 속도의 스위칭 동작이 가능하고 낮은 순방향 전압으로 구동될 수 있는 장점을 갖는다. 보통 쇼트키 다이오드와 같은 질화물계 반도체 소자는 애노드 전극으로 쇼트키 컨택을 갖고, 캐소드 전극으로 오믹 컨택을 갖는다. 그러나, 이러한 구조의 쇼트키 다이오드는 낮은 온-전압 및 온 전류를 만족시키는 것과 역방향 누설 전류를 감소시키는 것이 서로 트레이드 오프(trade-off) 관계에 있다. 이에 따라, 낮은 온-전압으로 동작이 가능함과 동시에 역방향 누설 전류를 감소시킬 수 있는 질화물계 반도체 소자를 개발하는데 어려움이 있다.
본 발명이 해결하고자 하는 과제는 낮은 온 전압으로 동작이 가능한 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 역방향 누설 전류량을 감소시킨 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 항복 전류를 증가시키는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 높은 순방향 전류량을 갖는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판상에 배치된 제1 반도체층, 상기 제1 반도체층의 중앙 영역 상에 배치된 제1 오믹전극, 상기 제1 반도체층의 가장자리 영역 상에서 상기 제1 오믹전극을 둘러싸는 링 형상을 갖는 제2 오믹전극, 상기 제1 반도체층과 상기 제1 오믹전극 사이에 개재된 제2 반도체층, 그리고 상기 중앙 영역 상에서 제1 오믹전극을 덮으며 상기 제2 오믹전극과 이격되는 쇼트키 전극부를 포함한다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극은 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 포함하고, 상기 쇼트키 전극부과 상기 오믹 컨택 필라들은 서로 상하로 맞물리는 요철 구조를 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극은 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 포함하고, 상기 오믹 컨택들은 상기 쇼트키 전극부의 내부에서 서로 격자 형상(grid configuration)을 이루도록 배치될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극은 링 형상의 횡단면을 갖는 적어도 하나의 전극을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극은 상기 반도체층의 중심을 공유하며 서로 상이한 크기의 직경을 갖는 제1 전극 및 제2 전극을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹 전극은 상기 쇼트키 전극부와 동일한 금속 물질로 이루어지고, 상기 쇼트키 전극부는 상기 제2 반도체층에 접합되어 오믹 컨택을 이루는 제1 접합부분 및 상기 제1 반도체층에 접합되어 쇼트키 컨택을 이루는 제2 접합부분을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 반도체층은 상방향으로 돌출된 돌출부를 구비하고, 상기 제2 반도체층은 상기 돌출부 상에 배치될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 반도체층은 상기 베이스 기판에 인접한 하부층 및 상기 하부층에 비해 낮은 불순물 농도를 갖는 상부층을 포함하고, 상기 제2 반도체층은 상기 상부층에 비해 높은 불순물 농도를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극은 상기 중앙 영역에서 상기 제2 반도체층과 접합하여 오믹 컨택을 이루고, 상기 제2 오믹전극은 상기 가장자리 영역에서 상기 반도체층과 접합하여 오믹 컨택을 이루고, 상기 쇼트키 전극부는 상 기 제1 오믹전극 주변의 상기 제2 반도체층에 접합하여 쇼트키 컨택을 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 쇼트키 전극부는 상기 반도체층 내부로 연장되되, 상기 쇼트키 전극부의 하부면 높이는 상기 제2 반도체층의 상부면 높이에 비해 낮을 수 있다.
본 발명의 실시예에 따르면, 상기 제2 오믹전극은 상기 제1 반도체층의 내부로 연장될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극 및 상기 제2 오믹전극 사이에 배치된 필드 플레이트를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 필드 플레이트의 내측부는 상기 쇼트키 전극에 의해 덮혀지고, 상기 필드 플레이트의 외측부는 상기 제2 오믹전극의 상부 내측 일부를 덮고, 상기 필드 플레이트의 중앙부는 노출될 수 있다.
본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 배치된 제1 반도체층, 상기 제1 반도체층의 중앙 영역 상에 배치되며 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 구비하는 제1 오믹전극, 상기 제1 반도체층의 가장자리 영역 상에 배치된 제2 오믹전극, 그리고 상기 제1 오믹 컨택 필라들에 접합되는 제1 접합부분 및 상기 제1 반도체층과 접합되는 제2 접합 부분을 갖는 쇼트키 전극부를 포함하되, 상기 반도체층과 상기 제2 접합부분이 접합하여 생성되는 상기 제1 반도체층 내 공핍 영역은 상기 제1 오믹전극과 상기 쇼트키 전극 부로부터 상기 제2 오믹전극으로의 전류 흐름을 허용 또는 차단하도록 제공된다.
본 발명의 실시예에 따르면, 상기 쇼트키 전극부는 상기 제1 오믹 컨택 필라들과 서로 상하로 맞물려 요철 구조를 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 소자의 온-전압보다 같거나 높은 순방향 전압으로 구동되는 경우의 상기 공핍 영역은 상기 쇼트키 전극부와 상기 제1 오믹전극으로부터 상기 제2 오믹 전극으로의 전류 흐름을 허용할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 소자의 온-전압보다 낮은 순방향 전압으로 구동되는 경우의 상기 공핍 영역은 상기 쇼트키 전극부로부터 상기 제2 오믹 전극으로의 전류 흐름을 차단하도록 제공될 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 소자의 역방향 전압으로 구동되는 경우의 상기 공핍 영역은 상기 쇼트키 전극부와 상기 제1 오믹전극으로부터 상기 제2 오믹전극으로의 전류 흐름을 차단하도록 제공될 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 베이스 기판, 상기 베이스 기판 상에 배치된 제1 반도체층, 상기 제1 반도체층의 중앙 영역 상에 배치되며, 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 구비하는 제1 오믹전극, 상기 제1 반도체층의 가장자리 영역 상에 배치된 제2 오믹전극, 그리고 상기 제1 오믹 컨택 필라들에 접합되는 제1 접합부분 및 상기 제1 반도체층과 접합되는 제2 접합 부분을 갖는 쇼트키 전극부를 포함하되, 상기 반도체층과 상기 제2 접합부분이 접합하여 생성되는 상기 제1 반도체층 내 공핍 영역은 상기 제1 오믹전극과 상기 쇼트키 전극부로부터 상기 제2 오믹전극으로의 전류 흐름을 허용 또는 차단하도록 제공될 수 있다.
본 발명의 실시예에 따르면, 상기 쇼트키 전극부는 상기 제1 오믹 컨택 필라들과 서로 상하로 맞물려 요철 구조를 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 소자의 온-전압보다 같거나 높은 순방향 전압으로 구동되는 경우의 상기 공핍 영역은 상기 쇼트키 전극부와 상기 제1 오믹전극으로부터 상기 제2 오믹 전극으로의 전류 흐름을 허용할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 소자의 온-전압보다 낮은 순방향 전압으로 구동되는 경우의 상기 공핍 영역은 상기 쇼트키 전극부로부터 상기 제2 오믹 전극으로의 전류 흐름을 차단하도록 제공될 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 소자의 역방향 전압으로 구동되는 경우의 상기 공핍 영역은 상기 쇼트키 전극부와 상기 제1 오믹전극으로부터 상기 제2 오믹전극으로의 전류 흐름을 차단하도록 제공될 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 상기 베이스 기판 상에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층의 일부 영역에 제2 반도체층을 형성하는 단계, 상기 제2 반도체층의 상부에 제1 오믹전극을 형성하는 단계, 상기 제1 반도체층의 가장자리 영역에 상기 제1 오믹전극을 둘러싸는 제2 오믹전극을 형성하는 단계, 그리고 상기 반도체층의 중앙 영역 상에 상기 제1 오믹전극을 덮는 쇼트키 전극부를 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극을 형성하는 단계는 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 형성하는 단계를 포함하되, 상기 오믹 컨택 필라들은 상기 제1 오믹전극이 형성될 상기 제1 반도체층 영역을 제외한 영역의 상기 제1 반도체층 영역에 리세스부를 형성하여 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극을 형성하는 단계는 상기 제1 반도체층 상에서 나이테 형상으로 제공되는 제1 및 제2 전극을 형성하는 단계를 포함하되, 상기 제1 및 제2 전극들은 상기 제1 오믹전극이 형성될 상기 제1 반도체층 영역을 제외한 영역의 상기 제1 반도체층 영역에 리세스부를 형성하여 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 리세스부의 하부면 높이는 상기 제2 반도체층의 하부면 높이에 비해 낮게 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 반도체층을 형성하는 단계는 상기 베이스 기판 상에 높은 불순물 농도를 갖는 하부층을 형성하는 단계 및 상기 하부층에 비해 낮은 불순물 농도를 갖는 상부층을 형성하는 단계를 포함하고, 상기 제2 반도체층을 형성하는 단계는 상기 상부층에 비해 높은 불순물 농도를 갖는 반도체막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 상부층을 형성하는 단계는 상기 하부층을 시드층(seed layer)로 사용하는 에피택시얼 성장 공정을 수행하는 단계를 포함하고, 상기 제2 반도체층을 형성하는 단계는 상기 상부층을 시드층(seed layer)로 사 용하는 에피택시얼 성장 공정과 증착 공정 중 어느 하나를 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 쇼트키 전극부와 상기 제2 오믹전극 사이의 상기 제1 반도체층 상에 필드 플레이트를 형성할 수 있다.
본 발명의 실시예에 따르면, 상기 제2 오믹전극을 형성하는 단계는 외측부 일부가 상기 제2 오믹전극의 상부 일부를 덮고, 내측부 일부가 상기 쇼트키 전극부에 의해 덮혀지는 금속막을 형성할 수 있다.
본 발명에 따른 반도체 소자는 순방향 동작시 구동 전압이 쇼트키 다이오드의 온-전압에 비해 큰 경우에는 오믹전극과 쇼트키 전극부를 통해 동시에 전류가 흐르게 되고, 순방향 동작시 구동 전압이 쇼트키 다이오드의 온-전압에 비해 낮은 상태에서도 쇼트키 전극부의 하부에 위치된 제1 오믹전극에 의해 전류가 흐를 수 있다. 이에 따라, 본 발명에 따른 반도체 소자는 순방향 전류량이 증가되어, 낮은 구동 전압에서도 동작이 가능할 수 있다
본 발명에 따른 반도체 소자는 역방향으로 구동될 때, 쇼트키 전극부에 의해 생성되는 공핍 영역에 의해 2차원 전자 가스를 단락시킴으로써, 전류의 흐름을 안정적으로 차단할 수 있어, 높은 역방향 항복 전압 특성을 가질 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 순방향 전류량을 증가시키고, 역방향 누설 전류량을 감소시킴으로써, 반도체 소자의 전력 변환 효율을 향상시키고, 동작 속도를 향상시킨 반도체 소자를 형성할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이고, 도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 베이스 기판(110), 제1 반도체층(120), 오믹 전극부(130), 그리고 쇼트키 전극부(140)를 포함할 수 있다.
상기 베이스 기판(110)은 쇼트키 다이오드 구조를 갖는 반도체 소자를 형성하기 위한 플레이트일 수 있다. 예컨대, 상기 베이스 기판(110)은 반도체 기판일 수 있다. 일 예로서, 상기 베이스 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다.
상기 제1 반도체층(120)은 상기 베이스 기판(110) 상에 배치되며, 내부에 전류의 이동 경로를 제공할 수 있다. 일 예로서, 상기 제1 반도체층(120)은 하부층(122) 및 상부층(124)을 포함할 수 있다. 상기 하부층(122)은 상기 상부층(124)에 비해 높은 불순물 농도를 갖는 반도체층일 수 있다. 예컨대, 상기 하부층(122)은 상대적으로 높은 불순물 농도의 N형 반도체막이고, 상기 상부층(124)은 상대적 으로 낮은 불순물 농도의 N형 반도체막일 수 있다. 한편, 상기 베이스 기판(110)과 상기 하부층(122) 사이에는 상기 베이스 기판(110)과 상기 하부층(122) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위한 소정의 버퍼막(미도시)이 더 제공될 수 있다.
상기 오믹 전극부(130)는 제1 오믹전극(132) 및 제2 오믹전극(134)을 포함할 수 있다. 상기 제1 오믹전극(132)은 상기 제1 반도체층(120)의 중앙영역(A1) 상에 배치될 수 있다. 상기 제1 오믹전극(132)은 섬(island) 형상의 횡단면을 가진 적어도 하나의 오믹 컨택 필라(ohmic contact pillar)를 포함할 수 있다. 예컨대, 상기 제1 오믹전극(132)은 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 포함할 수 있다. 상기 제1 오믹 컨택 필라들은 사각형의 횡단면을 가질 수 있다. 그러나, 상기 제1 오믹 컨택 필라들은 원형의 횡단면을 가질 수도 있다. 상기 오믹 컨택 필라들은 도 1에 도시된 바와 같이, 격자 형상(Grid Configuration)을 이루도록 배치될 수 있다.
상기 제2 오믹전극(134)은 상기 상부층(124)의 가장자리 영역(A2)에 형성될 수 있다. 이러한 상기 제2 오믹전극(134)은 상기 상부층(124)의 가장자리 영역(A2) 상에서 상기 제1 오믹전극(132)을 둘러싸도록 배치될 수 있다. 이에 따라, 상기 제2 오믹전극(134)은 대체로 링(ring) 형상을 가질 수 있다. 또한, 상기 제2 오믹전극(134)은 상기 제1 오믹전극(132)으로부터 이격되어 배치될 수 있다.
한편, 상기 제1 반도체층(120)과 상기 제1 오믹전극(132) 사이에는 제2 반도체층(128)이 개재될 수 있다. 상기 제2 반도체층(128)은 상기 제1 반도체층(120)은 상대적으로 높은 불순물 농도를 갖는 반도체막일 수 있다. 예컨대, 상기 제2 반도체층(128)은 상기 제1 반도체층(120)에 비해 높은 불순물 농도의 N형 반도체막일 수 있다. 이러한 상기 제1 오믹전극(132)은 상기 제2 반도체층(128)에 접합되어 오믹 컨택을 이루도록 제공될 수 있다.
상기 쇼트키 전극부(140)는 상기 제1 오믹전극(132)을 덮도록 제공될 수 있다. 일 예로서, 상기 쇼트키 전극부(140)는 상기 상부층(124)의 상기 중앙 영역(A1) 상에서 상기 제1 오믹전극(132)의 모든 오믹 컨택 필라들을 완전히 덮도록 제공될 수 있다. 이에 따라, 상기 쇼트키 전극부(140)와 상기 오믹 컨택 필라들은 서로 상하로 맞물리는 요철 구조(prominence and depression structure)를 이룰 수 있다. 이러한 상기 쇼트키 전극부(140)는 상기 제1 오믹전극(132)에 접합되는 제1 접합부분(142) 및 상기 제1 오믹전극(132)에 인접한 상기 제1 반도체층(120)에 접합되는 제2 접합부분(144)을 가질 수 있다. 상기 제2 접합부분(144)에 인접하는 상기 제1 반도체층(120) 내에는 공핍 영역(Depletion Region:DR)이 형성될 수 있다.
여기서, 상기 쇼트키 전극부(140)는 상기 제1 반도체층(120)의 내부로 연장되도록 배치될 수 있다. 예컨대, 상기 쇼트키 전극부(140)의 제2 접합부분(144)은 상기 제1 반도체층(120)의 상부층(124) 내부로 연장되고, 상기 하부층(122)으로부터 이격되도록 배치될 수 있다. 이에 따라, 상기 쇼트키 전극부(140)의 하부면 높이는 상기 제2 반도체층(128)의 상부면 높이에 비해 낮게 배치될 수 있다. 이를 위해, 상기 제1 반도체층(120)의 상부층(124)에는 리세스부(126)가 제공될 수 있다. 상기 리세스부(126)는 상기 상부층(124)에 제1 오믹전극(132)이 형성되는 영역을 제외한 영역을 함몰시켜 형성된 것일 수 있다. 이에 따라, 상기 상부층(124)에는 상방향으로 돌출된 구조의 돌출부(125)가 제공될 수 있으며, 상기 돌출부(125) 상에 상기 제1 오믹전극(132)이 배치될 수 있다.
상기 반도체 소자(100)는 필드 플레이트(Field Plate:150)를 더 포함할 수 있다. 상기 필드 플레이트(150)는 상기 제2 오믹전극(134)과 상기 쇼트키 전극부(140) 사이의 상기 제1 반도체층(120)의 상에 배치될 수 있다. 이때, 상기 필드 플레이트(150)의 외측부(152)의 일부는 상기 제2 오믹전극(134)의 상부면 내측 모서리를 덮도록 제공되고, 상기 필드 플레이트(150)의 내측부(154)의 일부는 상기 쇼트키 전극부(140)의 가장자리부(144)에 의해 덮혀지도록 제공될 수 있다. 상기와 같은 필드 플레이트(150)는 상기 오믹전극부(130)와 상기 쇼트키 전극부(140)의 모서리 부분에 집중되는 전계를 분산시키는 효과를 제공될 수 있다.
상기와 같은 구조의 반도체 소자(100)는 각각의 상기 제1 오믹전극(132)이 상기 중앙 영역(A1) 상의 상기 제2 반도체층(128)에 접합되어 오믹 컨택을 이루고, 상기 제2 오믹전극(134)이 상기 가장자리 영역(A2) 상의 상기 상부층(124)에 접합되어 오믹 컨택을 이루고, 상기 쇼트키 전극부(140)가 상기 제1 오믹전극(132)과 인접한 상기 중앙 영역(A1)의 상기 상부층(124)에 접합하여 쇼트키 컨택을 이룰 수 있다. 여기서, 상기 쇼트키 전극부(140)는 애노드 전극으로 사용되고, 제2 오믹전극(134)은 캐소드 전극으로 사용될 수 있다.
한편, 상기 오믹 전극부(130) 및 쇼트키 전극부(140)는 다양한 물질로 형성될 수 있다. 예컨대, 상기 제1 오믹전극(132) 및 상기 제2 오믹전극(134)은 동일한 금속 물질로 형성되고, 상기 쇼트키 전극부(140)는 상기 제1 및 제2 오믹 전극들(132, 134)과 상이한 금속 물질로 형성될 수 있다. 일 예로서, 상기 제1 및 제2 오믹전극들(132, 134)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나의 금속 원소를 갖는 물질로 형성될 수 있다. 이에 반해, 상기 쇼트키 전극부(140)는 상기 금속 원소들 중 상기 오믹 전극부(130)과 상이한 금속 원소를 적어도 하나 이상 포함하는 물질로 형성될 수 있다.
계속해서, 앞서 도 1 및 도 2를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자(100)의 다양한 동작 상태를 상세히 설명한다.
도 3a 및 도 3c는 도 1에 도시된 반도체 소자의 동작 상태를 설명하기 위한 도면들이다. 도 3a은 쇼트키 전압의 온 전압보다 같거나 높은 순방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 3a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 쇼트키 전압의 온 전압보다 같거나 높은 제1 순방향 전압으로 구동되는 경우, 제1 반도체층(120)과 쇼트키 전극부(140)의 접합 부분에 생성되는 공핍 영역(Depletion Region:DR1)은 상대적으로 축소될 수 있다. 이에 따라, 상기 쇼트키 전극부(140)의 제2 접합부분(144)으로부터 제1 반도체층(120)을 경유하는 제1 전류경로(Current Path:CP1) 및 상기 제1 오믹전극(132)으로부터 상기 제1 및 제2 반도체층(120, 128)을 경유하는 제2 전류 경로(Current Path:CP2)를 통해 전류가 흐를 수 있다. 이 경우 상기 반도체 소 자(100)의 순방향 전류량이 증가하므로, 낮은 온-전압으로도 상기 반도체 소자(100)의 구동이 가능할 수 있다.
도 3b는 쇼트키 전압의 온 전압보다 낮은 순방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 3b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 쇼트키 전압의 온 전압보다 낮은 제2 순방향 전압으로 구동되는 경우, 제1 반도체층(120)과 쇼트키 전극부(140)의 접합 부분에 생성되는 공핍 영역(DR2)은 앞서 도 3a에서 설명한 제1 순방향 전압으로 구동되는 경우의 공핍 영역(DR1)에 비해 확장될 수 있다. 이와 같이 확장된 공핍 영역(DR2)은 상기 제1 반도체층(120)과 상기 쇼트키 전극부(140) 간의 전류 흐름을 차단시킬 정도로 충분할 수 있다. 그러나, 상기 제2 순방향 전압은 상기 공핍 영역(DR2)이 상기 제2 전류 경로(CP2)를 차단하지 않도록 조절될 수 있다. 이에 따라, 상기 반도체 소자(100)는 제2 전류경로(CP2) 만을 이용하여 전류가 흐를 수 있다.
도 3c는 역방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 3c를 참조하면, 반도체 소자(100)가 역방향 전압으로 구동되는 경우, 공핍 영역(D3)은 도 3b에 도시된 공핍 영역(DR2)에 비해 상기 제1 및 제2 전류경로들(도3a의 CP1, CP2)을 모두 차단하도록 확장될 수 있다. 이러한 공핍 영역(DR3)은 상기 제1 및 제2 전류경로들(도3a의 CP1, CP2)를 경유하는 전류 흐름을 모두 차단시킬 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자(100)는 순방향 동작시 구동 전압이 쇼트키 다이오드의 온 전압에 비해 낮은 상태에서도 쇼트키 전 극부(140)의 하부에 위치된 제1 오믹전극(132)에 의해 제2 오믹전극(134)으로 전류가 흐를 수 있고, 상기 구동 전압이 쇼트키 다이오드의 온 전압에 비해 높은 상태에서는 제1 오믹전극(132)과 상기 쇼트키 전극부(140)를 통해 동시에 전류가 흐를 수 있다. 이에 따라, 상기 반도체 소자(100)는 순방향 전류량을 증가시킬 수 있으므로, 낮은 구동 전압에서도 동작이 가능할 수 있다. 또한, 역방향으로 구동될 때, 쇼트키 전극부(140)에 의해 생성되는 공핍 영역(DR3)에 의해 제1 및 제2 반도체층(120, 128)을 경유하는 전류 흐름을 차단하여, 전류의 흐름을 안정적으로 차단할 수 있다.
이하, 상술한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 여기서, 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자에 대한 중복되는 내용은 생략하거나 간소화할 수 있다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자(100)의 제조 방법을 설명하기 위한 도면들이다.
도 4a를 참조하면, 베이스 기판(110)을 준비할 수 있다. 예컨대, 상기 베이스 기판(110)을 준비하는 단계는 반도체 기판을 준비하는 단계를 포함할 수 있다. 상기 베이스 기판(110)을 준비하는 단계는 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판을 준비하는 단계를 포함할 수 있다.
상기 베이스 기판(110) 상에 하부층(122) 및 예비 상부층(123)을 차례로 형 성할 수 있다. 상기 제1 반도체층(120)을 형성하는 단계는 상기 베이스 기판(110)을 시드층(seed layer)로 사용하여 상기 하부층(122)을 에피택시얼 성장시킨 이후에, 상기 하부층(122)을 시드층(seed layer)로 사용하여 상기 예비 상부층(123)을 에피택시얼 성장시켜 이루어질 수 있다.
제2 반도체층(128)을 형성할 수 있다. 예컨대, 상기 제2 반도체층(128)을 형성하는 단계는 상기 예비 상부층(123) 상에 상기 예비 상부층(123)에 비해 높은 불순물 농도를 갖는 반도체막을 형성하는 단계를 포함할 수 있다. 일 예로서, 상기 예비 제2 반도체층을 형성하는 단계는 상기 상부층(124)을 시드층으로 하여, 상기 상부층(124)에 비해 높은 불순물 농도를 갖는 반도체 물질을 에피택시얼 성장하는 단계를 포함할 수 있다. 다른 예로서, 상기 예비 제2 반도체층을 형성하는 단계는 상기 상부층(123) 상에 상기 상부층(124)에 비해 높은 불순물 농도를 갖는 반도체막을 증착하는 단계를 포함할 수 있다.
상기 예비 상부층(123) 및 상기 예비 제2 반도체층에 리세스부(126)를 형성할 수 있다. 상기 리세스부(126)를 형성하는 단계는 상기 예비 제2 반도체층(128)이 형성된 결과물 상에 상기 가장자리 영역(A2)과 함께 후에 형성될 제1 오믹전극(도4c의 132)을 형성할 영역을 제외한 영역의 상기 제1 금속막이 노출시키는 제1 포토레지스트 패턴(PR1)을 형성하는 단계, 상기 제1 포토레지스트 패턴(PR1)을 식각마스크로 사용하여 상기 예비 상부층(123)을 노출시키는 식각 공정을 수행하는 단계, 그리고 상기 제1 포토레지스트 패턴(PR1)을 제거하는 단계를 포함할 수 있다. 이에 따라, 상기 예비 상부층(123)에는 상부면으로부터 연장된 돌출부(125)가 제공되고, 상기 제2 반도체층(128)은 상기 돌출부(125) 상에 선택적으로 잔류될 수 있다.
한편, 상기 예비 상부층(123) 및 상기 예비 제2 반도체층을 형성하기 위한 에피택시얼 성장 공정(Epitaxial Growth Precess)으로는 분자 빔 에피택시얼 성장 공정(Molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(Atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation Organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation Organometallic vapor phase epitaxyial growth process), 하이브리드 기상 에피택시얼 성장 공정(Hybrid Vapor Phase Epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다. 또는, 다른 예로서, 상기 예비 상부층(123) 및 상기 예비 제2 반도체층을 형성하기 위한 공정으로는 화학기상증착 공정(Chemical Vapor Deposition Process) 및 물리적 기상증착 공정(Phisical Vapor Deposition Process) 중 어느 하나가 사용될 수 있다.
도 4b를 참조하면, 제1 반도체층(120)의 가장자리 영역(A2)을 식각할 수 있다. 예컨대, 리세스부(126)가 형성된 결과물 상에 상기 가장자리 영역(A2)을 노출시키는 제2 포토레지스트 패턴(PR2)을 형성한 후 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 하는 식각 공정을 수행할 수 있다. 이에 따라, 상기 베이스 기판(110)의 전면을 덮는 하부층(122) 및 상기 제1 반도체층(120)의 가장자리 영역(A2) 상의 상기 하부층(122)을 노출시키는 함몰부(124a)를 갖는 상부층(124)을 포함하는 제1 반도체층(120)이 형성될 수 있다.
도 4c를 참조하면, 오믹 전극부(130)를 형성할 수 있다. 예컨대, 상기 상부층(124) 상에 제1 금속막을 형성할 수 있다. 상기 제1 금속막을 형성하는 단계는 상기 상부층(124) 상에 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 알루미늄(Al), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나를 포함하는 금속막을 콘포말(conformal)하게 형성하는 단계를 포함할 수 있다. 그 후 상기 제1 금속막 상에 중간 영역(A3) 및 상기 중앙 영역(A1) 중 제1 오믹전극(132)을 형성할 영역을 제외한 영역 상의 상기 제1 금속막을 노출시키는 제3 포토레지스트 패턴(PR3)을 형성할 수 있다. 그리고, 상기 제3 포토레지스트 패턴(PR3)을 식각마스크로 하여 상기 제1 금속막을 식각한 후 상기 제3 포토레지스트 패턴(PR3)을 제거할 수 있다. 이에 따라, 상기 제1 반도체층(120) 상에는 상기 중앙 영역(A1) 상에서 격자 형상을 이루도록 배치되는 복수의 오믹 컨택 필라들을 갖는 제1 오믹전극(132) 및 상기 가장자리 영역(A2)을 따라 링 형상으로 제공된 제2 오믹전극(134)이 형성될 수 있다. 여기서, 상기 제1 오믹전극(132) 및 상기 제2 오믹전극(134)은 동일한 식각 공정에 의해 동시에 형성되므로, 상기 제1 오믹전극(132) 및 제2 오믹전극(134)은 동일한 금속물질로 형성될 수 있다. 예컨대, 상기 제1 및 제2 오믹전극들(132, 134)은 인-시츄 방식으로 동시에 형성될 수 있다. 한편, 상기 제1 금속막을 식각하기 이전에 상기 제1 금속막을 평탄화하는 공정이 부가될 수도 있다.
도 4d를 참조하면, 필드 플레이트(150)를 형성할 수 있다. 예컨대, 상기 오 믹 전극부(130)가 형성된 결과물의 전면을 콘포말하게 덮는 절연막을 형성하고, 상기 절연막 상에 제4 포토레지스트 패턴(PR4)을 형성할 수 있다. 상기 제4 포토레지스트 패턴(PR4)은 제1 반도체층(120)의 가장자리 영역(A2)의 일부와 상기 중간 영역(A3)의 일부를 걸치는 영역(B1)의 나머지 영역을 노출시킬 수 있다. 그리고, 상기 제4 포토레지스트 패턴(PR4)을 식각 마스크로 하여 상기 절연막을 식각한 후 상기 제4 포토레지스트 패턴(PR4)을 제거할 수 있다. 이에 따라, 상기 중간 영역(A2)에 노출된 상기 제1 반도체층(120)과 상기 제2 오믹전극(134)을 걸쳐서 덮는 상기 필드 플레이트(150)가 형성될 수 있다. 이때, 상기 필드 플레이트(150)의 외측부(152)는 상기 제2 오믹전극(134)의 상부면 가장자리 일부를 덮도록 제공될 수 있다. 이에 더하여, 상기 필드 플레이트(150)의 내측부(154)는 상기 중간 영역(A2) 상에서 상기 제1 오믹전극(132)으로부터 이격되도록 제공될 수 있다.
도 4e를 참조하면, 제1 오믹전극(132)을 덮는 쇼트키 전극부(140)를 형성할 수 있다. 예컨대, 상기 쇼트키 전극부(140)를 형성하는 단계는 오믹전극부(130)가 형성된 결과물을 덮는 제2 금속막을 형성하는 단계 및 상기 제2 금속막 상에 제5 포토레지스트 패턴(PR5)을 형성하는 단계를 포함할 수 있다. 상기 제5 포토레지스트 패턴(PR5)은 상기 제1 반도체층(120)의 가장자리 영역(A2)과 중간 영역(A3)의 일부 영역을 노출시킬 수 있다. 그 후 상기 제5 포토레지스트 패턴(PR5)을 식각 마스크로 사용하는 식각 공정을 수행함으로써, 상기 제1 오믹전극(132)을 완전히 덮고, 제2 오믹전극(134)과는 이격된 상기 쇼트키 전극부(140)가 형성될 수 있다. 이때, 상기 쇼트키 전극부(140)는 필드 플레이트(150)의 내측부(154)를 덮도록 형성 될 수 있으며, 이에 따라, 상기 필드 플레이트(150)는 상기 쇼트키 전극부(140)의 외측 모서리 부분에 집중되는 전계를 분산시킬 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형예들을 설명한다. 여기서, 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성들에 대해 중복되는 내용은 생략하거나 간소화한다. 후술될 변형예들의 동작 과정에 대한 구체적인 설명은 앞서 도 3a 내지 도 3c를 참조하여 살펴본 반도체 소자의 동작 상태들로부터 당업자가 유추할 수 있으므로 생략한다. 또한, 후술될 변형예들의 제조 방법에 대한 구체적인 설명은 앞서 도 4a 내지 도 4e를 참조하여 살펴본 반도체 소자의 제조 방법들로부터 당업자가 유추할 수 있으므로 생략한다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 보여주는 도면이다. 도 5를 참조하면, 본 발명의 일 변형예에 따른 반도체 소자(100a)는 베이스 기판(110), 제1 반도체층(120a), 제2 반도체층(128), 오믹 전극부(130), 쇼트키 전극부(140), 그리고 필드 플레이트(150)를 포함할 수 있다.
상기 제1 반도체층(120a)은 상기 베이스 기판(110)에 인접하게 배치된 하부층(122) 및 상기 하부층(122) 상에 상부층(124a)을 포함하고, 상기 오믹 전극부(130)는 상기 상부층(124a) 상에 배치될 수 있다. 상기 오믹 전극부(130)는 중앙 영역(A1)에서 섬 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 구비하는 제1 오믹전극(132) 및 가장자리 영역(A2)에서 링 형상으로 제공되는 제2 오믹전극(134)을 포함할 수 있다. 상기 쇼트키 전극부(140)는 상기 제1 오믹 전극(132)을 완전히 덮도록 제공될 수 있다. 이에 따라, 상기 제1 오믹전극(132)의 오믹 전극 필라들과 상기 쇼트키 전극부(140)는 서로 상하로 맞물려 요철 구조를 이룰 수 있다. 그리고, 상기 필드 플레이트(150)는 대체로 중간 영역(A3)에서 제2 오믹전극(134)과 상기 쇼트키 전극부(140)의 모서리부분을 덮도록 제공될 수 있다.
한편, 상기 오믹 전극부(130)는 상기 반도체층(120)에 형성된 제1 및 제2 돌출부들(125, 127) 상에 배치될 수 있다. 예컨대, 상기 제1 오믹전극(132)은 상기 중앙 영역(A1)에서 상기 상부층(124a)으로부터 상방향으로 연장된 제1 돌출부(125) 상에 배치될 수 있다. 상기 제2 오믹전극(134)은 상기 가장자리 영역(A2)에서 상기 상부층(124a)으로부터 상방향으로 연장된 제2 돌출부(127) 상에 배치될 수 있다. 여기서, 상기 제1 돌출부(125)과 상기 제1 오믹전극(132)의 사이, 그리고 상기 제2 돌출부(127)와 상기 제2 오믹전극(134) 사이에는 제2 반도체층(128)이 개재될 수 있다. 상술한 구조의 반도체 소자(100a)는 제2 오믹전극(134)이 상기 제1 반도체층(120a)의 제2 돌출부(127) 상에 배치된 구조를 가질 수 있다. 이 경우 상기 반도체 소자(100a)를 형성하는 방법은 베이스 기판(110) 상에 제1 반도체층(120) 및 제2 반도체층(128), 그리고 오믹전극부(130)를 형성하기 위한 금속막을 차례로 형성한 후 한번의 포토레지스트 식각 공정을 통해, 제1 및 제2 오믹전극들(132, 134)을 동시에 형성할 수 있다. 이에 따라, 상기와 같은 반도체 소자(100a)의 제조 방법은 상대적으로 간소화될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 도면이다. 도 6을 참조하면, 본 발명의 다른 변형예에 따른 반도체 소자(100b)는 베이스 기판(110b), 제2 반도체층(128), 오믹 전극부(130), 쇼트키 전극부(140), 그리고 필드 플레이트(150)를 포함할 수 있다. 상기 오믹 전극부(130)는 상기 베이스 기판(110) 상에서 상기 제2 반도체층(128)을 개재하여 배치될 수 있다. 상기 오믹 전극부(130b)는 상기 베이스 기판(110b)의 중앙 영역(A1) 상에서 섬 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 구비하는 제1 오믹전극(132) 및 상기 베이스 기판(110b)의 가장자리 영역(A2)을 따라 형성되어 링 형상을 갖는 제2 오믹전극(134)을 포함할 수 있다. 상기 쇼트키 전극부(140)는 상기 제1 오믹전극(132)을 덮음으로써, 상기 오믹 전극 필라들과 서로 상하로 맞물리는 요철 구조를 이룰 수 있다. 그리고, 상기 필드 플레이트(150)는 상기 베이스 기판(110b)의 중간 영역(A3) 상에서 상기 제2 오믹전극(134)과 상기 쇼트키 전극부(140) 사이에 배치될 수 있다.
한편, 상기 베이스 기판(110b)은 반도체 기판일 수 있다. 예컨대, 상기 베이스 기판(110b)은 상기 제2 반도체층(128)에 비해 낮은 불순물 농도를 갖는 반도체 기판일 수 있다. 이에 더하여, 상기 베이스 기판(110b)은 고저항도(high resistivityl)를 갖는 물질로 형성될 수 있다. 예컨대, 상기 베이스 기판(110b)은 낮은 불순물 농도를 갖는 N형 반도체막이고, 상기 제2 반도체층(128)은 상기 베이스 기판(110b)에 비해 높은 불순물 농도를 갖는 N형 반도체막일 수 있다.
상기와 같은 반도체 소자(100b)는 앞서 살펴본 반도체 소자들(100, 100a)에 비해, 베이스 기판(110b) 자체를 낮은 불순물 농도를 갖는 반도체막으로 제공함으로써, 상기 베이스 기판(110b)과 상기 제2 반도체층(128) 사이에 별도의 반도체층을 형성할 필요가 없을 수 있다. 예컨대, 상기 반도체 소자(100b)의 제조 방법은 상기 제2 반도체층(128)을 제외한 상기 베이스 기판(110b) 상에 별도의 반도체층(예컨대, 도2 및 도5의 제1 반도체층(120, 120a))을 형성하는 공정(예컨대, 에피택시얼 성장 공정, 화학기상증착 공정, 물리적 기상 증착 공정 등)이 생략될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 도면이다. 도 7을 참조하면, 반도체 소자(100c)는 베이스 기판(110), 제1 반도체층(120), 오믹 전극부(130c), 쇼트키 전극부(140), 그리고 필드 플레이트(150)를 포함할 수 있다. 상기 베이스 기판(110)은 전면 및 상기 전면의 반대편인 후면을 가질 수 있다. 상기 제1 반도체층(120)은 상기 베이스 기판(110)의 전면 상에 차례로 적층된 하부층(122) 및 상기 하부층(122)에 비해 낮은 불순물 농도를 갖는 상부층(124)을 포함할 수 있다. 상기 오믹 전극부(130c)는 상기 베이스 기판(110) 상에서 상기 상부층(124)에 비해 높은 불순물 농도를 갖는 상기 제2 반도체층(128)을 개재하여 배치될 수 있다. 상기 오믹 전극부(130c)는 상기 베이스 기판(110)의 중앙 영역(A1) 상에서 섬 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 구비하는 제1 오믹전극(132)을 포함할 수 있다. 상기 쇼트키 전극부(140)는 상기 제1 오믹전극(132)을 덮음으로써, 상기 오믹 전극 필라들과 서로 상하로 맞물리는 요철 구조를 이룰 수 있다. 그리고, 상기 필드 플레이트(150)는 상기 베이스 기판(110)의 중간 영역(A3) 상에서 상기 제2 오믹전극(134)과 상기 쇼트키 전극부(140) 사이에 배치될 수 있다.
한편, 상기 오믹전극부(130c)는 상기 베이스 기판(110)의 후면 상에 배치된 제2 오믹전극(134)을 더 포함할 수 있다. 상기 제2 오믹전극(134)은 상기 제1 오믹전극(132)과 동일한 금속물질로 형성될 수 있다. 상기 제2 오믹전극(134)은 상기 반도체 소자(100c)의 캐소드 전극으로 사용될 수 있으며, 이 경우 상기 쇼트키 전극부(140)는 상기 반도체 소자(100c)의 애노드 전극으로 사용될 수 있다. 상기와 같은 반도체 소자(100c)는 상기 제1 오믹전극(132)이 상기 베이스 기판(110)의 전면 상에 배치되고, 상기 제2 오믹전극(134)이 상기 베이스 기판(110)의 배면 상에 배치된 구조를 가질 수 있다. 이에 따라, 상기 반도체 소자(100c) 내부에는 상하 방향으로 수직한 전류 흐름이 생성되는 구조를 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 도면이다. 도 8을 참조하면, 본 발명의 또 다른 변형예에 따른 반도체 소자(100d)는 베이스 기판(110), 제1 반도체층(120), 오믹전극부(130d), 쇼트키 전극부(140d), 그리고 필드 플레이트(150d)를 포함할 수 있다. 상기 제1 반도체층(120)은 상기 베이스 기판(110)의 전면 상에 차례로 적층된 하부층(122) 및 상기 하부층(122)에 비해 낮은 불순물 농도를 갖는 상부층(124)을 포함할 수 있다. 상기 오믹전극부(130d)은 상기 제1 반도체층(120)의 가장자리 영역(A2)에 배치될 수 있다. 상기 쇼트키 전극부(140d)는 상기 제1 반도체층(120)의 중앙 영역(A3) 상에 배치될 수 있다. 여기서, 상기 중앙 영역(A3) 상의 상기 제1 반도체층(120)에는 상기 제1 반도체층(120)의 상부면으로부터 상방향으로 돌출된 돌출부들(125)이 형성될 수 있으며, 상기 돌출부들(125) 상에는 상기 상부층(124)에 비해 높은 불순물 농도를 갖는 제2 반도체층(128)이 배치될 수 있다. 이에 따라, 상기 돌출부들(125)과 상기 제2 반도체층(128)은 필라 형상을 이룰 수 있다. 상기 쇼트키 전극부(140d)는 상기 중앙 영역(A1)을 덮도록 형성됨으로써, 상기 돌출부들(125)과 서로 상하로 맞물려 요철 구조를 이룰 수 있다. 그리고, 상기 필드 플레이트(150d)는 상기 베이스 기판(110)의 중간 영역(A3) 상에서 상기 제2 오믹전극(134)과 상기 쇼트키 전극부(140) 사이에 배치될 수 있다.
상기와 같은 구조의 반도체 소자(100d)는 상기 쇼트키 전극부(140d)가 상기 제2 반도체층(128)에 접합되는 제1 접합부분(142d) 및 상기 제1 반도체층(120)에 접합되는 제2 접합부분(144d)을 가질 수 있다. 여기서, 상기 제1 접합부분(142d)은 상기 제2 반도체층(128)과 오믹 컨택을 이루고, 상기 제2 접합부분(144d)은 상기 제1 반도체층(120)의 상부층(124)과 쇼트키 컨택을 이룰 수 있다. 상기와 같은 구조의 반도체 소자(100d)는 상기 쇼트키 전극부(140d)가 쇼트키 다이오드와 오믹 다이오드의 기능을 함께 수행할 수 있다. 이에 따라, 상기 중앙 영역(A1)에 상기 쇼트키 전극부(140d) 내에 별도의 오믹전극(예컨대, 도2 및 도5의 제1 오믹전극(132, 132))이 없는 구조를 가질 수 있다. 이에 따라, 상기 반도체 소자(100d)의 제조 방법은 상기 중앙영역(A1) 상의 돌출부(125) 상에 별도의 오믹전극을 형성하는 공정을 수행할 필요 없이, 상기 돌출부(125) 및 제2 반도체층(128)을 덮는 상기 쇼트키 전극부(140d)를 형성하는 공정만으로, 앞서 도 3a 내지 도 3c를 참조하여 설명한 동작들이 가능한 상기 반도체 소자(100d)를 형성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 도면이고, 도 10은 도 9에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 9 및 도 10을 참조하면, 반도체 소자(100e)는 베이스 기판(110), 제1 반도체층(120), 오믹전극부(130e), 쇼트키 전극부(140), 그리고 필드 플레이트(150)를 포함할 수 있다. 상기 제1 반도체층(120)은 상기 베이스 기판(110)의 전면 상에 차례로 적층된 하부층(122) 및 상기 하부층(122)에 비해 낮은 불순물 농도를 갖는 상부층(124)을 포함할 수 있다. 상기 오믹전극부(130e)는 상기 제1 반도체층(120)의 중앙 영역(A1) 상에 배치된 제1 오믹전극(133) 및 상기 제1 반도체층(120)의 가장자리 영역(A2) 상에 배치된 제2 오믹전극(134)을 포함할 수 있다. 상기 쇼트키 전극부(140)는 상기 중앙 영역(A1) 상에서 상기 제1 오믹전극(133)을 덮음으로써, 상기 제1 오믹전극(133)과 서로 상하로 맞물리는 요철 구조를 이룰 수 있다. 상기 필드 플레이트(150)는 중간 영역(A3) 상에 배치될 수 있다.
한편, 상기 제1 오믹전극(133)은 상기 제1 반도체층(120)의 중심(111)을 기준으로 링 형상을 가질 수 있다. 예컨대, 상기 제1 오믹전극(133)은 제1 전극(133a) 및 제2 전극(133b)을 포함할 수 있다. 상기 제1 전극(133a) 및 상기 제2 전극(133b)은 상기 반도체층(111)의 중심(111)을 공유하는 링 형상을 가지되, 상기 제2 전극(133b)은 상기 제1 전극(133a)에 비해 큰 직경을 가질 수 있다. 이에 따라, 상기 제1 전극(133a) 및 상기 제2 전극(133b)은 상기 제1 반도체층(120) 상에서 나이테 형상(an anuual ring configuration)을 이룰 수 있다. 상기 제2 오믹전극(134)은 또한 상기 반도체층(110)의 중심(111)을 기준으로 하는 링 형상을 가질 수 있다. 이러한 상기 제2 오믹전극(134)은 상기 가장자리 영역(A2)에서 상기 제1 오믹전극(133)을 둘러싸는 형상을 가질 수 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 소자를 상세히 설명한다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 평면도이고, 도 12는 도 11에 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 베이스 기판(212), 제1 반도체층(220), 오믹전극부(230) 및 쇼트키 전극부(240)를 포함할 수 있다. 상기 베이스 기판(212)은 쇼트키 다이오드 구조를 갖는 반도체 소자를 형성하기 위한 플레이트일 수 있다. 예컨대, 상기 베이스 기판(212)은 반도체 기판일 수 있다. 일 예로서, 상기 베이스 기판(212)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다.
상기 제1 반도체층(220)은 상기 베이스 기판(212) 상에 배치되며, 내부에 전류의 이동 경로를 제공할 수 있다. 일 예로서, 상기 제1 반도체층(220)은 하부층(222) 및 상부층(224)을 포함할 수 있다. 상기 하부층(222)은 상기 상부층(224)에 비해 높은 불순물 농도를 갖는 반도체층일 수 있다. 예컨대, 상기 하부층(222)은 높은 불순물 농도의 N형 반도체막이고, 상기 상부층(224)은 낮은 불순물 농도의 N형 반도체막일 수 있다. 한편, 상기 베이스 기판(212)과 상기 하부층(222) 사이에는 상기 베이스 기판(212)과 상기 하부층(222) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위한 소정의 버퍼막(미도시)이 더 제공될 수 있다.
상기 오믹 전극부(230)는 제1 오믹전극(232) 및 제2 오믹전극(234)을 포함할 수 있다. 상기 제1 오믹전극(232)은 상기 제1 반도체층(220)의 전면(front suface:222a)의 중앙영역(A1) 상에 배치될 수 있다. 상기 제1 오믹전극(232)은 섬(island) 형상의 횡단면을 가진 적어도 하나의 오믹 컨택 필라(ohmic contact pillar)를 포함할 수 있다. 예컨대, 상기 제1 오믹전극(232)은 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들로 이루어진 그룹을 가질 수 있다. 상기 제1 오믹 컨택 필라들은 사각형의 횡단면을 가질 수 있다. 또는, 상기 제1 오믹 컨택 필라들은 원형의 횡단면을 가질 수도 있다. 상기 오믹 컨택 필라들은 도 1에 도시된 바와 같이, 격자 형상(Grid Configuration)을 이루도록 배치될 수 있다. 한편, 상기 제2 오믹전극(234)은 상기 제1 반도체층(220)의 전면(222a)에 반대편인 배면(222b)의 중앙 영역(A1) 상에 배치될 수 있다. 상기 제2 오믹전극(234)은 상기 하부층(222)에 직접 접촉되도록 제공될 수 있다. 이를 위해, 상기 베이스 기판(212)에는 상기 하부층(222)의 배면(222b)을 노출시키는 트렌치(212a)가 형성될 수 있다.
상기 쇼트키 전극부(240)는 상기 제1 오믹전극(232)을 덮도록 제공될 수 있다. 일 예로서, 상기 쇼트키 전극부(240)는 상기 제1 오믹전극(232)의 모든 오믹 컨택 필라들을 완전히 덮도록 제공될 수 있다. 이에 따라, 상기 쇼트키 전극부(240)와 상기 오믹 컨택 필라들은 서로 상하로 맞물리는 요철 구조(prominence and depression structure)를 이룰 수 있다. 이러한 상기 쇼트키 전극부(240)는 상기 제1 오믹전극(232)에 접합되는 제1 접합부분(242) 및 상기 제2 오믹전극(232)에 인접한 상기 제1 반도체층(220)에 접합되는 제2 접합부분(244)을 가질 수 있다. 상 기 제2 접합부분(244)에 인접하는 상기 제1 반도체층(220) 내에는 공핍 영역(Depletion Region:DR)이 형성될 수 있다.
여기서, 상기 쇼트키 전극부(240)는 상기 제1 반도체층(220)의 내부로 연장되도록 배치될 수 있다. 예컨대, 상기 쇼트키 전극부(240)의 상기 제2 접합부분(244)은 상기 제1 반도체층(220)의 상기 상부층(224) 내부로 연장되고, 상기 하부층(222)으로부터 이격되도록 배치될 수 있다. 이에 따라, 상기 쇼트키 전극부(240)의 하부면 높이는 상기 제2 반도체층(228)의 상부면 높이에 비해 낮을 수 있다. 이를 위해, 상기 제1 반도체층(220)의 상부층(224)에는 리세스부(226)가 제공될 수 있다. 상기 리세스부(226)는 상기 상부층(224)에 상기 제1 오믹전극(232)이 형성되는 영역의 이외의 영역을 함몰시켜 형성된 것일 수 있다. 이에 따라, 상기 상부층(224)에는 상기 제1 오믹전극(232)이 형성되는 영역이 상방향으로 돌출된 구조(이하, 돌출부(225))를 가질 수 있다. 상기 돌출부(225) 상에는 상기 제1 오믹전극(232)이 배치될 수 있다.
상기와 같은 구조의 반도체 소자(200)는 상기 제1 오믹전극(232)이 상기 중앙 영역(A1) 상의 상기 제2 반도체층(228)에 접합되어 오믹 컨택을 이루고, 상기 제2 오믹전극(134)이 상기 가장자리 영역(A2) 상의 상기 상부층(224)에 접합되어 오믹 컨택을 이루고, 상기 쇼트키 전극부(240)가 상기 중앙 영역(A1)의 상기 상부층(224)과 상기 제1 오믹전극(232)에 각각 접합하여 쇼트키 컨택을 이룰 수 있다. 또한, 상기 쇼트키 전극부(240)는 애노드 전극으로 사용되고, 제2 오믹전극(234)은 캐소드 전극으로 사용될 수 있다.
한편, 상기 오믹 전극부(230) 및 상기 쇼트키 전극부(240)는 다양한 물질로 형성될 수 있다. 예컨대, 상기 제1 오믹전극(232) 및 상기 제2 오믹전극(234)은 동일한 금속 물질로 형성되고, 상기 쇼트키 전극부(240)는 상기 제1 및 제2 오믹 전극들(232, 234)과 상이한 금속 물질로 형성될 수 있다. 일 예로서, 상기 제1 및 제2 오믹전극들(232, 234)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나의 금속 원소를 갖는 물질로 형성될 수 있다. 이에 반해, 상기 쇼트키 전극부(240)는 상기 금속 원소들 중 상기 오믹 전극부(230)과 상이한 금속 원소를 적어도 하나 이상 포함하는 물질로 형성될 수 있다.
계속해서, 앞서 도 11 및 도 12를 참조하여 설명한 본 발명의 다른 실시예에 따른 반도체 소자(200)의 다양한 동작 상태를 상세히 설명한다.
도 13a 및 도 13c는 도 11 및 도 12에 도시된 반도체 소자의 동작 상태를 설명하기 위한 도면들이다. 도 13a은 쇼트키 전압의 온 전압보다 같거나 높은 순방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 3a를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 쇼트키 전압의 온 전압보다 같거나 높은 제1 순방향 전압으로 구동되는 경우, 제1 반도체층(220)과 쇼트키 전극부(240)의 접합 부분에 생성되는 공핍 영역(Depletion Region:DR1)은 상대적으로 축소될 수 있다. 이에 따라, 상기 쇼트키 전극부(240)의 상기 제2 접합부 분(244)으로부터 제1 반도체층(220)을 경유하는 제1 전류경로(Current Path:CP1) 및 상기 제1 오믹전극(232)으로부터 상기 제1 및 제2 반도체층들(220, 228)을 경유하는 제2 전류 경로(Current Path:CP2)를 통해 전류가 흐를 수 있다. 이 경우 상기 반도체 소자(200)의 순방향 전류량이 증가하므로, 낮은 온-전압으로도 상기 반도체 소자(200)의 구동이 가능할 수 있다.
도 13b는 쇼트키 전압의 온 전압보다 낮은 순방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 13b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 쇼트키 전압의 온 전압보다 낮은 제2 순방향 전압으로 구동되는 경우, 제1 반도체층(220)과 쇼트키 전극부(240)의 접합 부분에 생성되는 공핍 영역(DR2)은 앞서 도 13a에서 설명한 제1 순방향 전압으로 구동되는 경우에 비해 확장될 수 있다. 이와 같이 확장된 공핍 영역(DR2)은 상기 제1 반도체층(220)과 상기 쇼트키 전극부(240) 간의 전류 흐름을 차단시킬 정도로 충분할 수 있다. 그러나, 상기 제2 순방향 전압은 상기 공핍 영역(DR2)이 상기 제2 전류 경로(CP2)를 차단하지 않도록 조절될 수 있다. 이에 따라, 상기 반도체 소자(200)는 제2 전류경로(CP2) 만을 이용하여 전류가 흐를 수 있다.
도 13c는 역방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 3c를 참조하면, 반도체 소자(100)가 역방향 전압으로 구동되는 경우, 공핍 영역(D3)은 도 3b에 도시된 공핍 영역(DR2)에 비해 더욱 확장되어, 상기 제1 및 제2 전류경로들(도13a의 CP1, CP2)을 모두 차단하도록 확장될 수 있다. 이러한 공핍 영역(DR3)은 상기 제1 및 제2 전류경로들(도13a의 CP1, CP2)를 경유하 는 전류 흐름을 모두 차단시킬 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자(100)는 순방향 동작시 구동 전압이 쇼트키 다이오드의 온 전압에 비해 낮은 상태에서도 쇼트키 전극부(140)의 하부에 위치된 제1 오믹전극(132)에 의해 제2 오믹전극(134)으로 전류가 흐를 수 있고, 상기 구동 전압이 쇼트키 다이오드의 온 전압에 비해 높은 상태에서는 제1 오믹전극(132)과 상기 쇼트키 전극부(140)를 통해 동시에 전류가 흐를 수 있다. 이에 따라, 상기 반도체 소자(100)는 순방향 전류량을 증가시킬 수 있으므로, 낮은 구동 전압에서도 동작이 가능할 수 있다. 또한, 역방향으로 구동될 때, 쇼트키 전극부(140)에 의해 생성되는 공핍 영역(DR3)에 의해 2차원 전자 가스를 단락시킴으로써, 전류의 흐름을 안정적으로 차단할 수 있다.
이하, 상술한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 여기서, 앞서 도 11 및 12를 참조하여 설명한 본 발명의 다른 실시예에 따른 반도체 소자에 대한 중복되는 내용은 생략하거나 간소화할 수 있다.
도 14a 내지 도 14d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 14a를 참조하면, 예비 베이스 기판(210)을 준비할 수 있다. 상기 예비 베이스 기판(210)을 준비하는 단계는 반도체 기판을 준비하는 단계를 포함할 수 있다. 상기 예비 베이스 기판(210)을 준비하는 단계는 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판을 준비하는 단계를 포함 할 수 있다.
상기 예비 베이스 기판(210)의 전면 상에 제1 반도체층(220), 제2 반도체 형성막(217), 그리고 제1 금속막(219)를 차례로 형성할 수 있다. 상기 제1 반도체층(220)을 형성하는 단계는 상기 예비 베이스 기판(210) 상에 하부층(222)을 형성하는 단계 및 상기 하부층(222) 상에 상부층(224)을 형성하는 단계를 포함할 수 있다. 상기 제2 반도체 형성막(217)을 형성하는 단계는 상기 예비 베이스 기판(210) 상에 상기 상부층(224)에 비해 높은 불순물 농도를 가진 반도체막을 형성하는 단계를 포함할 수 있다. 일 예로서, 상기 제1 반도체층(220)을 형성하는 단계는 상기 베이스 기판(212)을 시드층(seed layer)로 사용하여 상기 하부층(222)을 에피택시얼 성장시킨 이후에, 상기 하부층(222)을 시드층(seed layer)로 사용하여 상기 상부층(224)을 에피택시얼 성장시켜 이루어질 수 있다. 또한, 상기 제2 반도체 형성막(217)을 형성하는 단계는 상기 상부층(224)을 시드층으로 사용하는 에피택시얼 성장 공정을 수행하여 이루어질 수 있다. 상기 제1 반도체층(220) 및 상기 제2 반도체 형성막(217)을 형성하기 위한 에피택시얼 성장 공정(Epitaxial Growth Precess)으로는 분자 빔 에피택시얼 성장 공정(Molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(Atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation Organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation Organometallic vapor phase epitaxyial growth process), 하이브리드 기상 에피택시얼 성장 공정(Hybrid Vapor Phase Epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다. 또는, 다른 예로서, 상기 제1 반도체층(220) 및 상기 제2 반도체 형성막(217)을 형성하기 위한 공정으로는 화학기상증착 공정(Chemical Vapor Deposition Process) 및 물리적 기상증착 공정(Phisical Vapor Deposition Process) 중 어느 하나가 사용될 수 있다.
상기 제1 금속막(219) 상에 상기 제1 금속막(219)의 일부 영역을 노출시키는 제1 포토레지스트 패턴(PR1)을 형성할 수 있다. 상기 제1 포토레지스트 패턴(PR1)은 상기 예비 베이스 기판(210)의 중앙영역(A1)에서 제1 오믹전극(도14b의 232)이 형성될 영역과 가장자리 영역(A2) 상의 상기 제1 금속막(219)을 노출시킬 수 있다.
도 14b를 참조하면, 제1 오믹전극(232) 및 제2 반도체층(228)을 형성할 수 있다. 상기 제1 오믹전극(232) 및 상기 제2 반도체층(228)을 형성하는 단계는 제1 포토레지스트 패턴(PR1)을 식각마스크로 사용하여, 상기 제1 반도체층(220)의 상부층(224)을 노출시키는 리세스부(226)를 형성하여 이루어질 수 있다. 이에 따라, 상기 제1 반도체층(220) 상에는 상기 상부층(224)으로부터 상방향으로 연장된 돌출부(225) 및 상기 돌출부(225) 상에 배치된 제1 오믹전극(232)이 형성될 수 있다. 여기서, 상기 돌출부(225) 및 상기 제1 오믹전극(232)은 상기 제1 반도체층(220) 상에서 격자 형상을 이룰 수 있다.
도 14c를 참조하면, 예비 베이스 기판(210)의 일부 영역을 제거하여, 베이스 기판(212)을 형성할 수 있다. 상기 베이스 기판(212)을 형성하는 단계는 상기 예비 베이스 기판(210)의 배면의 중앙 영역(A1)을 노출시키는 제2 포토레지스트 패 턴(PR2)을 형성하는 단계, 상기 제2 포토레지스트 패턴(PR2)을 식각마스크로 사용하여 상기 제1 반도체층(220)의 상기 하부층(222) 배면(222b)을 노출시키는 제2 리세스부(212a)를 형성하는 단계를 포함할 수 있다.
도 14d를 참조하면, 제1 반도체층(222)의 배면(222b) 상에 제2 오믹전극(134)을 형성할 수 있다. 상기 제2 오믹전극(134)을 형성하는 단계는 상기 베이스 기판(212)에 형성된 제2 리세스부(212a)에 매립되는 제2 금속막을 형성하는 단계를 포함할 수 있다. 상기 제2 금속막은 앞서 제1 오믹전극(132)을 형성하기 위한 제1 금속막과 동일한 재질의 금속막일 수 있다. 또한, 쇼트키 전극부(140)를 형성할 수 있다. 상기 쇼트키 전극부(140)를 형성하는 단계는 상기 제1 반도체층(220)의 전면에 상기 제1 오믹전극(132)을 덮는 제3 금속막을 형성하는 단계를 포함할 수 있다. 상기 제3 금속막은 상기 제1 금속막 및 상기 제2 금속막과 상이한 재질의 금속막일 수 있다. 이에 따라, 상기 베이스 기판(212)의 전면 상에는 상기 제1 오믹전극(232)과 서로 상하로 맞물려 요철 구조를 이루는 쇼트키 전극부(240)가 형성되고, 상기 베이스 기판(212)의 배면 상에는 제2 오믹 전극(234)이 형성될 수 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 소자의 다양한 변형예들을 설명한다. 여기서, 앞서 설명한 본 발명의 다른 실시예에 따른 반도체 소자와 동일한 구성들에 대해 중복되는 내용은 생략하거나 간소화한다. 후술될 변형예들의 동작 과정에 대한 구체적인 설명은 앞서 도 13a 내지 도 13c를 참조하여 살펴본 반도체 소자의 동작 상태들로부터 당업자가 유추할 수 있으므로 생략한다. 또한, 후술될 변형예들의 제조 방법에 대한 구체적인 설명은 앞서 도 14a 내지 도 14d를 참조하여 살펴본 반도체 소자의 제조 방법들로부터 당업자가 유추할 수 있으므로 생략한다.
도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 일 변형예를 보여주는 도면이다. 도 15를 참조하면, 반도체 소자(200a)는 베이스 기판(212), 제1 반도체층(220), 오믹전극부(230a) 및 쇼트키 전극부(240a)를 포함할 수 있다. 상기 제1 반도체층(220)은 상기 베이스 기판(110)의 전면 상에 차례로 적층된 하부층(222) 및 상기 하부층(222)에 비해 낮은 불순물 농도를 갖는 상부층(224)을 포함할 수 있다. 상기 상부층(224)의 상부면에는 복수의 돌출부들(225)이 형성되며, 상기 돌출부들(225) 상에는 상기 상부층(224)에 비해 높은 불순물 농도를 갖는 제2 반도체층(228)이 배치될 수 있다. 상기 오믹전극부(230a)은 상기 제1 반도체층(200)의 배면(212a) 상에 배치될 수 있다. 이에 더하여, 상기 오믹전극부(230a)는 상기 베이스 기판(212)에 형성된 리세스부(212a)에 내부에서 상기 배면(212a)에 접합되도록 배치될 수 있다. 상기 쇼트키 전극부(240a)는 상기 제1 반도체층(220)의 전면을 덮도록 형성되어, 상기 돌출부들(225)과 서로 상하로 맞물려 요철 구조를 이룰 수 있다.
상기와 같은 구조의 반도체 소자(200a)는 상기 쇼트키 전극부(240a)가 상기 제2 반도체층(228)에 접합되는 제1 접합부분(242a) 및 상기 제1 반도체층(220)의 상부층(224)에 접합되는 제2 접합부분(244a)을 가질 수 있다. 여기서, 상기 제1 접 합부분(242a)은 상기 제2 반도체층(228)과 오믹 컨택을 이루고, 상기 제2 접합부분(244a)은 상기 제1 반도체층(220)의 상부층(224)과 쇼트키 컨택을 이룰 수 있다. 상기와 같은 구조의 반도체 소자(200a)는 본 발명의 다른 실시예에 따른 반도체 소자(200)에 비해 쇼트키 전극부(140d) 내에 별도의 오믹전극(예컨대, 도12의 제1 오믹전극(232))이 없는 구조를 가질 수 있다. 이에 따라, 쇼트키 전극부(140d) 내에 오믹전극을 형성하기 위한 별도의 공정이 부가되지 않을 수 있다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 도면이고, 도 17은 도 6에 도시된 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다.
도 16 및 도 17을 참조하면, 반도체 소자(200b)는 베이스 기판(212), 제1 반도체층(220), 오믹전극부(230b) 및 쇼트키 전극부(240)를 포함할 수 있다. 상기 제1 반도체층(220)은 상기 베이스 기판(110)의 전면 상에 차례로 적층된 하부층(222) 및 상기 하부층(222)에 비해 낮은 불순물 농도를 갖는 상부층(224)을 포함할 수 있다. 상기 상부층(224)의 상부면에는 복수의 돌출부들(225)가 형성되며, 상기 돌출부들(225) 상에는 상기 상부층(224)에 비해 높은 불순물 농도를 갖는 제2 반도체층(228)이 배치될 수 있다. 상기 오믹 전극부(230b)는 상기 제1 반도체층(200)의 배면(222a) 상에 배치될 수 있다. 이에 더하여, 상기 오믹 전극부(230b)는 상기 베이스 기판(212)에 형성된 리세스부(212a)에 내부에서 상기 배면(222a)에 접합되도록 배치될 수 있다. 상기 쇼트키 전극부(240)는 상기 제1 반도체층(220)의 전면을 덮도록 형성되어, 상기 돌출부들(225)과 서로 상하로 맞물려 요철 구조를 이룰 수 있다. 한편, 상기 제1 오믹전극(232a) 및 상기 제2 오믹전극(234a)은 상기 반도체층(210)의 중심(211)을 기준으로 하는 링 형상을 가질 수 있다. 예컨대, 상기 제1 및 제2 오믹전극들(232a, 234a)은 상기 중심(111)을 공유하는 링 형상을 가지되, 상기 제2 오믹전극(234a)은 상기 제1 오믹전극(232a)에 비해 큰 직경을 가질 수 있다. 이에 따라, 상기 제1 및 제2 오믹전극들(232a, 234a)은 상기 반도체층(220) 상에서 나이테 형상을 이룰 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 단계으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.
도 3a 및 도 3c는 도 1에 도시된 반도체 소자의 동작 상태를 설명하기 위한 도면들이다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자(100)의 제조 방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 도면이다.
도 10은 도 9에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 12는 도 11에 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 13a 및 도 13c는 도 11 및 도 12에 도시된 반도체 소자의 동작 상태를 설명하기 위한 도면들이다.
도 14a 내지 도 14d는 본 발명의 다른 실시예에 따른 반도체 소자(200)의 제조 방법을 설명하기 위한 도면들이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 일 변형예를 보여주는 도면이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 도면이다.
도 17은 도 6에 도시된 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 반도체 소자
110 : 베이스 기판
120 : 제1 반도체층
122 : 하부층
124 : 상부층
128 : 제2 반도체층
130 : 오믹 전극부
132 : 제1 오믹전극
134 : 제2 오믹전극
140 : 쇼트키 전극부

Claims (26)

  1. 베이스 기판;
    상기 베이스 기판상에 배치된 제1 반도체층;
    상기 제1 반도체층의 중앙 영역 상에 배치된 제1 오믹전극;
    상기 제1 반도체층의 가장자리 영역 상에서, 상기 제1 오믹전극을 둘러싸는 링 형상을 갖는 제2 오믹전극;
    상기 제1 반도체층과 상기 제1 오믹전극 사이에 개재된 제2 반도체층; 및
    상기 중앙 영역 상에서 제1 오믹전극을 덮으며, 상기 제2 오믹전극과 이격되는 쇼트키 전극부를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 오믹전극은 복수의 오믹 컨택 필라들을 포함하고,
    상기 쇼트키 전극부과 상기 오믹 컨택 필라들은 서로 상하로 맞물리는 요철 구조를 이루는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 오믹전극은 복수의 오믹 컨택 필라들을 포함하고,
    상기 오믹 컨택들은 상기 쇼트키 전극부의 내부에서 서로 격자 형상(grid configuration)을 이루도록 배치되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 오믹전극은 링 형상을 갖는 적어도 하나의 전극을 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 오믹전극은:
    상기 반도체층의 중심을 공유하며 서로 상이한 크기의 직경을 갖는 제1 전극 및 제2 전극을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 오믹 전극은 상기 쇼트키 전극부와 동일한 금속 물질로 이루어지고,
    상기 쇼트키 전극부는:
    상기 제2 반도체층에 접합되어 오믹 컨택을 이루는 제1 접합부분; 및
    상기 제1 반도체층에 접합되어 쇼트키 컨택을 이루는 제2 접합부분을 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 반도체층은 상방향으로 돌출된 돌출부를 구비하고,
    상기 제2 반도체층은 상기 돌출부 상에 배치된 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제1 반도체층은:
    상기 베이스 기판에 인접한 하부층; 및
    상기 하부층에 비해 낮은 불순물 농도를 갖는 상부층을 포함하고,
    상기 제2 반도체층은 상기 상부층에 비해 높은 불순물 농도를 갖는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제1 오믹전극은 상기 중앙 영역에서 상기 제2 반도체층과 접합하여 오믹 컨택을 이루고,
    상기 제2 오믹전극은 상기 가장자리 영역에서 상기 제1 반도체층과 접합하여 오믹 컨택을 이루고,
    상기 쇼트키 전극부는 상기 제1 오믹전극 주변의 상기 제2 반도체층에 접합하여 쇼트키 컨택을 이루는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 쇼트키 전극부는 상기 제1 반도체층 내부로 연장되되,
    상기 쇼트키 전극부의 하부면 높이는 상기 제2 반도체층의 상부면 높이에 비해 낮은 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제2 오믹전극은 상기 제1 반도체층의 내부로 연장된 반도체 소자.
  12. 제 1 항에 있어서,
    상기 제1 오믹전극 및 상기 제2 오믹전극 사이에 배치된 필드 플레이트를 더 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 필드 플레이트의 내측부는 상기 쇼트키 전극에 의해 덮혀지고, 상기 필드 플레이트의 외측부는 상기 제2 오믹전극의 상부 내측 일부를 덮고, 상기 필드 플레이트의 중앙부는 노출되는 반도체 소자.
  14. 베이스 기판;
    상기 베이스 기판 상에 배치된 제1 반도체층;
    상기 제1 반도체층의 중앙 영역 상에 배치되며, 복수의 오믹 컨택 필라들을 구비하는 제1 오믹전극;
    상기 제1 반도체층의 가장자리 영역 상에 배치된 제2 오믹전극; 및
    상기 제1 오믹 컨택 필라들에 접합되는 제1 접합부분 및 상기 제1 반도체층과 접합되는 제2 접합 부분을 갖는 쇼트키 전극부를 포함하되,
    상기 반도체층과 상기 제2 접합부분이 접합하여 생성되는 상기 제1 반도체층 내 공핍 영역은 상기 제1 오믹전극과 상기 쇼트키 전극부로부터 상기 제2 오믹전극으로의 전류 흐름을 허용 또는 차단하도록 제공되는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 쇼트키 전극부는 상기 제1 오믹 컨택 필라들과 서로 상하로 맞물려 요철 구조를 이루는 반도체 소자.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 베이스 기판을 준비하는 단계;
    상기 베이스 기판 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층의 일부 영역에 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층의 상부에 제1 오믹전극을 형성하는 단계;
    상기 제1 반도체층의 가장자리 영역에 상기 제1 오믹전극을 둘러싸는 제2 오믹전극을 형성하는 단계; 및
    상기 반도체층의 중앙 영역 상에 상기 제1 오믹전극을 덮는 쇼트키 전극부를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  20. 제 19 항에 있어서,
    상기 제1 오믹전극을 형성하는 단계는 복수의 오믹 컨택 필라들을 형성하는 단계를 포함하되,
    상기 오믹 컨택 필라들은 상기 제1 오믹전극이 형성될 상기 제1 반도체층 영역을 제외한 영역의 상기 제1 반도체층 영역에 리세스부를 형성하여 이루어지는 반도체 소자 제조 방법.
  21. 제 19 항에 있어서,
    상기 제1 오믹전극을 형성하는 단계는 상기 제1 반도체층 상에서 나이테 형상으로 제공되는 제1 및 제2 전극을 형성하는 단계를 포함하되,
    상기 제1 및 제2 전극들은 상기 제1 오믹전극이 형성될 상기 제1 반도체층 영역을 제외한 영역의 상기 제1 반도체층 영역에 리세스부를 형성하여 이루어지는 반도체 소자 제조 방법.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 리세스부의 하부면 높이는 상기 제2 반도체층의 하부면 높이에 비해 낮게 형성되는 반도체 소자 제조 방법.
  23. 제 19 항에 있어서,
    상기 제1 반도체층을 형성하는 단계는:
    상기 베이스 기판 상에 하부층을 형성하는 단계; 및
    상기 하부층에 비해 낮은 불순물 농도를 갖는 상부층을 형성하는 단계를 포함하고,
    상기 제2 반도체층을 형성하는 단계는 상기 상부층에 비해 높은 불순물 농도를 갖는 반도체막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  24. 제 23 항에 있어서,
    상기 상부층을 형성하는 단계는 상기 하부층을 시드층(seed layer)로 사용하는 에피택시얼 성장 공정을 수행하는 단계를 포함하고,
    상기 제2 반도체층을 형성하는 단계는 상기 상부층을 시드층(seed layer)로 사용하는 에피택시얼 성장 공정과 증착 공정 중 어느 하나를 수행하는 단계를 포함하는 반도체 소자 제조 방법.
  25. 제 19 항에 있어서,
    상기 쇼트키 전극부와 상기 제2 오믹전극 사이의 상기 제1 반도체층 상에 필드 플레이트를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  26. 제 25 항에 있어서,
    상기 제2 오믹전극을 형성하는 단계는 외측부 일부가 상기 제2 오믹전극의 상부 일부를 덮고, 내측부 일부가 상기 쇼트키 전극부에 의해 덮혀지는 금속막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
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US9406709B2 (en) 2010-06-22 2016-08-02 President And Fellows Of Harvard College Methods for fabricating and using nanowires
US9000353B2 (en) 2010-06-22 2015-04-07 President And Fellows Of Harvard College Light absorption and filtering properties of vertically oriented semiconductor nano wires
US8866065B2 (en) 2010-12-13 2014-10-21 Zena Technologies, Inc. Nanowire arrays comprising fluorescent nanowires
US9478685B2 (en) * 2014-06-23 2016-10-25 Zena Technologies, Inc. Vertical pillar structured infrared detector and fabrication method for the same
US8546742B2 (en) 2009-06-04 2013-10-01 Zena Technologies, Inc. Array of nanowires in a single cavity with anti-reflective coating on substrate
US8748799B2 (en) 2010-12-14 2014-06-10 Zena Technologies, Inc. Full color single pixel including doublet or quadruplet si nanowires for image sensors
US8229255B2 (en) 2008-09-04 2012-07-24 Zena Technologies, Inc. Optical waveguides in image sensors
US9515218B2 (en) 2008-09-04 2016-12-06 Zena Technologies, Inc. Vertical pillar structured photovoltaic devices with mirrors and optical claddings
US9299866B2 (en) 2010-12-30 2016-03-29 Zena Technologies, Inc. Nanowire array based solar energy harvesting device
US8274039B2 (en) 2008-11-13 2012-09-25 Zena Technologies, Inc. Vertical waveguides with various functionality on integrated circuits
KR101051578B1 (ko) * 2009-09-08 2011-07-22 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR101120921B1 (ko) * 2010-03-25 2012-02-27 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR101214742B1 (ko) * 2010-12-09 2012-12-21 삼성전기주식회사 질화물계 반도체 소자 및 그 제조 방법
KR20120120826A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
KR20120120827A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
US9806217B2 (en) * 2014-04-30 2017-10-31 William Marsh Rice University Fully integrated CMOS-compatible photodetector with color selectivity and intrinsic gain
TWI748856B (zh) * 2021-01-29 2021-12-01 錼創顯示科技股份有限公司 微型發光二極體及顯示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620926B1 (ko) * 2001-10-31 2006-09-13 산요덴키가부시키가이샤 집적형 쇼트키 배리어 다이오드 및 그 제조 방법
JP2006278570A (ja) * 2005-03-28 2006-10-12 Nippon Telegr & Teleph Corp <Ntt> ショットキーダイオード、電界効果トランジスタおよびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102137A (ja) 1991-10-08 1993-04-23 Sharp Corp 窒化シリコンパツシベーシヨン膜形成方法
JP3173117B2 (ja) 1992-03-30 2001-06-04 株式会社村田製作所 ショットキーバリア半導体装置
JPH0737927A (ja) 1993-07-20 1995-02-07 Murata Mfg Co Ltd 半導体デバイス
DE19723176C1 (de) * 1997-06-03 1998-08-27 Daimler Benz Ag Leistungshalbleiter-Bauelement und Verfahren zu dessen Herstellung
US6768146B2 (en) * 2001-11-27 2004-07-27 The Furukawa Electric Co., Ltd. III-V nitride semiconductor device, and protection element and power conversion apparatus using the same
US6846731B2 (en) * 2002-01-04 2005-01-25 Rutgers, The State University Of New Jersey Schottky diode with silver layer contacting the ZnO and MgxZn1-xO films
US7084475B2 (en) * 2004-02-17 2006-08-01 Velox Semiconductor Corporation Lateral conduction Schottky diode with plural mesas
JP4610207B2 (ja) * 2004-02-24 2011-01-12 三洋電機株式会社 半導体装置およびその製造方法
JP2007036052A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体整流素子
US7274083B1 (en) * 2006-05-02 2007-09-25 Semisouth Laboratories, Inc. Semiconductor device with surge current protection and method of making the same
JP2009158519A (ja) * 2007-12-25 2009-07-16 Toyota Motor Corp 半導体装置及びその製造方法
JP5546759B2 (ja) * 2008-08-05 2014-07-09 トヨタ自動車株式会社 半導体装置及びその製造方法
US7898004B2 (en) * 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
US8013414B2 (en) * 2009-02-18 2011-09-06 Alpha & Omega Semiconductor, Inc. Gallium nitride semiconductor device with improved forward conduction
US7842974B2 (en) * 2009-02-18 2010-11-30 Alpha & Omega Semiconductor, Inc. Gallium nitride heterojunction schottky diode
KR101058593B1 (ko) * 2009-09-08 2011-08-22 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR101051578B1 (ko) * 2009-09-08 2011-07-22 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR101067114B1 (ko) * 2009-09-08 2011-09-22 삼성전기주식회사 반도체 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620926B1 (ko) * 2001-10-31 2006-09-13 산요덴키가부시키가이샤 집적형 쇼트키 배리어 다이오드 및 그 제조 방법
JP2006278570A (ja) * 2005-03-28 2006-10-12 Nippon Telegr & Teleph Corp <Ntt> ショットキーダイオード、電界効果トランジスタおよびその製造方法

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