KR101067114B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 배치된 반도체층, 상기 반도체층 상에서 제1 방향으로 길게 배치되는 오믹 전극 라인들을 가지는 오믹 전극부, 상기 반도체층 상에서 상기 오믹 전극 라인들로부터 이격되며 상기 제1 방향으로 길게 배치되는 쇼트키 전극 라인들을 가지는 쇼트키 전극부를 포함하되, 상기 오믹 전극 라인들과 상기 쇼트키 전극 라인들은 서로 교대로 평행하게 배치되고, 오믹 전극부는 반도체층 상에서 쇼트키 전극 라인들에 의해 덮히는 제1 오믹 전극을 더 포함한다.
반도체 소자, 다이오드, 오믹 전극, 쇼트키 전극, 쇼트키 다이오드, 오믹 다이오드,

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 쇼트키 다이오드 구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자들 중 능동소자는 증폭기, 전압 조정기, 전류 조정기, 발진기, 그리고 논리 게이트 등과 같은 회로를 구성하기 위해 사용된다. 능동소자들 중 다이오드는 검파 소자, 정류 소자, 그리고 스위칭 소자로 널리 사용된다. 대표적인 다이오드로는 정전압 다이오드(voltage regulator diode), 가변용량 다이오드(variable capacitance diode), 포토 다이오드(photo diode), 발광 다이오드(Light Emitting Diode:LED), 제너 다이오드(zener diode), 건 다이오드(gunn diode), 그리고 쇼트키 다이오드(schottky diode) 등이 있다.
상술한 다이오드들 중 쇼트키 다이오드는 금속과 반도체 접합을 갖는 쇼트키 접합을 이용하는 다이오드로서, 빠른 속도의 스위칭 동작이 가능하고 낮은 순방향 전압으로 구동될 수 있는 장점을 갖는다. 보통 쇼트키 다이오드와 같은 질화물계 반도체 소자는 애노드 전극으로 쇼트키 컨택을 갖고, 캐소드 전극으로 오믹 컨택을 갖는다. 그러나, 이러한 구조의 쇼트키 다이오드는 낮은 온-전압 및 온 전류를 만족시키는 것과 역방향 누설 전류를 감소시키는 것이 서로 트레이드 오프(trade-off) 관계에 있다. 이에 따라, 낮은 온-전압으로 동작이 가능함과 동시에 역방향 누설 전류를 감소시킬 수 있는 질화물계 반도체 소자를 개발하는데 어려움이 있다.
본 발명이 해결하고자 하는 과제는 낮은 온 전압으로 동작이 가능한 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 역방향 누설 전류량을 감소시킨 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 항복 전류를 증가시키는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 높은 순방향 전류량을 갖는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 배치된 반도체층, 상기 반도체층 상에서 제1 방향으로 길게 배치되는 오믹 전극 라인들을 가지는 오믹 전극부, 그리고 상기 반도체층 상에서 상기 오믹 전극 라인들로부터 이격되며 상기 제1 방향으로 길게 배치되는 쇼트키 전극 라인들을 가지는 쇼트키 전극부를 포함하되, 상기 오믹 전극 라인들과 상기 쇼트키 전극 라인들은 교대로 평행하게 배치되고, 상기 오믹 전극부는 상기 반도체층 상에서 상기 쇼트키 전극 라인들에 의해 덮히는 제1 오믹 전극을 더 포함한다.
본 발명의 실시예에 따르면, 상기 오믹 전극부는 상기 오믹 전극 라인들의 일단들 각각에 연결되는 오믹 전극판을 더 포함하고, 상기 쇼트키 전극부는 상기 쇼트키 전극 라인들의 일단들 각각에에 연결되는 쇼트키 전극판을 더 포함하되, 상기 오믹 전극부와 상기 쇼트키 전극부는 상기 오믹 전극 라인들 중 두 개 사이에 상기 쇼트키 전극 라인들 중 하나가 배치됨으로써, 깍지낀 형상(interdigited configuration)을 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 오믹 전극부는 상기 반도체층 상에서 상기 쇼트키 전극 라인들에 의해 덮히는 제1 오믹 전극을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹 전극은 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들로 이루어지고, 상기 오믹 컨택 필라들과 상기 쇼트키 전극 라인들은 서로 상하로 맞물려 요철 구조(prominence and depression structure)를 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 오믹 전극부는 상기 반도체층 상에서 상기 쇼트키 전극 라인들에 의해 덮히는 제1 오믹 전극을 더 포함하되, 상기 제1 오믹 전극은 상기 제1 방향을 따라 길게 배치된 라인을 갖는 오믹 컨택 라인들을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층은 내부에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)를 생성하도록 제공되되, 상기 반도체층은 상기 베이스 기판 상에 배치되며, 갈륨질화물(GaN)을 갖는 제1 질화막 및 상기 제1 질화막 상에 배치되며 알루미늄갈륨질화물(AlGaN)을 갖는 제2 질화막을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층은 상기 베이스 기판에 인접한 하부층 및 상기 하부층에 비해 낮은 불순물 농도를 갖는 상부층을 포함하고, 상기 반 도체 소자는 상기 상부층 상에 배치되며, 상기 상부층에 비해 높은 불순물 농도를 갖는 제2 반도체층을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 상부층에는 상방향으로 돌출된 돌출부가 더 제공되고, 상기 제2 반도체층은 상기 돌출부 상에 배치될 수 있다.
본 발명의 실시예에 따르면, 상기 쇼트키 전극부는 상기 제1 오믹전극에 접합하는 제1 접합부분 및 상기 제1 오믹전극과 상기 오믹 전극 라인들 사이의 영역의 상기 반도체층에 접합하는 제2 접합부분을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층은 상기 베이스 기판 상의 제1 질화막 및 상기 제1 질화막 상에 배치되고, 상기 제1 질화막에 비해 넓은 에너지 밴드를 갖는 제2 질화막을 포함하되, 상기 쇼트키 전극부의 상기 제2 접합부분은 상기 제2 질화막 내부로 연장되고, 상기 제1 질화막으로부터 이격될 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층은 상기 베이스 기판 상의 제1 질화막 및 상기 제1 질화막 상에 배치되고, 상기 제1 질화막에 비해 넓은 에너지 밴드를 갖는 제2 질화막을 포함하되, 상기 쇼트키 전극부의 상기 제2 접합부분은 상기 제2 질화막을 관통하여 상기 제1 질화막 내부로 연장될 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층은 상기 베이스 기판 상의 제1 질화막 및 상기 제1 질화막 상에 배치되고, 상기 제1 질화막에 비해 넓은 에너지 밴드를 갖는 제2 질화막을 포함하되, 상기 오믹 전극부는 상기 제2 질화막 내부로 연장되고, 상기 제1 질화막으로부터 이격될 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층은 상기 베이스 기판 상의 제1 질 화막 및 상기 제1 질화막 상에 배치되고, 상기 제1 질화막에 비해 높은 에너지 밴드를 갖는 제2 질화막을 포함하되, 상기 오믹 전극부는 상기 제1 질화막을 관통하여 상기 제2 질화막 내부로 연장될 수 있다.
본 발명의 실시예에 따르면, 상기 오믹 전극 라인들 및 상기 쇼트키 전극 라인들 사이의 상기 반도체층 상에 배치된 필드 플레이트(Field Plate)를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 필드 플레이트의 일측부는 상기 오믹 전극부에 의해 덮혀지고, 상기 일측부의 반대편인 상기 필드 플레이트의 타측부는 상기 쇼트키 전극부에 의해 덮혀질 수 있다.
본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 배치된 반도체층, 상기 반도체층 상에 배치되는 제1 오믹전극 및 오믹 전극 라인들을 갖는 오믹 전극부 및 상기 제1 오믹전극을 덮으며 상기 오믹 전극 라인들과 평행하게 배치되는 쇼트키 전극 라인들을 가지는 쇼트키 전극부를 포함하되, 상기 반도체층과 상기 쇼트키 전극부가 접합하여 생성되는 상기 반도체층 내 공핍 영역은 상기 반도체 소자의 온-전압 구동시에는 상기 2차원 전자 가스로부터 이격되도록 제공되고, 상기 반도체 소자의 오프-전압 구동시 상기 2차원 전자 가스로 확장되도록 제공될 수 있다.
본 발명의 실시예에 따르면, 상기 오믹 전극부와 상기 쇼트키 전극부는 상기 오믹 전극 라인들과 상기 쇼트키 전극 라인들이 서로 교대로 배치됨으로써, 서로 깍지낀 형상을 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극은 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들로 이루어지되, 상기 오믹 컨택 필라들과 상기 쇼트키 전극 라인들은 서로 상하로 맞물려 요철 구조(prominence and depression structure)를 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극은 상기 오믹 전극 라인의 길이 방향을 따라 길게 배치되는 오믹 전극 라인들로 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층은 내부에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)를 생성하도록 제공되되, 상기 반도체층은 상기 베이스 기판 상에 배치되며, 갈륨질화물(GaN)을 갖는 제1 질화막 및 상기 제1 질화막 상에 배치되며, 알루미늄갈륨질화물(AlGaN)을 갖는 제2 질화막을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층은 상기 베이스 기판에 인접한 하부층 및 상기 하부층에 비해 낮은 불순물 농도를 갖는 상부층을 포함하고, 상기 반도체 소자는 상기 상부층 상에 배치되며, 상기 상부층에 비해 높은 불순물 농도를 갖는 제2 반도체층을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 소자가 쇼트키 전극부의 온-전압보다 같거나 높은 순방향 전압으로 구동되는 경우의 상기 공핍 영역은 상기 쇼트키 전극부로부터 상기 오믹 전극 라인들로의 전류 흐름을 허용하도록 제공될 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 소자가 쇼트키 전극부의 온-전압보다 낮은 순방향 전압으로 구동되는 경우의 상기 공핍 영역은 상기 쇼트키 전극부로 부터 상기 오믹 전극 라인들로의 전류 흐름을 차단할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 소자가 역방향 전압으로 구동되는 경우의 상기 공핍 영역은 상기 제1 오믹 전극으로부터 상기 오믹 전극 라인들로의 전류 흐름을 차단할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 베이스 기판을 준비하는 단계, 상기 베이스 기판 상에 반도체층을 형성하는 단계, 상기 반도체층 상에 오믹 전극 라인들을 가지는 오믹 전극부를 형성하는 단계 및 상기 반도체층 상에 상기 오믹 전극 라인들로부터 이격되며, 상기 오믹 전극 라인들과 평행하는 쇼트키 전극 라인들을 갖는 쇼트키 전극부를 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 오믹 전극부를 형성하는 단계는 상기 오믹 전극 라인들의 일단에 연결되는 오믹 전극판을 형성하는 단계를 더 포함하고, 상기 쇼트키 전극부는 상기 쇼트키 전극 라인들의 일단에 연결되는 쇼트키 전극판을 형성하는 단계를 더 포함하되, 상기 오믹 전극부와 상기 쇼트키 전극부는 상기 오믹 전극 라인들 중 두 개의 라인들 사이에 상기 쇼트키 전극 라인들 중 하나의 라인이 배치됨으로써, 깍지낀 형상(interdigited configuration)을 이루도록 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 오믹 전극 라인들 및 상기 오믹 전극판을 형성하는 단계는 인-시츄(in-situ)로 이루어지고, 상기 쇼트키 전극 라인들 및 상기 쇼트키 전극판을 형성하는 단계는 인-시츄로 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층을 형성하는 단계는 상기 베이스 기판 상에 갈륨질화물(GaN)을 갖는 제1 질화막을 형성하는 단계 및 상기 제1 질화막 상에 알루미늄갈륨질화물(AlGaN)을 갖는 제2 질화막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층을 형성하는 단계는 상기 베이스 기판 상에 높은 불순물 농도를 갖는 하부층을 형성하는 단계 및 상기 하부층 상에 상기 하부층에 비해 낮은 불순물 농도를 갖는 상부층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층과 상기 제1 오믹전극 사이에 제2 반도체층을 형성하는 단계를 더 포함하되, 상기 제2 반도체층을 형성하는 단계는 상기 반도체층의 상부층에 비해 높은 불순물 농도를 갖는 반도체막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 오믹 전극부를 형성하는 단계는 상기 반도체층을 일부 영역을 선택적으로 식각하여 상기 반도체층에 리세스부를 형성하는 단계 및 상기 리세스부에 상기 쇼트키 전극부와 상이한 재질의 제1 금속막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 쇼트키 전극부를 형성하는 단계는 상기 반도체층 일부 영역을 선택적으로 식각하여, 상기 반도체층에 리세스부를 형성하는 단계 및 상기 리세스부에 상기 오믹 전극부와 상이한 재질의 제2 금속막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 오믹 전극부와 상기 쇼트키 전극부 사이의 상기 반도체층 영역 상에 필드 플레이트(field plate)를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 오믹 전극부를 형성하는 단계는 상기 반도체층 상에 상기 쇼트키 전극라인들에 의해 덮혀지는 제1 오믹전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극을 형성하는 단계는 상기 오믹 전극 라인들 사이의 상기 반도체층 상에 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 오믹전극을 형성하는 단계는 상기 오믹 전극 라인들 사이의 상기 반도체층 상에 상기 오믹 전극 라인들에 평행하는 오믹 컨택 라인들을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 소자는 순방향 동작시 구동 전압이 쇼트키 다이오드의 온-전압에 비해 큰 경우에는 오믹전극과 쇼트키 전극부를 통해 동시에 전류가 흐르게 되고, 순방향 동작시 구동 전압이 쇼트키 다이오드의 온-전압에 비해 낮은 상태에서도 쇼트키 전극부의 하부에 위치된 제1 오믹전극에 의해 전류가 흐를 수 있다. 이에 따라, 본 발명에 따른 반도체 소자는 순방향 전류량이 증가되어, 낮은 구동 전압에서도 동작이 가능할 수 있다
본 발명에 따른 반도체 소자는 역방향으로 구동될 때, 쇼트키 전극부에 의해 생성되는 공핍 영역에 의해 2차원 전자 가스를 단락시킴으로써, 전류의 흐름을 안정적으로 차단할 수 있어, 높은 역방향 항복 전압 특성을 가질 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 순방향 전류량을 증가시키고, 역방향 누설 전류량을 감소시킴으로써, 반도체 소자의 전력 변환 효율을 향상시키고, 동작 속도를 향상시킨 반도체 소자를 형성할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭할 수 있다.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단 면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 첨부한 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이고, 도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 베이스 기판(110), 반도체층(120), 오믹 전극부(130), 그리고 쇼트키 전극부(140)를 포함할 수 있다.
상기 베이스 기판(110)은 쇼트키 다이오드 구조를 갖는 반도체 소자를 형성하기 위한 플레이트일 수 있다. 예컨대, 상기 베이스 기판(110)은 반도체 기판일 수 있다. 일 예로서, 상기 베이스 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다.
상기 반도체층(120)은 상기 베이스 기판(110) 상에 배치될 수 있다. 일 예로서, 상기 반도체층(120)은 상기 베이스 기판(110) 상에 차례로 적층된 제1 질화막(122) 및 제2 질화막(124)을 포함할 수 있다. 상기 제2 질화막(124)은 상기 제1 질화막(122)에 비해 넓은 에너지 밴드 갭을 갖는 물질로 이루어질 수 있다. 이에 더하여, 상기 제2 질화막(124)은 상기 제1 질화막(122)에 비해 상이한 격자 상수를 갖는 물질로 이루어질 수 있다. 예컨대, 상기 제1 질화막(122) 및 상기 제2 질화막(124)은 Ⅲ-질화물계 물질을 포함하는 막일 수 있다. 보다 구체적으로 상기 제1 질화막(122) 및 상기 제2 질화막(124)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 그리고 인듐 알루미늄 갈륨 질화물(InAlGaN) 중에서 선택된 어느 하나로 형성될 수 있다. 일 예로서, 상기 제1 질화막(122)은 갈륨 질화막이고, 상기 제2 질화막(124)은 알루미늄 갈륨 질화막일 수 있다. 여기서, 상기 반도체층(120) 중 적어도 상기 제1 질화막(122)을 고저항도(high resistivity) 또는 P-type의 갈륨 질화물(GaN)로 형성함으로써, 상기 반도체 소자(100)의 누설 전류를 감소시킬 수 있다.
상기와 같은 구조의 반도체층(120)에는 상기 제1 질화막(122)과 상기 제2 질화막(124)의 경계면에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성될 수 있다. 상기 반도체 소자(100)의 동작시 전류의 흐름은 상기 2차원 전자 가스(2DEG)를 통해 이루어질 수 있다. 한편, 상기 베이스 기판(110)과 상기 제1 질화막(122) 사이에는 상기 베이스 기판(110)과 상기 제1 질화막(122) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위한 소정의 버퍼막(미도시)이 더 제공될 수 있다.
상기 오믹 전극부(130)는 상기 제2 질화막(124) 상에 배치될 수 있다. 일 예로서, 상기 오믹 전극부(130)는 제1 오믹전극(132) 및 제2 오믹전극(134)을 포함할 수 있으며, 상기 제2 오믹전극(134)은 오믹 전극판(134a) 및 오믹 전극라인들(134b)을 포함할 수 있다. 상기 제1 오믹전극(132)은 섬(island) 형상의 횡단면을 갖는 적어도 하나의 오믹 컨택 필라로 이루어질 수 있다. 예컨대, 상기 제1 오믹전극(132)은 복수의 오믹 컨택 필라들로 이루어지고, 상기 오믹 컨택 필라들은 상기 오믹전극라인들(134b)의 길이 방향(이하, 제1 방향:X1)을 따라 일정 간격이 이격되어 배치될 수 있다. 상기 오믹 전극판(134a)은 대체로 사각판 형상을 가질 수 있다. 상기 오믹 전극 라인들(134b)은 상기 오믹 전극판(134a)의 일측으로부터 상기 제1 방향(X1)을 향해 연장된 라인 형상을 가질 수 있다. 이에 더하여, 상기 오믹 전극라인들(134b)은 서로 일정 간격이 이격되어 평행하게 배치될 수 있다.
상기 쇼트키 전극부(140)는 상기 반도체층(120) 상에서 상기 오믹 전극부(130)와 대향되어 배치될 수 있다. 상기 쇼트키 전극부(140)는 쇼트키 전극판(141) 및 쇼트키 전극 라인들(143)을 포함할 수 있다. 상기 쇼트키 전극판(141)은 대체로 사각 플레이트 형상을 가질 수 있다. 상기 쇼트키 전극판(141)은 상기 제2 질화막(124) 상에서 상기 제1 오믹전극(132)을 사이에 두고 상기 제2 오믹 전극부(134)로부터 이격되어 배치될 수 있다. 상기 쇼트키 전극라인들(143)은 상기 오믹 전극판(134a)과 마주보는 상기 쇼트키 전극판(141)의 일면으로부터 상기 오믹 전극판(132)을 향해 연장되는 라인 형상을 가질 수 있다. 여기서, 상기 쇼트키 전극 라인들(143) 중 어느 하나는 두 개의 오믹 전극 라인들(134b) 사이에 개재되도록 배치될 수 있다. 이에 더하여, 상기 쇼트키 전극라인들(143)은 상기 제1 오믹전극(132)을 덮도록 제공될 수 있다. 이에 따라, 쇼트키 전극부(140)는 상기 제1 오믹전극(132)의 상부면에 접합하는 제1 접합부분(142) 및 상기 반도체층(120)의 상부면에 접합하는 제2 접합부분(144)을 포함할 수 있다. 상기 제2 접합부분(144)에 인접하는 상기 반도체층(120) 내에는 공핍 영역(Depletion Region:DR)이 생성될 수 있다.
한편, 상기 오믹 전극부(130) 및 쇼트키 전극부(140)는 다양한 물질로 형성될 수 있다. 일 예로서, 상기 오믹 전극부(130)는 동일한 금속 물질로 형성되고, 상기 쇼트키 전극부(140)는 상기 오믹 전극부(130)와 상이한 금속 물질로 형성될 수 있다. 이 경우 상기 오믹 전극부(130)는 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 알루미늄(Al), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn)으로부터 이루어진 금속 원소들 중 적어도 어느 하나의 금속으로 형성되고, 상기 쇼트키 전극부(140)는 상기 금속 원소들 중 적어도 상기 어느 하나의 금속 원소와는 다른 금속 원소의 금속 물질로 형성될 수 있다. 또는, 다른 예로서, 상기 오믹 전극부들(130) 및 쇼트키 전극(140)은 서로 동일한 금속 물질로 형성될 수 있다.
상기와 같은 구조의 반도체 소자(100)는 상기 오믹 전극라인들(134b)과 쇼트키 전극라인들(143)이 상기 반도체층(120) 상에서 서로 깍지낀 형 상(interdigitated configuration)을 이룰 수 있다. 이에 더하여, 상기 쇼트키 전극부(140)는 상기 제1 오믹전극(132)의 오믹 컨택 필라들을 덮음으로써, 상기 쇼트키 전극부(140)와 상기 제1 오믹전극(132)은 서로 상하로 맞물리는 요철 구조(prominence and depression structure)를 이룰 수 있다.
또한, 상기와 같은 구조의 반도체 소자(100)는 각각의 상기 제1 오믹전극(132)이 상기 쇼트키 전극라인들(143)의 하부에서 상기 제2 질화막(124)에 접합되어 오믹 컨택을 이루고, 상기 제2 오믹전극(134)이 상기 오믹 전극 라인들(134b) 사이의 상기 제2 질화막(124)에 접합되어 오믹 컨택을 이룰 수 있다. 상기 쇼트키 전극부(140)는 상기 제1 오믹전극(132)에 접합되어 오믹 컨택을 이루는 제1 접합부분(142) 및 상기 제2 질화막(124)에 접합되어 쇼트키 컨택을 이루는 제2 접합부분(144)을 포함할 수 있다. 이 경우 상기 쇼트키 전극부(140)는 애노드 전극으로 사용되고, 오믹 전극부(130)은 캐소드 전극으로 사용될 수 있다.
상술한 바와 같이, 상기와 같은 반도체 소자(100)는 오믹 전극부(130)와 쇼트키 전극부(140)의 일부가 서로 깍지낀 형상을 이루도록 제공됨으로써, 상기 오믹 전극부(130)와 상기 쇼트키 전극부(140) 간의 단위 면적당 전류량을 증가시킬 수 있다. 이에 따라, 상기 반도체 소자(100)는 순방향으로의 전류량을 증가시킬 수 있어, 동작 속도 및 소자의 전력 변환 효율이 향상될 수 있다. 또한, 상기 반도체 소자(100)는 상기 쇼트키 전극부(140)의 형성 영역에 섬 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들로 이루어진 제1 오믹전극(140)을 구비함으로써, 역방향 전압 구동시 역방향 누설 전류량을 감소시킬 수 있다.
계속해서, 앞서 도 1 및 도 2를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 다양한 동작 상태를 상세히 설명한다.
도 3a 및 도 3c는 도 1에 도시된 반도체 소자의 동작 상태를 설명하기 위한 도면들이다. 도 3a은 쇼트키 전압의 온 전압보다 같거나 높은 순방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 3a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 쇼트키 전압의 온 전압보다 같거나 높은 제1 순방향 전압으로 구동되는 경우, 제2 반도체층(120)과 쇼트키 전극부(140)의 접합 부분에 생성되는 공핍 영역(Depletion Region:DR1)은 상대적으로 축소될 수 있다. 이에 따라, 상기 쇼트키 전극부(140)로부터 2차원 전자 가스(2DEG)를 경유하는 제1 전류경로(Current Path:CP1) 및 상기 제1 오믹전극들(132)로부터 2차원 전자 가스(2DEG)를 경유하는 제2 전류 경로(Current Path:CP2)를 통해 전류가 흐를 수 있다. 이 경우 상기 반도체 소자(100)의 순방향 전류량이 증가하므로, 낮은 온-전압으로도 상기 반도체 소자(100)의 구동이 가능할 수 있다.
도 3b는 쇼트키 전압의 온 전압보다 낮은 순방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 3b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 쇼트키 전압의 온 전압보다 낮은 제2 순방향 전압으로 구동되는 경우, 제2 반도체층(120)과 쇼트키 전극부(140)의 접합 부분에 생성되는 공핍 영역(DR2)은 앞서 도 3a에서 설명한 제1 순방향 전압으로 구동되는 경 우의 공핍 영역(DR1)에 비해 확장될 수 있다. 이와 같이 확장된 공핍 영역(DR2)은 제2 반도체층(124)과 쇼트키 전극부(140) 간의 전류 흐름을 차단시킬 정도로 충분할 수 있다. 그러나, 상기 제2 순방향 전압은 상기 공핍 영역(DR2)이 상기 2차원 전자 가스(2DEG) 영역까지 확장되지 않도록 조절될 수 있다. 이에 따라, 상기 반도체 소자(100)는 제2 전류경로(CP2) 만을 이용하여 전류가 흐를 수 있다.
도 3c는 역방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 3c를 참조하면, 반도체 소자(100)가 역방향 전압으로 구동되는 경우, 공핍 영역(D3)은 도 3b에 도시된 공핍 영역(DR2)에 비해 2차원 전자 가스(2DEG) 영역까지 확장될 수 있다. 이러한 공핍 영역(DR3)은 2차원 전자 가스(2DEG)를 단선시킴으로써, 제1 및 제2 전류경로들(CP1, CP2)을 경유하는 전류 흐름을 모두 차단시킬 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자(100)는 순방향 동작시 구동 전압이 쇼트키 다이오드의 온 전압에 비해 낮은 상태에서도 쇼트키 전극부(140)의 하부에 위치된 제1 오믹전극(132)에 의해 제2 오믹전극(134)으로 전류가 흐를 수 있고, 상기 구동 전압이 쇼트키 다이오드의 온 전압에 비해 높은 상태에서는 제1 오믹전극(132)과 상기 쇼트키 전극부(140)를 통해 동시에 전류가 흐를 수 있다. 이에 따라, 상기 반도체 소자(100)는 순방향 전류량을 증가시킬 수 있으므로, 낮은 구동 전압에서도 동작이 가능할 수 있다. 또한, 역방향으로 구동될 때, 쇼트키 전극부(140)에 의해 생성되는 공핍 영역(DR3)에 의해 2차원 전자 가스(2DEG)를 단락시킴으로써, 전류의 흐름을 안정적으로 차단할 수 있다.
이하, 상술한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 여기서, 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자에 대한 중복되는 내용은 생략하거나 간소화할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 4a를 참조하면, 베이스 기판(110)을 준비할 수 있다. 상기 베이스 기판(110)을 준비하는 단계는 반도체 기판을 준비하는 단계를 포함할 수 있다. 상기 반도체 기판(110)을 준비하는 단계는 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판을 준비하는 단계를 포함할 수 있다.
상기 베이스 기판(110) 상에 반도체층(120)을 형성할 수 있다. 상기 반도체층(120)을 형성하는 단계는 상기 베이스 기판(110) 상에 제1 질화막(122)을 형성하는 단계 및 상기 제1 질화막(122) 상에 제2 질화막(124)을 형성하는 단계를 포함할 수 있다. 일 예로서, 상기 반도체층(120)을 형성하는 단계는 상기 베이스 기판(110)을 시드층(seed layer)로 사용하여 상기 제1 질화막(122)을 에피택시얼 성장시킨 이후에, 상기 제1 질화막(122)을 시드층(seed layer)로 사용하여 상기 제2 질화막(124)을 에피택시얼 성장시켜 이루어질 수 있다. 상기 제1 및 제2 질화막들(122, 124)을 형성하기 위한 에피택시얼 성장 공정(Epitaxial Growth Precess)으로는 분자 빔 에피택시얼 성장 공정(Molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(Atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation Organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation Organometallic vapor phase epitaxyial growth process), 하이브리드 기상 에피택시얼 성장 공정(Hybrid Vapor Phase Epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다. 또는, 다른 예로서, 상기 제1 및 제2 질화막들(122, 124)을 형성하기 위한 공정으로는 화학기상증착 공정(Chemical Vapor Deposition Process) 및 물리적 기상증착 공정(Phisical Vapor Deposition Process) 중 어느 하나가 사용될 수 있다.
상기 반도체층(120) 상에 오믹 전극부(130)를 형성할 수 있다. 예컨대, 상기 제2 질화막(124) 상에 제1 금속막을 형성할 수 있다. 상기 제1 금속막을 형성하는 단계는 상기 제2 질화막(124) 상에 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 알루미늄(Al), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나를 포함하는 금속막을 콘포말(conformal)하게 형성하는 단계를 포함할 수 있다. 그 후 상기 제1 금속막 상에 제1 포토레지스트 패턴(PR1)을 이용한 식각 공정을 수행하여 상기 반도체층(120) 상에 오믹 전극부(130)를 형성할 수 있다. 이에 따라, 상기 제2 질화막(124) 상에는 앞서 도 1 및 도 2를 참조하여 설명한 오믹 컨택 필라들을 갖는 제1 오믹전극(132) 및 오믹전극판(134a)과 오믹전극라인들(134b)을 갖는 제2 오믹전극(134)이 형성될 수 있다. 여기서, 상기 제1 오믹전극(132) 및 상기 제2 오믹전극(134)은 동일한 식각 공정에 의해 동시에 형성되므로, 상기 제1 오믹전극(132) 및 제2 오믹전극(134)은 동일한 금속물질로 형성될 수 있다. 예컨대, 상기 제1 및 제2 오믹전극들(132, 134)은 인-시츄 방식으로 동시에 형성될 수 있다. 한편, 상기 제1 금속막을 식각하기 이전에 상기 제1 금속막을 평탄화하는 공정이 부가될 수도 있다. 상기 식각 공정이 수행된 후 상기 제1 포토레지스트 패턴(PR1)은 제거될 수 있다.
도 4b를 참조하면, 오믹 전극부(130)가 형성된 결과물의 전면을 덮는 제2 금속막(138)을 형성할 수 있다. 상기 제2 금속막(138)은 상기 오믹 전극부(130)와 상이한 금속막으로 형성될 수 있다. 그리고, 상기 제2 금속막(138) 상에 상기 제2 금속막(138)의 일부를 선택적으로 노출시키는 제2 포토레지스트 패턴(PR2)을 형성할 수 있다.
도 4c를 참조하면, 제2 포토레지스트 패턴(도4b의 PR2)을 식각마스크로 하여 상기 제2 금속막(138)의 노출 부분을 식각할 수 있다. 이에 따라, 상기 제2 질화막(124) 상에는 제1 오믹전극(132)을 완전히 덮는 쇼트키 전극부(140)가 형성될 수 있다. 이에 따라, 상기 제1 오믹전극(132)과 상기 쇼트키 전극부(140)는 상기 중앙 영역(A1) 상에서 서로 상하로 맞물리는 요철 구조를 이룰 수 있다. 여기서, 상기 쇼트키 전극부(140)는 제2 오믹전극(134)과는 이격될 수 있으며, 이에 따라 제1 오믹전극(132)과 상기 제2 오믹전극(134) 사이의 상기 제2 질화막(124)의 영역은 노출될 수 있다. 그리고, 상기 제3 포토레지스트 패턴(PR2)을 제거함으로써, 도 1 및 도 2에 도시된 반도체 소자(100)가 형성될 수 있다.
이하, 본 발명의 다양한 변형예들에 따른 반도체 소자를 설명한다. 여기서, 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성들에 대해 중복되는 내용은 생략하거나 간소화한다. 또한, 후술될 변형예들의 동작 과정에 대한 설명은 앞서 도 3a 내지 도 3c를 참조하여 살펴본 반도체 소자의 동작 상태들로부터 당업자가 충분히 유추할 수 있으므로 생략한다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 보여주는 편면도이고, 도 6은 도 5에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다. 도 5 및 도 6을 참조하면, 본 발명의 일 변형예에 따른 반도체 소자(100a)는 베이스 기판(110) 상에 배치된 반도체층(120), 상기 반도체층(120) 상에 배치된 오믹 전극부(130a) 및 쇼트키 전극부(140)를 포함할 수 있다. 상기 반도체층은 상기 베이스 기판(110) 상에 차례로 적층된 제1 질화막(122) 및 제2 질화막(124)을 포함하고, 이들의 경계면에는 2차원 전자 가스(2DEG)가 생성될 수 있다. 상기 오믹 전극부(130a)는 제1 오믹전극(132a) 및 제2 오믹전극(134)을 포함하고, 상기 제2 오믹전극(134)은 오믹 전극판(134a) 및 상기 오믹 전극판(134a)의 일면으로부터 제1 방향(X1)을 따라 수직하게 연장되는 오믹전극 라인들(134b)을 포함할 수 있다. 그리고, 상기 쇼트키 전극부(140)는 상기 오믹 전극판(134a)으로부터 이격되어 배치되는 쇼트키 전극판(141) 및 상기 쇼트키 전극판(141)으로부터 상기 오믹전극 라인들(134b)의 사이 공간을 향해 상기 제1 방향(X1)을 따라 수직하게 연장되는 쇼트키 전극라인들(143)을 포함할 수 있다. 이에 따라, 상기 오믹 전극 라인들(134b)과 쇼트키 전극라인들(143)은 서로 깍지낀 형상을 이룰 수 있다.
한편, 상기 제1 오믹전극(132a)은 라인 형상을 가질 수 있다. 일 예로서, 상기 제1 오믹전극(132a)은 상기 제2 오믹전극(134)의 오믹 전극 라인(134b)의 길이 방향, 즉 상기 제1 방향(X1)을 따라 길게 배치될 수 있다. 여기서, 상기 제1 오믹전극(132a)은 상기 쇼트키 전극부(140)의 쇼트키 전극라인들(143)에 의해 덮혀지도록 제공될 수 있다. 상기 쇼트키 전극부(140)는 상기 오믹 전극 라인들(134b)로부터 이격되도록 배치될 수 있다.
상기와 같은 구조의 반도체 소자(100a)는 앞서 도 1 및 도 2를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자(100a)에 비해, 라인 형상의 제1 전극부(132a)를 구비하는 오믹 전극부(130)를 구비할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 평면도이고, 도 8은 도 7에 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다. 그리고, 도 9는 도 8에 도시된 반도체 소자의 변형예를 보여주는 도면이다.
도 7 및 도 8을 참조하면, 본 발명의 다른 변형예에 따른 반도체 소자(100b)는 베이스 기판(110), 반도체층(120a), 오믹전극부(130a), 그리고 쇼트키 전극부(140)를 포함할 수 있다. 상기 반도체층(120a)은 상기 베이스 기판(110) 상에 차례로 적층된 제1 질화막(122) 및 제2 질화막(125)을 포함할 수 있으며, 이들의 경계면에 2차원 전자 가스(2DEG)가 생성될 수 있다. 상기 오믹전극부(130a)는 제1 오믹전극(133) 및 제2 오믹전극(135)을 포함하고, 상기 제2 오믹전극(135)은 오믹 전극판(135a) 및 오믹 전극라인들(135b)을 포함할 수 있다. 상기 제1 오믹전극(133)은 상기 제2 질화막(125) 상에서 섬 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들로 이루어질 수 있다. 상기 오믹 전극판(134a)은 대체로 사각판 형상을 가질 수 있으며, 상기 오믹 전극 라인들(134b)은 상기 오믹 전극판(134a)의 일면으로부터 제1 방향(X1)으로 연장된 라인 형상을 가질 수 있다. 이에 더하여, 상기 오믹 전극라인들(134)은 서로 일정 간격이 이격되어 평행하게 배치될 수 있다. 상기 쇼트키 전극부(140)는 쇼트키 전극판(141) 및 쇼트키 전극 라인들(143)을 포함할 수 있다. 상기 쇼트키 전극라인들(143)은 상기 오믹 전극판(134)을 향하는 상기 쇼트키 전극판(141)의 일면으로부터 상기 오믹 전극판(132)을 향해 연장되는 형상을 가질 수 있다. 또한, 상기 쇼트키 전극라인들(143)은 상기 제1 오믹전극(132)을 덮도록 제공될 수 있다. 이에 따라, 쇼트키 전극부(140)는 상기 제1 오믹전극(132)의 상부면에 접합하는 제1 접합부분(142) 및 상기 반도체층(120)의 상부면에 접합하는 제2 접합부분(144)을 포함할 수 있으며, 상기 제2 접합부분(144)에 인접하는 상기 반도체층(120) 내에는 공핍 영역(Depletion Region:DR)이 생성될 수 있다.
한편, 상기 오믹전극부(130a)는 상기 반도체층(120a)의 내부로 연장되어 형성될 수 있다. 일 예로서, 상기 제1 오믹전극(133) 및 상기 제2 오믹전극(135)은 상기 제2 반도체층(125)의 내부로 연장되고, 상기 제1 반도체층(122)으로부터 이격되도록 형성될 수 있다. 이를 위해, 상기 반도체층(120a)에는 제1 및 제2 리세스부들(127, 128)가 형성될 수 있다. 상기 제1 리세스부(127)는 상기 제1 오믹전극(133)이 매립되기 위한 트렌치이고, 상기 제2 리세스부(128)는 상기 제2 오믹전극(135)이 매립되기 위한 트렌치일 수 있다. 본 실시예에서는 상기 제1 리세스부(127)와 상기 제2 리세스부(128)의 깊이를 동일한 경우를 예로 들어 설명하였으 나, 선택적으로 상기 제1 리세스부(127)와 상기 제2 리세스부(128)의 깊이는 서로 상이할 수 있다. 또는, 다른 예로서, 도 9에 도시된 바와 같이, 반도체 소자(100b')는 상기 제1 오믹전극(133) 및 상기 제2 오믹전극(135)이 상기 제2 반도체층(125)을 관통하여, 상기 제1 반도체층(122)의 내부까지 연장되도록 제공될 수 있다. 이를 위해, 상기 반도체층(120b)에는 상기 제1 반도체층(122)을 관통하는 제1 및 제2 리세스부(127a,128b)가 형성될 수 있다.
여기서, 상기 제2 질화막(125) 내부로 연장되는 상기 오믹 전극부(130a)의 깊이를 조절함으로써, 상기 오믹 전극부(130a)에 인접하는 영역의 상기 2차원 전자 가스(2DEG)의 농도를 조절할 수 있다. 예컨대, 상기 오믹 전극부(130a)의 깊이가 깊어질수록(즉, 상기 오믹 전극부(130a)의 하부면이 상기 제1 질화막(122)에 인접할수록), 상기 제1 질화막(122)에 인접하는 제2 질화막(124)의 두께가 상대적으로 얇아질 수 있다. 이에 따라, 상기 오믹 전극부(130a)에 인접하는 상기 반도체층(120a)의 영역(B)의 2차원 전자 가스(2DEG)의 농도는 작아질 수 있다. 이에 반해, 상기 오믹 전극부(130a)의 깊이가 얕아질수록(즉, 상기 오믹 전극부(130a)의 하부면이 상기 제1 질화막(122)으로부터 멀어질수록), 상기 제2 질화막(125)의 두께는 상대적으로 두꺼워질 수 있다. 이 경우 상기 오믹 전극부(130a)에 인접한 상기 반도체층(120a)의 영역(B)의 2차원 전자 가스(2DEG)의 농도는 증가할 수 있다.
상술한 다른 변형예들에 따른 반도체 소자들(100b, 100b')는 상기 제2 질화막(125)의 내부로 연장되도록 제공된 상기 오믹 전극부(130a)를 구비할 수 있다. 이에 따라, 상술한 구조의 반도체 소자들(100b, 100b')는 오믹 전극부(130a)가 상 기 반도체층(120a) 내부에 형성되는 깊이를 조절함으로써, 상기 반도체층(120a)에 생성된 2차원 전자 가스(2DEG)의 농도를 영역별로 조절할 수 있다. 이때, 상기 반도체층(120a) 내부로 연장되는 상기 오믹 전극부(130a)의 깊이를 조절하여, 반도체 소자(100)의 온-전압을 조절할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 평면도이고, 도 11은 도 10에 도시된 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다. 그리고, 도 12는 도 11에 도시된 반도체 소자의 변형예를 보여주는 도면이다.
도 10, 도 11 및 도 12를 참조하면, 본 발명의 또 다른 변형예에 따른 반도체 소자(100c)는 베이스 기판(110), 반도체층(120b), 오믹전극부(130), 그리고 쇼트키 전극부(140a)를 포함할 수 있다. 상기 반도체층(120a)은 상기 베이스 기판(110) 상에 차례로 적층된 제1 질화막(122) 및 제2 질화막(126)을 포함할 수 있으며, 이들의 경계면에 2차원 전자 가스(2DEG)가 생성될 수 있다. 상기 오믹전극부(130)는 제1 오믹전극(133) 및 제2 오믹전극(134)을 포함하고, 상기 제2 오믹전극(134)은 오믹 전극판(134a) 및 오믹 전극라인들(134b)을 포함할 수 있다. 상기 제1 오믹전극(133)은 상기 제2 질화막(125) 상에서 섬 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들로 이루어질 수 있다. 상기 오믹 전극판(134a)은 대체로 사각판 형상을 가질 수 있으며, 상기 오믹 전극 라인들(134b)은 상기 오믹 전극판(134a)의 일면으로부터 상기 제1 방향(X1)으로 연장된 라인 형상을 가질 수 있다. 이에 더하여, 상기 오믹 전극라인들(134)은 서로 일정 간격이 이격되어 평행하게 배치될 수 있다. 상기 쇼트키 전극부(140a)는 쇼트키 전극판(141a) 및 쇼트키 전극 라인들(143a)을 포함할 수 있다. 상기 쇼트키 전극라인들(143a)은 상기 오믹 전극판(134a)과 마주보는 상기 쇼트키 전극판(141a)의 일면으로부터 상기 오믹 전극판(134a)을 향해 연장되는 형상을 가질 수 있다. 또한, 상기 쇼트키 전극라인들(143a)은 상기 제1 오믹전극(132)을 덮도록 제공될 수 있다. 이에 따라, 쇼트키 전극부(140a)는 상기 제1 오믹전극(132)의 상부면에 접합하는 제1 접합부분(142a) 및 상기 반도체층(120)의 상부면에 접합하는 제2 접합부분(144a)을 포함할 수 있으며, 상기 제2 접합부분(144a)에 인접하는 상기 반도체층(120) 내에는 공핍 영역(Depletion Region:DR)이 생성될 수 있다.
한편, 상기 쇼트키 전극부(140a)의 제2 접합부분(144a)은 상기 제2 질화막(124) 내부에 연장될 수 있다. 일 예로서, 상기 제2 접합부분(144a)은 상기 제2 질화막(126)의 상부로부터 아래 방향으로 연장되고, 상기 제1 질화막(122)으로부터 이격되도록 배치될 수 있다. 이를 위해, 상기 제1 오믹전극(132)과 상기 제2 오믹전극(134) 사이의 영역에 노출된 상기 제2 질화막(125) 부분에는 제1 리세스부(126a)가 제공될 수 있다. 상기 제1 리세스부(126a)는 제1 오믹전극들(132)에 인접하는 상기 제2 질화막(126) 영역에 형성될 수 있다. 또는, 다른 예로서, 도 12에 도시된 바와 같이, 반도체 소자(100c')는 상기 제2 접합부분(144a)이 상기 제2 질화막(127)을 관통하여 상기 제1 질화막(122)에 접합하도록 연장될 수 있다. 이를 위해, 상기 제1 오믹전극(132)과 상기 제2 오믹전극(134) 사이의 영역에 노출된 상기 제2 질화막(127) 부분에는 제2 리세스부(127a)가 제공될 수 있다.
여기서, 상기 제2 질화막(125) 내부에 상기 제2 접합부분(144a)의 깊이를 조 절함으로써, 상기 제2 접합부분(144a)에 인접하는 상기 2차원 전자 가스(2DEG)의 농도를 조절할 수 있다. 예컨대, 상기 제2 접합부분(144a)의 깊이가 깊어질수록(즉, 상기 제2 접합부분(144a)의 하부면이 상기 제1 질화막(122)에 인접할수록), 상기 제1 질화막(122)에 접하는 상기 제2 질화막(126, 127)의 두께가 상대적으로 얇아질 수 있다. 이에 따라, 상기 제2 접합부분(144a)에 인접하는 상기 반도체층(120a) 영역(C)의 2차원 전자 가스(2DEG)의 농도는 작아질 수 있다. 이에 반해, 상기 제2 접합부분(144a)의 깊이가 얕아질수록(즉, 상기 제2 접합부분(144a)의 하부면이 상기 제1 질화막(122)으로부터 멀어질수록), 상기 제2 질화막(126, 127)의 두께는 상대적으로 두꺼워질 수 있다. 이 경우 상기 제2 접합부분(144a)에 인접한 상기 반도체층(120a) 영역(C)의 상기 2차원 전자 가스(2DEG)의 농도는 증가할 수 있다.
상술한 또 다른 변형예들에 따른 반도체 소자들(100c,100c')는 상기 제2 질화막(126, 127)의 내부로 연장된 제2 접합부분(144a)를 갖는 쇼트키 전극부(140a)를 구비할 수 있다. 이때, 상기 반도체층(120a) 내부로 연장되는 상기 제2 접합부분(144a)의 깊이를 조절하여, 반도체 소자(100)의 온-전압을 조절할 수 있다. 예컨대, 상기 쇼트키 전극부(140a)의 제2 접합부분(144a)의 깊이를 일정 수준 이상으로 깊게 하는 경우, 상기 제2 접합부분(144a)에 인접한 반도체층(120) 영역(C)의 상기 2차원 전자 가스(2DEG)를 감소시킬 수 있다. 더 나아가 상기 제2 접합부분(144a)의 깊이를 더욱 깊게하는 경우에는 상기 제2 접합부분(144a)에 인접한 상기 반도체층(120a) 영역의 2차원 전자 가스(2DEG)를 제거시킬 수도 있다. 이러한 반도체 소 자들(100c, 100c')는 역방향 누설 전류를 감소시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 평면도이고, 도 14는 도 13에 도시된 Ⅴ-Ⅴ'선을 따라 절단한 단면도이다.
도 13 및 도 14를 참조하면, 본 발명의 또 다른 변형예에 따른 반도체 소자(100d)는 베이스 기판(110) 상에 배치된 반도체층(120), 상기 반도체층(120) 상에 배치된 오믹 전극부(130) 및 쇼트키 전극부(140), 그리고 필드 플레이트(Field Plate:150)를 포함할 수 있다. 상기 반도체층(120)은 상기 베이스 기판(110) 상에 차례로 적층된 제1 질화막(122) 및 제2 질화막(124)을 포함하고, 이들의 경계면에는 2차원 전자 가스(2DEG)가 생성될 수 있다. 상기 오믹 전극부(130)는 제1 오믹전극(132) 및 제2 오믹전극(134)을 포함하고, 상기 제2 오믹전극(134)은 오믹 전극판(134a) 및 상기 오믹 전극판(134a)의 일면으로부터 제1 방향(X1)을 따라 수직하게 연장되는 오믹전극 라인들(134b)을 포함할 수 있다. 그리고, 상기 쇼트키 전극부(140)는 상기 오믹 전극판(134a)으로부터 이격되어 배치되는 쇼트키 전극판(141) 및 상기 쇼트키 전극판(141)으로부터 상기 오믹전극 라인들(134b)의 사이 공간을 향해 상기 제1 방향(X1)을 따라 수직하게 연장되는 쇼트키 전극라인들(143)을 포함할 수 있다. 이에 따라, 상기 오믹 전극 라인들(134b)과 쇼트키 전극라인들(143)은 서로 깍지낀 형상을 이룰 수 있다.
상기 필드 플레이트(150)는 상기 오믹 전극부(130)과 상기 쇼트키 전극부(140) 사이의 상기 반도체층(120) 상에 배치될 수 있다. 이때, 상기 필드 플레이트(150)의 일측부(152)는 상기 오믹 전극부(130)에 의해 덮혀지도록 제공되고, 상 기 필드 플레이트(150)의 상기 일측부(152)의 반대편인 타측부(154)는 상기 쇼트키 전극부(140)에 의해 덮혀지도록 제공될 수 있다. 상기와 같은 필드 플레이트(150)는 상기 오믹전극부(130)와 상기 쇼트키 전극부(140)의 모서리 부분에 집중되는 전계를 분산시키는 효과를 제공될 수 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 소자를 상세히 설명한다.
도 15은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 평면도이고, 도 16은 도 15에 도시된 Ⅵ-Ⅵ'선을 따라 절단한 단면도이다.
도 15 및 도 16를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(200)는 베이스 기판(210), 제1 반도체층(220), 오믹 전극부(230), 그리고 쇼트키 전극부(240)를 포함할 수 있다.
상기 베이스 기판(210)은 쇼트키 다이오드 구조를 갖는 반도체 소자를 형성하기 위한 플레이트일 수 있다. 예컨대, 상기 베이스 기판(210)은 반도체 기판일 수 있다. 일 예로서, 상기 베이스 기판(210)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다.
상기 제1 반도체층(220)은 상기 베이스 기판(210) 상에 배치되며, 내부에 전류의 이동 경로를 제공할 수 있다. 일 예로서, 상기 제1 반도체층(220)은 하부층(222) 및 상부층(224)을 포함할 수 있다. 상기 하부층(222)은 상기 상부층(224)에 비해 높은 불순물 농도를 갖는 반도체층일 수 있다. 예컨대, 상기 하부층(222)은 상대적으로 높은 불순물 농도의 N형 반도체막이고, 상기 상부층(224)은 상대적 으로 낮은 불순물 농도의 N형 반도체막일 수 있다. 한편, 상기 제1 반도체층(220)은 하부층(222)과 상부층(224)을 갖는 경우를 예로 들어 설명하였으나, 상기 제1 반도체층(220)은 상기 하부층(222)의 구비 없이, 상기 상부층(224)만으로 이루어질 수도 있다. 또한, 상기 베이스 기판(210)과 상기 하부층(222) 사이에는 상기 베이스 기판(210)과 상기 하부층(222) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위한 소정의 버퍼막(미도시)이 더 제공될 수 있다.
상기 오믹 전극부(230)는 상기 상부층(224) 상에 배치될 수 있다. 일 예로서, 상기 오믹 전극부(230)는 상기 상부층(224) 상에 배치되는 제1 오믹전극(132) 및 제2 오믹전극(234)을 포함할 수 있으며, 상기 제2 오믹전극(234)은 오믹 전극판(234a) 및 오믹 전극라인들(234b)을 포함할 수 있다. 상기 제1 오믹전극(232)은 섬(island) 형상의 횡단면을 갖는 적어도 하나의 오믹 컨택 필라를 포함할 수 있다. 예컨대, 상기 제1 오믹전극(232)은 복수의 오믹 컨택 필라들로 이루어지고, 상기 오믹 컨택 필라들은 상기 오믹 전극라인들(234b)의 길이 방향, 즉 제1 방향(X1)을 따라 일정 간격이 이격되어 배치될 수 있다. 상기 오믹 전극판(234a)은 대체로 사각판 형상을 가질 수 있다. 상기 오믹 전극 라인들(234b)은 상기 오믹 전극판(234a)의 일측으로부터 상기 제1 방향(X1)으로 연장된 라인 형상을 가질 수 있다. 이에 더하여, 상기 오믹 전극라인들(234b)은 서로 일정 간격이 이격되어 평행하게 배치될 수 있다.
한편, 상기 제1 반도체층(220)과 상기 제1 오믹전극(232) 사이에는 제2 반도체층(228)이 개재될 수 있다. 상기 제2 반도체층(228)은 상기 제1 반도체층(220)에 비해 상대적으로 높은 불순물 농도를 갖는 반도체막일 수 있다. 예컨대, 상기 제2 반도체층(228)은 상기 제1 반도체층(220)에 비해 높은 불순물 농도의 N형 반도체막일 수 있다. 이러한 상기 제1 오믹전극(232)은 상기 제2 반도체층(228)에 접합되어 오믹 컨택을 이루도록 제공될 수 있다.
상기 쇼트키 전극부(240)는 상기 반도체층(220) 상에서 상기 오믹 전극부(230)와 대향되어 배치될 수 있다. 상기 쇼트키 전극부(240)는 쇼트키 전극판(241) 및 쇼트키 전극 라인들(243)을 포함할 수 있다. 상기 쇼트키 전극판(241)은 대체로 사각 플레이트 형상을 가질 수 있다. 상기 쇼트키 전극판(241)은 상기 상부층(224) 상에서 상기 제1 오믹전극(232)을 사이에 두고 상기 제2 오믹 전극부(234)로부터 이격되어 배치될 수 있다. 상기 쇼트키 전극라인들(243)은 상기 오믹 전극판(234)과 마주보는 상기 쇼트키 전극판(241)의 일면으로부터 상기 오믹 전극판(232)을 향해 연장되는 형상을 가질 수 있다. 보다 구체적으로, 상기 쇼트키 전극 라인들(234b) 중 어느 하나는 두 개의 오믹 전극 라인들(234b) 사이에 개재되도록 배치될 수 있다. 또한, 상기 쇼트키 전극라인들(243)은 상기 제1 오믹전극(232)을 덮도록 제공될 수 있다. 쇼트키 전극부(240)는 상기 제1 오믹전극(232)의 상부면에 접합하는 제1 접합부분(242) 및 상기 반도체층(220)의 상부면에 접합하는 제2 접합부분(244)을 포함할 수 있다. 상기 제2 접합부분(244)에 인접하는 상기 반도체층(220) 내에는 공핍 영역(Depletion Region:DR)이 생성될 수 있다.
또한, 상기 쇼트키 전극부(240)는 상기 제1 반도체층(220)의 내부로 연장되도록 배치될 수 있다. 예컨대, 상기 쇼트키 전극부(240)의 제2 접합부분(244)은 상 기 제1 반도체층(220)의 상부층(224) 내부로 연장되고, 상기 하부층(222)으로부터 이격되도록 배치될 수 있다. 이에 따라, 상기 쇼트키 전극부(240)의 하부면 높이는 상기 제2 반도체층(228)의 상부면 높이에 비해 낮게 배치될 수 있다. 이를 위해, 상기 제1 반도체층(220)의 상부층(224)에는 리세스부(226)가 제공될 수 있다. 상기 리세스부(226)는 상기 상부층(224)에 제1 오믹전극(232)이 형성되는 영역을 제외한 영역을 식각시켜 형성된 것일 수 있다. 이에 따라, 상기 상부층(224)에는 상방향으로 돌출된 구조의 돌출부(225)가 제공될 수 있으며, 상기 돌출부(225) 상에 상기 제2 반도체층(228) 및 상기 제1 오믹전극(232)이 차례로 적층될 수 있다.
한편, 상기 오믹 전극부(230) 및 쇼트키 전극부(240)는 다양한 물질로 형성될 수 있다. 예컨대, 상기 제1 오믹전극(232) 및 상기 제2 오믹전극(234)은 동일한 금속 물질로 형성되고, 상기 쇼트키 전극부(240)는 상기 제1 및 제2 오믹 전극들(232, 234)과 상이한 금속 물질로 형성될 수 있다. 일 예로서, 상기 제1 및 제2 오믹전극들(232, 234)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나의 금속 원소를 갖는 물질로 형성될 수 있다. 이에 반해, 상기 쇼트키 전극부(240)는 상기 금속 원소들 중 상기 오믹 전극부(230)과 상이한 금속 원소를 적어도 하나 이상 포함하는 물질로 형성될 수 있다.
상기 반도체 소자(200)는 필드 플레이트(Field Plate:250)를 더 포함할 수 있다. 상기 필드 플레이트(250)는 상기 오믹 전극부(230)와 상기 쇼트키 전극 부(240) 사이의 상기 제1 반도체층(220)의 상에 배치될 수 있다. 이때, 상기 필드 플레이트(250)의 내측부(254)의 일부는 상기 쇼트키 전극부(240)에 의해 덮혀지도록 제공될 수 있다. 상기와 같은 필드 플레이트(250)는 상기 쇼트키 전극부(240)의 모서리 부분에 집중되는 전계를 분산시키는 효과를 제공될 수 있다.
상술한 바와 같이, 반도체 소자(200)는 상기 오믹 전극라인들(234b)과 쇼트키 전극라인들(243)이 상기 반도체층(210) 상에서 서로 깍지낀 형태(interdigitated configuration)를 이룰 수 있다. 이에 더하여, 상기 쇼트키 전극부(240)는 상기 제1 오믹전극(232)의 오믹 컨택 필라들을 덮음으로써, 상기 쇼트키 전극부(240)와 상기 제1 오믹전극(232)은 서로 상하로 맞물리는 요철 구조(prominence and depression structure)를 이룰 수 있다.
계속해서, 앞서 도 15 및 도 16을 참조하여 설명한 본 발명의 다른 실시예에 따른 반도체 소자의 다양한 동작 상태를 상세히 설명한다.
도 17a 및 도 17c는 도 15 및 도 16에 도시된 반도체 소자의 동작 상태를 설명하기 위한 도면들이다. 도 17a은 쇼트키 전압의 온 전압보다 같거나 높은 순방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 3a를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 쇼트키 전압의 온 전압보다 같거나 높은 제1 순방향 전압으로 구동되는 경우, 제1 반도체층(220)과 쇼트키 전극부(240)의 접합 부분에 생성되는 공핍 영역(Depletion Region:DR1)은 상대적으로 축소될 수 있다. 이에 따라, 상기 쇼트키 전극부(240)의 상기 제2 접합부 분(244)으로부터 제1 반도체층(220)을 경유하는 제1 전류경로(Current Path:CP1) 및 상기 제1 오믹전극(232)으로부터 상기 제1 및 제2 반도체층들(220, 228)을 경유하는 제2 전류 경로(Current Path:CP2)를 통해 전류가 흐를 수 있다. 이 경우 상기 반도체 소자(200)의 순방향 전류량이 증가하므로, 낮은 온-전압으로도 상기 반도체 소자(200)의 구동이 가능할 수 있다.
도 17b는 쇼트키 전압의 온 전압보다 낮은 순방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 17b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 쇼트키 전압의 온 전압보다 낮은 제2 순방향 전압으로 구동되는 경우, 제1 반도체층(220)과 쇼트키 전극부(240)의 접합 부분에 생성되는 공핍 영역(DR2)은 앞서 도 17a에서 설명한 제1 순방향 전압으로 구동되는 경우에 비해 확장될 수 있다. 이와 같이 확장된 공핍 영역(DR2)은 상기 제1 반도체층(220)과 상기 쇼트키 전극부(240) 간의 전류 흐름을 차단시킬 정도로 충분할 수 있다. 그러나, 상기 제2 순방향 전압은 상기 공핍 영역(DR2)이 상기 제2 전류 경로(CP2)를 차단하지 않도록 조절될 수 있다. 이에 따라, 상기 반도체 소자(200)는 제2 전류경로(CP2) 만을 이용하여 전류가 흐를 수 있다.
도 17c는 역방향 전압으로 구동되는 경우의 반도체 소자의 동작 상태를 보여주는 도면이다. 도 17c를 참조하면, 반도체 소자(100)가 역방향 전압으로 구동되는 경우, 공핍 영역(D3)은 도 17b에 도시된 공핍 영역(DR2)에 비해 더욱 확장되어, 상기 제1 및 제2 전류경로들(도17a의 CP1, CP2)을 모두 차단하도록 확장될 수 있다. 이러한 공핍 영역(DR3)은 상기 제1 및 제2 전류경로들(CP1, CP2)를 경유하는 전류 흐름을 모두 차단시킬 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 순방향 동작시 구동 전압이 쇼트키 다이오드의 온 전압에 비해 낮은 상태에서도 쇼트키 전극부(240)의 하부에 위치된 제1 오믹전극(232)에 의해 제2 오믹전극(234)으로 전류가 흐를 수 있고, 상기 구동 전압이 쇼트키 다이오드의 온 전압에 비해 높은 상태에서는 제1 오믹전극(232)과 상기 쇼트키 전극부(240)를 통해 동시에 전류가 흐를 수 있다. 이에 따라, 상기 반도체 소자(200)는 순방향 전류량을 증가시킬 수 있으므로, 낮은 구동 전압에서도 동작이 가능할 수 있다. 또한, 역방향으로 구동될 때, 쇼트키 전극부(240)에 의해 생성되는 공핍 영역(DR3)에 의해 2차원 전자 가스를 단락시킴으로써, 전류의 흐름을 안정적으로 차단할 수 있다.
이하, 상술한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 여기서, 앞서 도 15 및 16을 참조하여 설명한 본 발명의 다른 실시예에 따른 반도체 소자에 대한 중복되는 내용은 생략하거나 간소화할 수 있다.
도 18a 내지 도 18d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 18a를 참조하면, 베이스 기판(210)을 준비할 수 있다. 상기 베이스 기판(210)을 준비하는 단계는 반도체 기판을 준비하는 단계를 포함할 수 있다. 상기 베이스 기판(210)을 준비하는 단계는 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판을 준비하는 단계를 포함할 수 있다.
상기 베이스 기판(210)의 전면 상에 제1 반도체층(220), 제2 반도체 형성막(227), 그리고 제1 금속막(233)를 차례로 형성할 수 있다. 상기 제1 반도체층(220)을 형성하는 단계는 상기 베이스 기판(210) 상에 하부층(222)을 형성하는 단계 및 상기 하부층(222) 상에 상부층(224)을 형성하는 단계를 포함할 수 있다. 상기 제2 반도체 형성막(227)을 형성하는 단계는 상기 베이스 기판(210) 상에 상기 상부층(224)에 비해 높은 불순물 농도를 가진 반도체막을 형성하는 단계를 포함할 수 있다. 일 예로서, 상기 제1 반도체층(220)을 형성하는 단계는 상기 베이스 기판(210)을 시드층(seed layer)로 사용하여 상기 하부층(222)을 에피택시얼 성장시킨 이후에, 상기 하부층(222)을 시드층(seed layer)로 사용하여 상기 상부층(224)을 에피택시얼 성장시켜 이루어질 수 있다. 또한, 상기 제2 반도체 형성막(227)을 형성하는 단계는 상기 상부층(224)을 시드층으로 사용하는 에피택시얼 성장 공정을 수행하여 이루어질 수 있다. 상기 제1 반도체층(220) 및 상기 제2 반도체 형성막(227)을 형성하기 위한 에피택시얼 성장 공정(Epitaxial Growth Precess)으로는 분자 빔 에피택시얼 성장 공정(Molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(Atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation Organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation Organometallic vapor phase epitaxyial growth process), 하이브리드 기상 에피택시얼 성장 공정(Hybrid Vapor Phase Epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다. 또는, 다른 예로서, 상기 제1 반 도체층(220) 및 상기 제2 반도체 형성막(227)을 형성하기 위한 공정으로는 화학기상증착 공정(Chemical Vapor Deposition Process) 및 물리적 기상증착 공정(Phisical Vapor Deposition Process) 중 어느 하나가 사용될 수 있다. 그리고, 상기 제1 금속막(233) 상에 상기 제1 금속막(233)의 일부 영역을 선택적으로 노출시키는 제1 포토레지스트 패턴(PR1)을 형성할 수 있다.
도 18b를 참조하면, 제1 오믹전극(232) 및 제2 반도체층(228)을 형성할 수 있다. 상기 제1 오믹전극(232) 및 상기 제2 반도체층(228)을 형성하는 단계는 제1 포토레지스트 패턴(PR1)을 식각마스크로 사용하여, 상기 제1 반도체층(220)의 상부층(224)을 노출시키는 리세스부(226)를 형성하여 이루어질 수 있다. 이에 따라, 상기 제1 반도체층(220) 상에는 상기 상부층(224)으로부터 상방향으로 연장된 돌출부(225) 및 상기 돌출부(225) 상에 차례로 적층된 제2 반도체층(228) 및 제1 오믹전극(232)이 형성될 수 있다. 여기서, 상기 돌출부(225), 상기 제2 반도체층(228) 및 상기 제1 오믹전극(232)은 상기 제1 반도체층(220) 상에서 필라 형상을 이룰 수 있다.
도 18c를 참조하면, 필드 플레이트(250)를 형성할 수 있다. 예컨대, 상기 필드 플레이트(250)를 형성하는 단계는 상기 제1 오믹전극(232) 및 상기 제2 반도체층(228)이 형성된 결과물을 콘포말(conformal)하게 덮는 절연막을 형성한 후 상기 리세스부(226) 내에 상기 절연막을 남기면서, 나머지 영역의 절연막을 제거하는 단계를 포함할 수 있다. 이에 따라, 상기 리세스부(226) 영역 상에 필드 플레이트(250)가 형성될 수 있다. 이때, 상기 필드 플레이트(250)는 상기 제1 오믹전 극(232)이 배치되는 돌출부(225)로부터 이격되고, 상기 제2 오믹전극(234)이 배치되는 돌출부(225)에는 인접하도록 배치될 수 있다.
그 후, 제1 오믹전극(232)이 형성된 결과물 상에 제2 금속막(239)을 형성할 수 있다. 상기 제2 금속막(239)을 형성하는 단계는 앞서 상기 오믹 전극부(230)를 형성하기 위한 제1 금속막(도18a의 233)과 상이한 재질의 금속일 수 있다. 그리고, 상기 제1 오믹전극(232) 상에 상기 제2 금속막(239)의 일부 영역을 선택적으로 노출시키는 제2 포토레지스트 패턴(PR2)을 형성할 수 있다.
도 18d를 참조하면, 쇼트키 전극부(240)를 형성할 수 있다. 일 예로서, 제2 포토레지스트 패턴(도18c의 PR2)을 식각 마스크로 하여, 제2 금속막(도18c의 239)을 식각할 수 있다. 이에 따라, 상기 반도체층(220) 상에는 상기 제1 오믹전극(232)을 덮는 쇼트키 전극라인들(243)을 갖는 쇼트키 전극부(240)가 형성될 수 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 소자의 다양한 변형예들을 설명한다. 여기서, 앞서 설명한 본 발명의 다른 실시예에 따른 반도체 소자와 동일한 구성들에 대해 중복되는 내용은 생략하거나 간소화한다. 후술될 변형예들의 동작 과정에 대한 구체적인 설명은 앞서 도 17a 내지 도 17c를 참조하여 살펴본 반도체 소자의 동작 상태들로부터 당업자가 유추할 수 있으므로 생략한다. 또한, 후술될 변형예들의 제조 방법에 대한 구체적인 설명은 앞서 도 18a 내지 도 18d를 참조하여 살펴본 반도체 소자의 제조 방법들로부터 당업자가 유추할 수 있으므로 생략한 다.
도 19는 본 발명의 다른 실시예에 따른 반도체 소자의 일 변형예를 보여주는 평면도이고, 도 20은 도 19에 도시된 Ⅶ-Ⅶ'을 따라 절단한 단면도이다.
도 19 및 도 20을 참조하면, 본 발명의 다른 실시예의 일 변형예에 따른 반도체 조사(200a)는 베이스 기판(210), 제1 반도체층(220), 오믹전극부(230a) 및 쇼트키 전극부(240a)를 포함할 수 있다. 상기 제1 반도체층(220)은 상기 베이스 기판(110)의 전면 상에 차례로 적층된 하부층(222) 및 상기 하부층(222)에 비해 낮은 불순물 농도를 갖는 상부층(224)을 포함할 수 있다. 상기 상부층(224)의 상부면에는 복수의 돌출부들(225)이 형성되며, 상기 돌출부들(225) 상에는 상기 상부층(224)에 비해 높은 불순물 농도를 갖는 제2 반도체층(228)이 배치될 수 있다. 상기 오믹 전극부(230a)는 오믹 전극판(232a) 및 상기 오믹 전극판(234a)의 일측으로부터 상기 제1 방향(X1)으로 연장된 라인 형상을 갖는 복수의 오믹 전극라인들(234a)을 포함할 수 있다. 이에 더하여, 상기 오믹 전극라인들(234a)은 서로 일정 간격이 이격되어 평행하게 배치될 수 있다.
상기 쇼트키 전극부(240a)는 상기 반도체층(220) 상에서 상기 오믹 전극부(230)와 대향되어 배치될 수 있다. 상기 쇼트키 전극부(240a)는 쇼트키 전극판(241) 및 쇼트키 전극 라인들(243a)을 포함할 수 있다. 상기 쇼트키 전극판(241)은 상기 상부층(224) 상에서 상기 제1 오믹전극(232)을 사이에 두고 상기 제2 오믹 전극부(234)로부터 이격되어 배치될 수 있다. 상기 쇼트키 전극라인들(243a)은 상기 오믹 전극판(234)과 마주보는 상기 쇼트키 전극판(241)의 일면으로부터 상기 오 믹 전극판(234a)을 향해 연장되는 형상을 가질 수 있다.
상기와 같은 구조의 반도체 소자(200a)는 상기 쇼트키 전극부(240a)가 상기 제2 반도체층(228)에 접합되는 제1 접합부분(242a) 및 상기 제1 반도체층(220)의 상부층(224)에 접합되는 제2 접합부분(244a)을 가질 수 있다. 여기서, 상기 제1 접합부분(242a)은 상기 제2 반도체층(228)과 오믹 컨택을 이루고, 상기 제2 접합부분(244a)은 상기 제1 반도체층(220)의 상부층(224)과 쇼트키 컨택을 이룰 수 있다. 상기와 같은 구조의 반도체 소자(200a)는 본 발명의 다른 실시예에 따른 반도체 소자(200)에 비해 쇼트키 전극부(240) 내에 별도의 오믹전극(예컨대, 도16의 제1 오믹전극(232))이 없는 구조를 가질 수 있다. 이에 따라, 쇼트키 전극부(240) 내에 오믹전극을 형성하기 위한 별도의 공정이 부가되지 않을 수 있다.
도 21는 본 발명의 다른 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 평면도이고, 도 22는 도 21에 도시된 Ⅷ-Ⅷ'을 따라 절단한 단면도이다.
도 21 및 도 22를 참조하면, 본 발명의 다른 변형예에 따른 반도체 소자(200b)는 베이스 기판(210a), 제2 반도체층(228), 오믹 전극부(230), 쇼트키 전극부(240), 그리고 필드 플레이트(250)를 포함할 수 있다. 상기 오믹 전극부(230)는 상기 베이스 기판(210a) 상에서 상기 제2 반도체층(228)을 개재하여 배치될 수 있다. 상기 오믹 전극부(230)는 복수의 오믹 컨택 필라들을 갖는 제1 오믹 전극(232) 및 오믹 전극판(234a)과 오믹 전극 라인들(234b)을 갖는 제2 오믹 전극(234)을 포함할 수 있다. 상기 오믹 전극라인들(234b)과 쇼트키 전극라인들(243) 이 상기 반도체층(210) 상에서 서로 깍지낀 형태(interdigitated configuration)를 이룰 수 있다. 이에 더하여, 상기 쇼트키 전극부(240)는 상기 제1 오믹전극(232)의 오믹 컨택 필라들을 덮음으로써, 상기 쇼트키 전극부(240)와 상기 제1 오믹전극(232)은 서로 상하로 맞물리는 요철 구조(prominence and depression structure)를 이룰 수 있다.
한편, 상기 베이스 기판(210a)은 반도체 기판일 수 있다. 예컨대, 상기 베이스 기판(210a)은 상기 제2 반도체층(228)에 비해 낮은 불순물 농도를 갖는 반도체 기판일 수 있다. 이에 더하여, 상기 베이스 기판(210a)은 고저항도(high resistivityl)를 갖는 물질로 형성될 수 있다. 예컨대, 상기 베이스 기판(210a)은 낮은 불순물 농도를 갖는 N형 반도체막이고, 상기 제2 반도체층(228)은 상기 베이스 기판(210a)에 비해 높은 불순물 농도를 갖는 N형 반도체막일 수 있다.
상기와 같은 반도체 소자(200b)는 앞서 살펴본 반도체 소자들(200, 200a)에 비해, 베이스 기판(210a) 자체를 낮은 불순물 농도를 갖는 반도체막으로 제공함으로써, 상기 베이스 기판(210a)과 상기 제2 반도체층(228) 사이에 별도의 반도체층을 형성할 필요가 없을 수 있다. 예컨대, 상기 반도체 소자(200a)의 제조 방법은 상기 제2 반도체층(228)을 제외한 상기 베이스 기판(210a) 상에 별도의 반도체층(예컨대, 도16 및 도19의 제1 반도체층(220))을 형성하는 공정(예컨대, 에피택시얼 성장 공정, 화학기상증착 공정, 물리적 기상 증착 공정 등)이 생략될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 단계으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.
도 3a 및 도 3c는 도 1에 도시된 반도체 소자의 동작 상태를 설명하기 위한 도면들이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 보여주는 편면도이다.
도 6은 도 5에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 평면도이다.
도 8은 도 7에 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 9는 도 8에 도시된 반도체 소자의 변형예를 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 평면도이다.
도 11은 도 10에 도시된 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다.
도 12는 도 11에 도시된 반도체 소자의 변형예를 보여주는 도면이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 보여주는 평면도이다.
도 14는 도 13에 도시된 Ⅴ-Ⅴ'선을 따라 절단한 단면도이다.
도 15은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 16은 도 15에 도시된 Ⅵ-Ⅵ'선을 따라 절단한 단면도이다.
도 17a 및 도 17c는 도 15 및 도 16에 도시된 반도체 소자의 동작 상태를 설명하기 위한 도면들이다.
도 18a 내지 도 18d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 다른 실시예에 따른 반도체 소자의 일 변형예를 보여주는 평면도이다.
도 20은 도 19에 도시된 Ⅶ-Ⅶ'을 따라 절단한 단면도이다.
도 21는 본 발명의 다른 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 평면도이다.
도 22는 도 21에 도시된 Ⅷ-Ⅷ'을 따라 절단한 단면도이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 반도체 소자
110 : 베이스 기판
120 : 반도체층
122 : 제1 질화막
124 : 제2 질화막
130 : 오믹 전극부
132 : 제1 오믹전극
134 : 제2 오믹전극
140 : 쇼트키 전극부
141 : 쇼트키 전극판
143 : 쇼트키 전극라인들
150 : 필드 플레이트

Claims (35)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치된 반도체층;
    상기 반도체층 상에서, 제1 방향으로 길게 배치되는 오믹 전극 라인들을 가지는 오믹 전극부; 및
    상기 반도체층 상에서 상기 오믹 전극 라인들로부터 이격되며, 상기 제1 방향으로 길게 배치되는 쇼트키 전극 라인들을 가지는 쇼트키 전극부를 포함하되,
    상기 오믹 전극 라인들과 상기 쇼트키 전극 라인들은 교대로 평행하게 배치되고,
    상기 오믹 전극부는 상기 반도체층 상에서 상기 쇼트키 전극 라인들에 의해 덮히는 제1 오믹 전극을 더 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 오믹 전극부는 상기 오믹 전극 라인들의 일단들 각각에 연결되는 오믹 전극판을 더 포함하고,
    상기 쇼트키 전극부는 상기 쇼트키 전극 라인들의 일단들 각각에에 연결되는 쇼트키 전극판을 더 포함하되,
    상기 오믹 전극부와 상기 쇼트키 전극부는 상기 오믹 전극 라인들 중 두 개 사이에 상기 쇼트키 전극 라인들 중 하나가 배치됨으로써, 깍지낀 형 상(interdigited configuration)을 이루는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 오믹 전극은 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들로 이루어지고,
    상기 오믹 컨택 필라들과 상기 쇼트키 전극 라인들은 서로 상하로 맞물려 요철 구조(prominence and depression structure)를 이루는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 오믹 전극은 상기 제1 방향을 따라 길게 배치된 라인을 갖는 오믹 컨택 라인들을 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 반도체층은 내부에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)를 생성하도록 제공되되,
    상기 반도체층은:
    상기 베이스 기판 상에 배치되며, 갈륨질화물(GaN)을 갖는 제1 질화막; 및
    상기 제1 질화막 상에 배치되며, 알루미늄갈륨질화물(AlGaN)을 갖는 제2 질 화막을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 반도체층은:
    상기 베이스 기판에 인접한 하부층; 및
    상기 하부층에 비해 낮은 불순물 농도를 갖는 상부층을 포함하고,
    상기 반도체 소자는 상기 상부층 상에 배치되며, 상기 상부층에 비해 높은 불순물 농도를 갖는 제2 반도체층을 더 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 상부층에는 상방향으로 돌출된 돌출부가 더 제공되고,
    상기 제2 반도체층은 상기 돌출부 상에 배치되는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 쇼트키 전극부는:
    상기 제1 오믹전극에 접합하는 제1 접합부분; 및
    상기 제1 오믹전극과 상기 오믹 전극 라인들 사이의 영역의 상기 반도체층에 접합하는 제2 접합부분을 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 반도체층은:
    상기 베이스 기판 상의 제1 질화막; 및
    상기 제1 질화막 상에 배치되고, 상기 제1 질화막에 비해 넓은 에너지 밴드를 갖는 제2 질화막을 포함하되,
    상기 쇼트키 전극부의 상기 제2 접합부분은 상기 제2 질화막 내부로 연장되고, 상기 제1 질화막으로부터 이격된 반도체 소자.
  10. 제 8 항에 있어서,
    상기 반도체층은:
    상기 베이스 기판 상의 제1 질화막; 및
    상기 제1 질화막 상에 배치되고, 상기 제1 질화막에 비해 높은 에너지 밴드를 갖는 제2 질화막을 포함하되,
    상기 쇼트키 전극부의 상기 제2 접합부분은 상기 제2 질화막을 관통하여 상기 제1 질화막 내부로 연장된 반도체 소자.
  11. 제 1 항에 있어서,
    상기 반도체층은:
    상기 베이스 기판 상의 제1 질화막; 및
    상기 제1 질화막 상에 배치되고, 상기 제1 질화막에 비해 높은 에너지 밴드를 갖는 제2 질화막을 포함하되,
    상기 오믹 전극부는 상기 제2 질화막 내부로 연장되고, 상기 제1 질화막으로부터 이격된 반도체 소자.
  12. 제 1 항에 있어서,
    상기 반도체층은:
    상기 베이스 기판 상의 제1 질화막; 및
    상기 제1 질화막 상에 배치되고, 상기 제1 질화막에 비해 넓은 에너지 밴드를 갖는 제2 질화막을 포함하되,
    상기 오믹 전극부는 상기 제2 질화막을 관통하여 상기 제1 질화막 내부로 연장된 반도체 소자.
  13. 제 1 항에 있어서,
    상기 오믹 전극 라인들 및 상기 쇼트키 전극 라인들 사이의 상기 반도체층 상에 배치된 필드 플레이트(Field Plate)를 더 포함하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 필드 플레이트의 일측부는 상기 오믹 전극부에 의해 덮혀지고,
    상기 일측부의 반대편인 상기 필드 플레이트의 타측부는 상기 쇼트키 전극부에 의해 덮혀지는 반도체 소자.
  15. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 내부에 2차원 전자 가스를 생성하는 반도체층;
    상기 반도체층 상에 배치되는 제1 오믹전극 및 오믹 전극 라인들을 갖는 오믹 전극부; 및
    상기 제1 오믹전극을 덮으며 상기 오믹 전극 라인들과 평행하게 배치되는 쇼트키 전극 라인들을 가지는 쇼트키 전극부를 포함하되,
    상기 반도체층과 상기 쇼트키 전극부가 접합하여 생성되는 상기 반도체층 내 공핍 영역은 상기 반도체 소자의 온-전압 구동시에는 상기 2차원 전자 가스로부터 이격되도록 제공되고, 상기 반도체 소자의 오프-전압 구동시 상기 2차원 전자 가스로 확장되도록 제공되는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 오믹 전극부와 상기 쇼트키 전극부는 상기 오믹 전극 라인들과 상기 쇼트키 전극 라인들이 서로 교대로 배치됨으로써, 서로 깍지낀 형상을 이루는 반도체 소자.
  17. 제 15 항에 있어서,
    상기 제1 오믹전극은 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들로 이루어지되,
    상기 오믹 컨택 필라들과 상기 쇼트키 전극 라인들은 서로 상하로 맞물려 요 철 구조(prominence and depression structure)를 이루는 반도체 소자.
  18. 제 15 항에 있어서,
    상기 제1 오믹전극은 상기 오믹 전극 라인의 길이 방향을 따라 길게 배치되는 오믹 전극 라인들로 이루어지는 반도체 소자.
  19. 제 15 항에 있어서,
    상기 반도체층은:
    상기 베이스 기판 상에 배치되며, 갈륨질화물(GaN)을 갖는 제1 질화막; 및
    상기 제1 질화막 상에 배치되며, 알루미늄갈륨질화물(AlGaN)을 갖는 제2 질화막을 포함하는 반도체 소자.
  20. 제 15 항에 있어서,
    상기 반도체층은:
    상기 베이스 기판에 인접한 하부층; 및
    상기 하부층에 비해 낮은 불순물 농도를 갖는 상부층을 포함하고,
    상기 반도체 소자는 상기 상부층 상에 배치되며, 상기 상부층에 비해 높은 불순물 농도를 갖는 제2 반도체층을 더 포함하는 반도체 소자.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 베이스 기판을 준비하는 단계;
    상기 베이스 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 오믹 전극 라인들과 제1 오믹 전극을 포함하는 오믹 전극부를 형성하는 단계; 및
    상기 반도체층 상에 상기 오믹 전극 라인들로부터 이격되며, 상기 오믹 전극 라인들과 평행하며, 상기 제1 오믹 전극을 덮는 쇼트키 전극 라인들을 갖는 쇼트키 전극부를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  25. 제 24 항에 있어서,
    상기 오믹 전극부를 형성하는 단계는 상기 오믹 전극 라인들의 일단에 연결되는 오믹 전극판을 형성하는 단계를 더 포함하고,
    상기 쇼트키 전극부는 상기 쇼트키 전극 라인들의 일단에 연결되는 쇼트키 전극판을 형성하는 단계를 더 포함하되,
    상기 오믹 전극부와 상기 쇼트키 전극부는 상기 오믹 전극 라인들 중 두 개의 라인들 사이에 상기 쇼트키 전극 라인들 중 하나의 라인이 배치됨으로써, 깍지낀 형상(interdigited configuration)을 이루도록 형성되는 반도체 소자 제조 방법.
  26. 제 25 항에 있어서,
    상기 오믹 전극 라인들 및 상기 오믹 전극판을 형성하는 단계는 인-시츄(in-situ)로 이루어지고,
    상기 쇼트키 전극 라인들 및 상기 쇼트키 전극판을 형성하는 단계는 인-시츄로 이루어지는 반도체 소자 제조 방법.
  27. 제 25 항에 있어서,
    상기 반도체층을 형성하는 단계는:
    상기 베이스 기판 상에 갈륨질화물(GaN)을 갖는 제1 질화막을 형성하는 단계; 및
    상기 제1 질화막 상에 알루미늄갈륨질화물(AlGaN)을 갖는 제2 질화막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  28. 제 25 항에 있어서,
    상기 반도체층을 형성하는 단계는:
    상기 베이스 기판 상에 하부층을 형성하는 단계;
    상기 하부층 상에 상기 하부층에 비해 낮은 불순물 농도를 갖는 상부층을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  29. 제 25 항에 있어서,
    상기 반도체층과 상기 오믹 전극부 사이에 제2 반도체층을 형성하는 단계를 더 포함하되,
    상기 제2 반도체층을 형성하는 단계는 상기 반도체층에 비해 높은 불순물 농도를 갖는 반도체막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  30. 제 25 항에 있어서,
    상기 오믹 전극부를 형성하는 단계는:
    상기 반도체층을 일부 영역을 선택적으로 식각하여 상기 반도체층에 리세스부를 형성하는 단계; 및
    상기 리세스부에 상기 쇼트키 전극부와 상이한 재질의 제1 금속막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  31. 제 25 항에 있어서,
    상기 쇼트키 전극부를 형성하는 단계는:
    상기 반도체층 일부 영역을 선택적으로 식각하여, 상기 반도체층에 리세스부를 형성하는 단계; 및
    상기 리세스부에 상기 오믹 전극부와 상이한 재질의 제2 금속막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  32. 제 25 항에 있어서,
    상기 오믹 전극부와 상기 쇼트키 전극부 사이의 상기 반도체층 영역 상에 필드 플레이트(field plate)를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  33. 삭제
  34. 제 24 항에 있어서,
    상기 제1 오믹 전극을 형성하는 단계는 상기 오믹 전극 라인들 사이의 상기 반도체층 상에 섬(island) 형상의 횡단면을 갖는 복수의 오믹 컨택 필라들을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  35. 제 24 항에 있어서,
    상기 제1 오믹 전극을 형성하는 단계는 상기 오믹 전극 라인들 사이의 상기 반도체층 상에 상기 오믹 전극 라인들에 평행하는 오믹 컨택 라인들을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
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