WO2018037705A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor
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三島　友義
文正 堀切
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学校法人法政大学
株式会社サイオクス
住友化学株式会社
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    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • Gallium nitride (GaN) -based semiconductors are attracting attention as high-voltage, high-power high-frequency electronic device materials and light-emitting device materials capable of emitting red to ultraviolet light.
  • a pn junction that functions as a diode is formed using a GaN-based semiconductor
  • a p-type A p-type semiconductor layer has a stacked structure with a p-type GaN-based semiconductor layer having an impurity concentration of about 10 20 cm ⁇ 3 and a thickness of about several tens of nanometers (see, for example, Patent Document 1).
  • the configuration of the p-type semiconductor layer can be simplified, it is preferable from the viewpoint of simplifying the manufacturing process of the p-type semiconductor layer.
  • An object of the present invention is to provide a semiconductor device that functions as a pn junction diode using a GaN-based semiconductor and has a simplified p-type semiconductor layer structure, a method for manufacturing the semiconductor device, and a semiconductor multilayer that can be used for the semiconductor device. Is to provide things.
  • a first semiconductor layer formed of a gallium nitride based semiconductor and having an n-type conductivity;
  • a second semiconductor layer which is formed of a gallium nitride-based semiconductor layered immediately above the first semiconductor layer and doped with a p-type impurity at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more, and has a p-type conductivity type;
  • a first electrode disposed in contact with the first semiconductor layer;
  • a second electrode disposed in contact with the second semiconductor layer;
  • a semiconductor device that functions as a pn junction diode.
  • a first semiconductor layer formed of a gallium nitride based semiconductor and having an n-type conductivity type is stacked on the first semiconductor layer, and a p-type impurity is added at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more.
  • Preparing a semiconductor laminate having a second semiconductor layer formed of a gallium nitride based semiconductor and having a p-type conductivity Forming a first electrode disposed in contact with the first semiconductor layer; Forming a second electrode disposed in contact with the second semiconductor layer;
  • a method for manufacturing a semiconductor device is provided, which manufactures a semiconductor device that functions as a pn junction diode.
  • a first semiconductor layer formed of a gallium nitride based semiconductor and having an n-type conductivity
  • a second semiconductor layer which is formed of a gallium nitride-based semiconductor layered immediately above the first semiconductor layer and doped with a p-type impurity at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more, and has a p-type conductivity type
  • a semiconductor laminate that can function as a pn junction diode.
  • a diode using a gallium nitride semiconductor can be formed by a pn junction using a p-type semiconductor layer (second semiconductor layer) having a p-type impurity concentration of 1 ⁇ 10 20 cm ⁇ 3 or more. For this reason, a p-type gallium nitride based semiconductor layer having a p-type impurity concentration of less than 1 ⁇ 10 20 cm ⁇ 3 (for example, about 10 18 cm ⁇ 3 ) becomes unnecessary. Thereby, the structure of a p-type semiconductor layer can be simplified, and the manufacturing process of a p-type semiconductor layer can be simplified. In addition, the p-type semiconductor layer can be thinned, and the resistance during forward operation caused by the p-type semiconductor layer can be reduced, so that power consumption can be reduced.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • 2A and 2B are schematic cross-sectional views illustrating the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 3A and FIG. 3B are schematic cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the first embodiment.
  • FIG. 4A and FIG. 4B are a graph showing a forward current-voltage characteristic and a reverse current-voltage characteristic, respectively, with respect to a sample of the manufactured pn junction diode.
  • FIG. 5 is a schematic cross-sectional view of the semiconductor device according to the second embodiment and a schematic plan view showing the shape of the p-side lower electrode.
  • FIG. 6B are schematic cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the second embodiment.
  • FIG. 7 is a schematic cross-sectional view showing an example of a semiconductor laminate.
  • FIG. 8 is a schematic cross-sectional view of a semiconductor device according to a comparative embodiment.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 includes a semiconductor layer 10 made of a gallium nitride (GaN) -based semiconductor and having an n-type conductivity type, and is stacked immediately above the n-type semiconductor layer 10 and has a p-type impurity of 1 ⁇ 10 20 cm ⁇ 3 or more.
  • the semiconductor layer 20 is formed of a GaN-based semiconductor added at a concentration of p, and has a p-type conductivity type, the electrode 30 disposed so as to be in contact with the semiconductor layer 10, and disposed so as to be in contact with the semiconductor layer 20. And functions as a pn junction diode.
  • the semiconductor layer 10 may be referred to as an n-type semiconductor layer 10
  • the semiconductor layer 20 may be referred to as a p-type semiconductor layer 20
  • the electrode 30 may be referred to as an n-side electrode 30
  • the electrode 40 may be referred to as a p-side electrode 40.
  • GaN is exemplified as a GaN-based semiconductor, that is, a semiconductor containing gallium (Ga) and nitrogen (N).
  • GaN-based semiconductor is not limited to GaN, and Ga and In addition to N, those containing a group III element other than Ga can be used as necessary.
  • group III elements other than Ga examples include aluminum (Al) and indium (In).
  • a group III element other than Ga may be contained so that a lattice mismatch with respect to GaN of a GaN-based semiconductor containing a group III element other than Ga is 1% or less from the viewpoint of lattice strain reduction.
  • the allowable content in the GaN-based semiconductor is, for example, 40 atomic percent or less of the group III element for Al in AlGaN, and for example, 10 atomic percent or less of the group III element for In in InGaN. .
  • InAlGaN may be InAlGaN obtained by combining InAlN in which In in InAlN is 10 atomic percent or more and 30 atomic percent or less of group III elements and GaN in an arbitrary composition. If the Al and In composition is within the above range, the lattice strain with GaN does not easily increase, and cracks are difficult to occur.
  • the n-type semiconductor layer 10 has, for example, a stacked structure in which an n-type GaN substrate 11, an n-type GaN layer 12, and an n-type GaN layer 13 are stacked.
  • the n-type GaN substrate 11 is, for example, a substrate to which silicon (Si) is added as an n-type impurity at a concentration of 2 ⁇ 10 18 cm ⁇ 3 and has a thickness of, for example, 400 ⁇ m.
  • the n-type GaN layer 12 is a layer (n layer) to which, for example, Si is added at a concentration of 2 ⁇ 10 18 cm ⁇ 3 and has a thickness of 2 ⁇ m, for example.
  • the n-type GaN layer 13 is a layer (n ⁇ layer) to which, for example, Si is added at a concentration of 1.2 ⁇ 10 16 cm ⁇ 3 , and the thickness is, for example, 13 ⁇ m.
  • the structure of the n-type semiconductor layer 10 is not particularly limited.
  • the n-type semiconductor layer 10 may include an undoped n-type GaN layer having no n-type impurity but having an n-type conductivity.
  • a p-type semiconductor layer 20 is stacked immediately above the n-type semiconductor layer 10, that is, directly above the n-type GaN layer (n ⁇ layer) 13.
  • the p-type semiconductor layer 20 is composed of a p-type GaN layer 21.
  • the p-type GaN layer 21 is a layer (p ++ layer) to which, for example, magnesium (Mg) is added as a p-type impurity at a concentration of 2 ⁇ 10 20 cm ⁇ 3 , and the thickness is, for example, 30 nm.
  • a pn junction is formed by the p-type semiconductor layer 20 and the n-type semiconductor layer 10, that is, by the p-type GaN layer 21 and the n-type GaN layer 13. Since the p-type semiconductor layer 20 is stacked on the n-type semiconductor layer 10, the upper surface of the p-type semiconductor layer 20 is higher than the upper surface of the n-type semiconductor layer 10 (a position far from the substrate 11). (The upper surface of the n-type semiconductor layer 10 and the upper surface of the p-type semiconductor layer 20 are different in height). The pn junction interface is flat.
  • An n-side electrode 30 is provided on the lower surface of the n-type GaN substrate 11. That is, the n-side electrode 30 is disposed on the lower surface of the n-type semiconductor layer 10 so as to be in contact with the n-type semiconductor layer 10.
  • the n-side electrode 30 is formed of a stacked film in which a titanium (Ti) layer having a thickness of 50 nm and an aluminum (Al) layer having a thickness of 250 nm are stacked in this order from the n-type semiconductor layer 10 side.
  • a p-side electrode 40 is provided on the upper surface of the p-type GaN layer 21. That is, the p-side electrode 40 is disposed on the upper surface of the p-type semiconductor layer 20 so as to be in contact with the p-type semiconductor layer 20. In the semiconductor device 100 according to the first embodiment, the p-side electrode 40 is disposed so as to be in contact with the p-type semiconductor layer 20 and not in contact with the n-type semiconductor layer 10.
  • the p-side electrode 40 has a laminated structure in which a p-side lower electrode 41 and a p-side upper electrode 42 are laminated, for example.
  • the p-side lower electrode 41 is provided on the upper surface of the p-type semiconductor layer 20 so as to be included in the p-type semiconductor layer 20 in plan view.
  • the p-side lower electrode 41 has a circular shape in plan view.
  • the p-side lower electrode 41 is formed of, for example, a stacked film in which a palladium (Pd) layer having a thickness of 200 nm and a nickel (Ni) layer having a thickness of 100 nm are stacked in this order from the p-type semiconductor layer 20 side. Details of the p-side upper electrode 42 will be described later.
  • the illustrated semiconductor device 100 has a mesa structure, and includes an upper surface of an n-type semiconductor layer 10 disposed outside the mesa structure, a side surface of the mesa structure, and an upper surface of the p-type semiconductor layer 20 constituting the upper surface of the mesa structure.
  • An insulating protective film 50 is provided so as to cover the edge.
  • the protective film 50 is formed of, for example, a laminated film of a silicon oxide (SiO 2 ) film formed by spin-on-glass and a SiO 2 film formed by sputtering.
  • the thickness of the protective film 50 is, for example, about 600 nm.
  • the protective film 50 has an opening on the upper surface of the p-type semiconductor layer 20.
  • the opening edge of the protective film 50 is provided on the edge of the p-side lower electrode 41, and the upper surface of the p-side lower electrode 41 is exposed in the opening of the protective film 50.
  • the p-side upper electrode 42 is provided on the upper surface of the p-side lower electrode 41 exposed in the opening of the protective film 50 so as to reach the upper surface of the n-type semiconductor layer 10 outside the mesa structure in plan view. Furthermore, it extends on the protective film 50.
  • the p-side upper electrode 42 functions as a field plate electrode portion that improves the breakdown voltage (reverse breakdown voltage) when a reverse voltage is applied.
  • the p-side upper electrode 42 is formed of, for example, a stacked film in which a Ti layer with a thickness of 30 nm and an Al layer with a thickness of 250 nm are stacked in order from the p-type semiconductor layer 20 side.
  • the structure of the p-side electrode 40 is not particularly limited.
  • the p-side electrode 40 may have a single layer structure instead of the laminated structure of the p-side lower electrode 41 and the p-side upper electrode 42.
  • the p-side electrode 40 may not have a field plate electrode portion. However, it is preferable to have the field plate electrode portion from the viewpoint of improving the reverse breakdown voltage.
  • the semiconductor device 100 according to the embodiment is characterized in that the p-type semiconductor layer 20 is composed of a p-type GaN-based semiconductor layer to which a p-type impurity is added at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more.
  • the p-type semiconductor layer 20 is composed of a p-type GaN-based semiconductor layer to which a p-type impurity is added at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more.
  • FIG. 8 is a schematic cross-sectional view of a semiconductor device 100a according to a comparative embodiment. About the member and structure of the comparative form corresponding to 1st Embodiment, what added "a" to the reference number of 1st Embodiment is attached, and description is advanced.
  • the semiconductor device 100a according to the comparative embodiment is different from the semiconductor device 100 according to the first embodiment in that the p-type semiconductor layer 20a has a stacked structure in which a p-type GaN layer 22a and a p-type GaN layer 21a are stacked.
  • the p-type GaN 22a is a layer (p layer) to which, for example, Mg is added at a concentration of 1 ⁇ 10 18 cm ⁇ 3 , and the thickness is, for example, 400 nm.
  • the p-type GaN 21a is a layer (p ++ layer) to which, for example, Mg is added at a concentration of 2 ⁇ 10 20 cm ⁇ 3 , and the thickness is, for example, 30 nm.
  • the common sense is that the p-type impurity concentration is on the order of at most 10 19 cm ⁇ 3 , that is, 1 ⁇ 10 20.
  • a p-type GaN-based semiconductor layer suppressed to less than cm ⁇ 3 is used.
  • a p-type GaN-based semiconductor layer having a p-type impurity concentration on the order of 10 20 cm ⁇ 3 or more, that is, 1 ⁇ 10 20 cm ⁇ 3 or more has poor crystal quality due to high impurity concentration, and functions as a diode. It is considered that it cannot be used for forming a pn junction.
  • a p-type GaN-based semiconductor layer having a thickness of about several hundred nm is used from the viewpoint of increasing the reverse breakdown voltage.
  • a p-type GaN-based semiconductor layer having a thickness of less than 100 nm is considered to be too thin to secure a reverse breakdown voltage and cannot be used to form a pn junction that functions as a diode.
  • a p-type GaN layer (p layer) 22a having a thickness of 400 nm and Mg added at a concentration of 1 ⁇ 10 18 cm ⁇ 3 is laminated directly on the n-type semiconductor layer 10a. That is, a pn junction is formed by the p-type GaN layer (p layer) 22a whose p-type impurity concentration is suppressed to less than 1 ⁇ 10 20 cm ⁇ 3 and the n-type semiconductor layer 10a.
  • the p-side electrode 40a is doped with Mg at a concentration of 2 ⁇ 10 20 cm ⁇ 3 and has a thickness of 30 nm p-type GaN layer (p ++ layer) 21a, that is, the p-type impurity concentration is 1 ⁇ 10 20 cm ⁇ 3.
  • the p-type GaN layer (p ++ layer) 21a is provided on the upper surface.
  • the p-type GaN layer (p ++ layer) 21a is stacked on the p-type GaN layer (p layer) 22a for the purpose of forming good ohmic contact with the p-side electrode 40a.
  • the p-type GaN layer (p ++ layer) 21a is provided for the purpose of forming good ohmic contact with the p-side electrode 40a, and is provided for the purpose of forming a pn junction. Not.
  • the present inventor has found that a pn junction using a p-type GaN-based semiconductor layer to which a p-type impurity is added at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more is technical common sense. On the other hand, it has been found that the diode functions well. The present invention is based on such knowledge.
  • the concentration of the p-type impurity added to the p-type GaN layer 21, that is, the p-type semiconductor layer 20, is preferably a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more, more preferably a concentration of 2 ⁇ 10 20 cm ⁇ 3 or more. It is.
  • the p-side electrode 40 can be in good ohmic contact with the p-type GaN layer 21. That is, using the p-type semiconductor layer 20 composed of the p-type GaN layer 21, a pn junction that functions well as a diode can be formed, and good ohmic contact with the p-side electrode 40 can be obtained. it can.
  • the p-type semiconductor layer 20 can be configured without using the thick p-type GaN layer (p layer) 22a having a thickness of about several hundreds of nanometers required in the comparative embodiment.
  • the configuration of the p-type semiconductor layer 20 can be simplified, and the manufacturing process of the p-type semiconductor layer 20 can be simplified.
  • the p-type semiconductor layer 20 can be thinned, the resistance during forward operation due to the p-type semiconductor layer 20 can be reduced, and the power consumption can be reduced.
  • the p-type impurity concentration 1 ⁇ 10 20 cm ⁇ 3 or more, even if a thin p-type GaN layer 21 having a thickness of less than 100 nm is used, several hundred V to 1000 V or more. High reverse breakdown voltage can be obtained.
  • the p-type impurity concentration of the p-type GaN layer 21 may be higher than 1 ⁇ 10 20 cm ⁇ 3 .
  • the p-type impurity concentration of the p-type GaN layer 21 is more preferably 2 ⁇ 10 20 cm ⁇ 3 or more.
  • the concentration of the p-type impurity added to the p-type GaN layer 21, that is, the p-type semiconductor layer 20 is preferably less than 1 ⁇ 10 21 cm ⁇ 3 , more preferably 6 ⁇ 10 20 cm ⁇ 3 or less. More preferably, the concentration is 3 ⁇ 10 20 cm ⁇ 3 or less.
  • the surface flatness of the p-type GaN layer decreases. If the surface flatness of the p-type GaN layer becomes too low, the p-type GaN layer cannot be formed in a film shape covering the entire base.
  • the inventor of the present application conducted an experiment to grow a p-type GaN layer having a Mg concentration of 6 ⁇ 10 20 cm ⁇ 3 and a thickness of 30 nm, irregularities with a depth of about 30 nm were found on the crystal surface.
  • the p-type impurity concentration of the p-type GaN layer 21 is on the order of 10 20 cm ⁇ 3 , that is, if the p-type impurity concentration is less than 1 ⁇ 10 21 cm ⁇ 3 , the p-type GaN layer 21 is It may be possible to form a film covering the entire surface of the base.
  • the p-type impurity concentration of the p-type GaN layer 21 is more preferably 6 ⁇ 10 20 cm ⁇ 3 or less from the viewpoint of improving the surface flatness, and the surface flatness is further improved to facilitate film formation. From the viewpoint, it is more preferably 3 ⁇ 10 20 cm ⁇ 3 or less.
  • the thickness of the p-type GaN layer 21, that is, the p-type semiconductor layer 20 is preferably less than 100 nm, and more preferably 30 nm or less.
  • the thickness of the p-type GaN layer 21 is preferably less than 100 nm, and more preferably 30 nm or less.
  • the thickness of the p-type GaN layer 21 is also from the viewpoint of facilitating patterning for removing the entire thickness of unnecessary portions of the p-type GaN layer 21, for example, when forming a mesa structure or a JBS diode described later. , Preferably less than 100 nm.
  • the thickness of the p-type GaN layer 21, that is, the p-type semiconductor layer 20, is preferably 2 nm or more, and more preferably 10 nm or more.
  • a depletion layer extends from the pn junction interface to both the n-type semiconductor layer 10 side and the p-type semiconductor layer 20 side, that is, both the n-type GaN layer 13 side and the p-type GaN layer 21 side.
  • the ratio between the thickness of the depletion layer extending to the n-type GaN layer 13 side and the thickness of the depletion layer extending to the p-type GaN layer 21 side is determined by the donor concentration in the n-type GaN layer 13 and the acceptor concentration in the p-type GaN layer 21. Inversely proportional to the ratio of Therefore, the higher the acceptor concentration in the p-type GaN layer 21, that is, the higher the p-type impurity concentration, the thinner the depletion layer extending toward the p-type GaN layer 21 side.
  • the reverse breakdown voltage of the p-type GaN layer 21 can be ensured by configuring the p-type GaN layer 21 to such a thickness that the depletion layer does not reach the p-side electrode 40 when a reverse voltage is applied.
  • the inventor of the present application estimated the acceptor concentration when the Mg concentration of the p-type GaN layer was 2 ⁇ 10 20 cm ⁇ 3 based on the reverse breakdown voltage of the fabricated pn junction diode. It was found that about 10 19 cm ⁇ 3 is expected.
  • the ratio of the thickness of the depletion layer extending toward the p-type GaN layer to the thickness of the depletion layer extending toward the n-type GaN layer is 1 / 5000.
  • the depletion layer thickness on the p-type GaN layer side is estimated to be about 4 nm.
  • the depletion layer thickness on the p-type GaN layer side is estimated to be about 2 nm.
  • the thickness of the p-type GaN layer 21 is preferably 2 nm or more from the viewpoint of obtaining a high reverse breakdown voltage of, for example, about 500 V or more, and is 10 nm or more from the viewpoint of further increasing the reverse breakdown voltage. It is more preferable.
  • the thin p-type GaN layer 21 having a thickness of several nm to several tens of nm (that is, less than 100 nm). Even if 21 is used, a high reverse breakdown voltage of several hundred volts to 1000 volts or more can be obtained. For example, as shown in the experimental results described later, it has been confirmed that a reverse breakdown voltage of at least 400 V or more can be obtained.
  • the ratio of the concentration of the p-type impurity added to the p-type semiconductor layer 20 to the concentration of the n-type impurity added to the portion of the n-type semiconductor layer 10 that forms a pn junction with the p-type semiconductor layer 20 is preferably 10,000 times or more. That is, in the exemplary semiconductor device 100, the ratio of the p-type impurity concentration of the p-type GaN layer 21 to the n-type impurity concentration of the n-type GaN layer 13 is preferably 10,000 times or more.
  • the ratio between the thickness of the depletion layer extending toward the n-type GaN layer 13 and the thickness of the depletion layer extending toward the p-type GaN layer 21 is determined by the donor concentration in the n-type GaN layer 13 and the p-type GaN layer. 21 is inversely proportional to the ratio to the acceptor concentration. Therefore, from the viewpoint of thinning the p-type GaN layer 21 while obtaining a high reverse breakdown voltage, the ratio of the p-type impurity concentration of the p-type GaN layer 21 to the n-type impurity concentration of the n-type GaN layer 13 is 10,000 times or more. Preferably there is.
  • the hole concentration in the p-type GaN layer 21, that is, the p-type semiconductor layer 20, is preferably 1 ⁇ 10 16 cm ⁇ 3 or more.
  • the inventor of the present application estimated the hole concentration when the Mg concentration of the p-type GaN layer was 2 ⁇ 10 20 cm ⁇ 3 and found that the hole concentration was about 7 ⁇ 10 16 cm ⁇ 3 . .
  • the hole concentration of the p-type GaN layer 21 is at least 1 ⁇ 10 16 cm ⁇ 3 or more.
  • the hole concentration of the p-type GaN layer 21 is preferably 1 ⁇ 10 16 cm ⁇ 3 or more from the viewpoint of obtaining the low-resistance p-type GaN layer 21.
  • FIG. 2A to FIG. 3B are schematic cross-sectional views showing manufacturing steps of the semiconductor device 100 according to the first embodiment.
  • n-type GaN layer 12 is grown on the n-type GaN substrate 11, and an n-type GaN layer 13 is grown on the n-type GaN layer 12 to form the n-type semiconductor layer 10. Further, a p-type GaN layer 21 is grown on the n-type semiconductor layer 10, that is, on the n-type GaN layer 13, thereby forming the p-type semiconductor layer 20.
  • concentration of impurities added to each layer, the thickness of each layer, and the like are as described above, for example.
  • MOVPE metal organic vapor phase epitaxy
  • TMG trimethylgallium
  • NH 3 ammonia
  • SiH 4 monosilane
  • Mg source biscyclopentadienyl magnesium
  • a heat treatment for activating the impurities is performed at 850 ° C. for 30 minutes, for example.
  • a mask that covers a portion of the upper surface of the p-type GaN layer 21 that constitutes the upper surface of the mesa structure is used.
  • a mesa structure is formed by the etching used.
  • a resist pattern having an opening in the formation region of the p-side lower electrode 41 is formed, and an electrode material for forming the p-side lower electrode 41 is deposited. Then, the p-side lower electrode 41 is formed by lift-off that removes unnecessary portions of the electrode material together with the resist pattern.
  • the material, thickness, and the like of the p-side lower electrode 41 are as described above, for example.
  • An insulating material for forming the protective film 50 is deposited on the entire surface on the mesa structure side (p-type semiconductor layer 20 side). Then, a resist pattern having an opening is formed on the p-side lower electrode 41, the unnecessary insulating material is removed by etching, and the p-side lower electrode 41 is exposed, thereby forming the protective film 50.
  • the material, thickness, and the like of the protective film 50 are as described above, for example.
  • An electrode material for forming the n-side electrode 30 is deposited on the entire surface opposite to the mesa structure (on the n-type semiconductor layer 10 side) to form the n-side electrode 30.
  • the material, thickness, and the like of the n-side electrode 30 are as described above, for example.
  • a resist pattern having an opening in the formation region of the p-side upper electrode 42 is formed on the upper surface on the mesa structure side (p-type semiconductor layer 20 side), and an electrode material for forming the p-side upper electrode 42 is deposited. Then, the p-side upper electrode 42 is formed by lift-off that removes unnecessary portions of the electrode material together with the resist pattern.
  • the material and thickness of the p-side upper electrode 42 are as described above, for example. As described above, the semiconductor device 100 according to the first embodiment is manufactured.
  • N-type GaN substrate having a thickness of 400 ⁇ m to in Si concentration 2 ⁇ 10 18 cm -3, Si concentration is grown n-type GaN layer having a thickness of 2 ⁇ m at 2 ⁇ 10 18 cm -3, the n-type GaN layer
  • n-side electrode and a p-side electrode were formed.
  • the p-side electrode those having a field plate electrode portion and having diameters of 60 ⁇ m, 100 ⁇ m and 200 ⁇ m were formed. In this way, a sample of a pn junction diode was produced.
  • FIG. 4 (a) is a graph showing forward current-voltage characteristics for a sample having a p-side electrode diameter of 100 ⁇ m. It can be seen that a forward current-voltage characteristic showing a rise at a voltage of about 3 V is obtained.
  • FIG. 4A also shows on-resistance.
  • FIG. 4B is a graph showing reverse current-voltage characteristics for samples with p-side electrode diameters of 60 ⁇ m, 100 ⁇ m, and 200 ⁇ m. It can be seen that a reverse current-voltage characteristic having a reverse breakdown voltage of 400 V or more (about 450 to 460 V) is obtained for any electrode diameter sample.
  • a pn junction using a p-type GaN-based semiconductor layer to which a p-type impurity is added at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more functions well as a diode.
  • a p-type GaN-based semiconductor layer has a very thin thickness of less than 100 nm, a pn junction that functions well as a diode having a high reverse breakdown voltage of several hundred volts or more is formed. I found out that I can do it.
  • FIG. 5 is a schematic cross-sectional view of the semiconductor device 100 according to the second embodiment, and a schematic plan view showing the shape of the p-side lower electrode 41 is also shown above.
  • the same reference number as 1st Embodiment is attached
  • subjected and description is advanced.
  • JBS junction barrier Schottky
  • the semiconductor device 100 according to the second embodiment is patterned so that the p-type semiconductor layer 20 is partially removed from the entire thickness, and the p-side electrode 40 is in contact with the p-type semiconductor layer 20 and n
  • the semiconductor device 100 is different from the semiconductor device 100 according to the first embodiment in that the semiconductor device 100 is disposed so as to contact the type semiconductor layer 10.
  • the p-type semiconductor layer 20, that is, the p-type GaN layer 21 is patterned so that, for example, a plurality of annular portions 121 are left concentrically inside the p-side lower electrode 41. In the gap between adjacent annular portions 121, the entire thickness of the p-type GaN layer 21 is removed, and the upper surface of the n-type semiconductor layer 10, that is, the upper surface of the n-type GaN layer 13 is exposed.
  • a structure in which the p-type GaN layer 21 and the n-type GaN layer 13 are alternately arranged in the radial direction of the annular portion 121 in a plan view is configured.
  • the arrangement region of the p-type GaN layer 21 is indicated by hatching
  • the arrangement region of the n-type GaN layer 13 is indicated by white.
  • the width of the annular portion 121 is, for example, about 1 to 10 ⁇ m
  • the gap width between adjacent annular portions 121 is, for example, about 1 to 10 ⁇ m.
  • the p-side lower electrode 41 that is, the p-side electrode 40 is in contact with the p-type GaN layer 21, that is, the p-type semiconductor layer 20, on the upper surface of the p-type GaN layer 21.
  • the n-type GaN layer 13, that is, the n-type semiconductor layer 10 is in contact with the upper surface.
  • the structure of the p-side upper electrode 42 is the same as that of the first embodiment.
  • a region where the p-side electrode 40 is in contact with the p-type semiconductor layer 20 functions as a pn junction diode
  • a region where the p-side electrode 40 is in contact with the n-type semiconductor layer 10 functions as a Schottky barrier diode.
  • a JBS diode is configured.
  • the p-side electrode 40 contacts the p-type semiconductor layer 20 with respect to the sum of the area where the p-side electrode 40 contacts the p-type semiconductor layer 20 and the area where the p-side electrode 40 contacts the n-type semiconductor layer 10.
  • the area ratio is preferably 20% or more, and preferably 80% or less from the viewpoint of obtaining good operation as a JBS diode.
  • concentric ring-shaped pattern was illustrated as a patterning aspect of the p-type semiconductor layer 20 for comprising a JBS diode, you may use other patterns, such as a stripe form, as needed.
  • the p-side lower electrode 41 is in contact with the p-type GaN layer 21 on the upper surface of the p-type GaN layer 21, and the n-type GaN layer 13 on the upper surface of the n-type GaN layer 13 exposed by patterning of the p-type GaN layer 21.
  • the upper surface of the n-type semiconductor layer 10 in contact with the p-side electrode 40 is disposed at a lower position (position closer to the substrate 11) than the upper surface of the p-type semiconductor layer 20 in contact with the p-side electrode 40.
  • the height of the upper surface of the p-type semiconductor layer 20 in contact with the p-side electrode 40 and the upper surface of the n-type semiconductor layer 10 in contact with the p-side electrode 40 are different).
  • the p-type GaN layer 21 can be formed with a thickness of less than 100 nm when the p-type impurity concentration is 1 ⁇ 10 20 cm ⁇ 3 or more. Since the p-type GaN layer 21 is thin, patterning for removing the entire thickness of unnecessary portions of the p-type GaN layer 21 is facilitated, and a JBS diode can be easily manufactured.
  • the p-type GaN layer 21 Since the p-type GaN layer 21 is thin, it becomes easy to remove the entire thickness of unnecessary portions of the p-type GaN layer 21 by wet etching. As the wet etching, for example, anodic oxidation can be used. Anodization is preferable because the p-type GaN layer 21 can be selectively etched with respect to the n-type GaN layer 13.
  • the equivalent defect density means that the portion of the defect density covered with the p-type GaN layer 21 is exposed by removing the p-type GaN layer 21 (the portion in contact with the p-side electrode 40).
  • the increase in the defect density is 10% or less.
  • dry etching may be used for patterning of the p-type GaN layer 21 as necessary. Since the p-type GaN layer 21 is thin, even when dry etching is used, it can be processed in a short time under mild conditions, and damage to the exposed n-type GaN layer 13 can be suppressed.
  • FIG. 6A and FIG. 6B are schematic cross-sectional views showing the manufacturing process of the semiconductor device 100 according to the second embodiment.
  • a semiconductor stacked body in which an n-type semiconductor layer 10 and a p-type semiconductor layer 20 are stacked is prepared, and a mesa structure is formed. Form.
  • a mask having an opening is formed in a region where the n-type GaN layer 13 on the p-type GaN layer 21 is exposed, and patterning is performed to remove the p-type GaN layer 21 in the opening by etching.
  • wet etching is preferably used, and anodic oxidation is preferably used as wet etching.
  • Patterning of the p-type GaN layer 21 using anodic oxidation is performed, for example, as follows.
  • a SiO 2 film serving as a mask is formed by spin-on-glass, PECVD, or sputtering.
  • a resist pattern for JBS is formed, and the SiO 2 film is etched using buffered hydrofluoric acid (BHF) to produce a mask for anodic oxidation.
  • BHF buffered hydrofluoric acid
  • the p-type GaN layer 21 (p-type semiconductor layer 20), the n-type GaN substrate 11, the n-type GaN layer 12, and the n-type GaN layer 13 (n-type)
  • the semiconductor layer 10 is sealed so as not to contact with the electrolyte solution.
  • the p-type GaN layer 21 and the anode electrode are immersed in the electrolytic solution.
  • a Pt net is used as the anode electrode, and a silver-silver chloride electrode is used as the reference electrode.
  • the p-type GaN layer 21 (p-type semiconductor layer 20), the n-type GaN substrate 11, the n-type GaN layer 12, and the n-type GaN layer 13 (n-type semiconductor layer 10) are interposed via the electrolytic solution and the anode electrode. Anodization is performed by applying a voltage between them. Note that an electrode may be formed on the back surface of the n-type GaN substrate 11 after the SiO 2 mask is formed to serve as a cathode electrode.
  • a resist pattern having an opening in the formation region of the p-side lower electrode 41 is formed, and an electrode material for forming the p-side lower electrode 41 is formed. accumulate. Then, the p-side lower electrode 41 is formed by lift-off that removes unnecessary portions of the electrode material together with the resist pattern.
  • the p-type GaN layer 21 is patterned, not only on the upper surface of the p-type GaN layer 21 but also on the upper surface of the n-type GaN layer 13 exposed in the gap of the p-type GaN layer 21. Electrode material is deposited. In this manner, the p-side lower electrode 41 is formed so as to extend from the p-type GaN layer 21 onto the exposed n-type GaN layer 13, and the p-type GaN layer 21 and the n-type GaN layer are formed. Thus, a p-side lower electrode 41 is formed in contact with both of them.
  • the protective film 50, the n-side electrode 30, and the p-side upper electrode 42 are formed in the same manner as described in the first embodiment with reference to FIGS. 3A and 3B. As described above, the semiconductor device 100 according to the second embodiment is manufactured.
  • a semiconductor stacked body 110 in which the n-type semiconductor layer 10 and the p-type semiconductor layer 20 are stacked in advance may be prepared. That is, the n-type semiconductor layer 10 made of a GaN-based semiconductor and the GaN-based semiconductor layered immediately above the n-type semiconductor layer 10 and added with a p-type impurity at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more.
  • a semiconductor laminate 110 may be prepared in which the p-type semiconductor layer 20 is laminated.
  • the semiconductor laminate 110 is a semiconductor laminate that can function as a pn junction diode by applying a voltage to a pn junction formed by the p-type semiconductor layer 20 and the n-type semiconductor layer 10.
  • FIG. 7 is a schematic cross-sectional view showing an example of the semiconductor laminate 110.
  • An n-type GaN layer 12 and an n-type GaN layer 13 are grown on the n-type GaN substrate 11 to form an n-type semiconductor layer 10.
  • a p-type GaN layer 21 is grown on the n-type semiconductor layer 10, that is, on the n-type GaN layer 13 to form a p-type semiconductor layer 20.
  • the p-type GaN layer 21, that is, the p-type semiconductor layer 20 is formed on the entire surface of the n-type GaN layer 13, that is, the n-type semiconductor layer 10.
  • the pn junction interface formed by the p-type GaN layer 21 and the n-type GaN layer 13, that is, the pn junction interface formed by the p-type semiconductor layer 20 and the n-type semiconductor layer 10 is flat.
  • the upper surface of the p-type GaN layer 21, that is, the upper surface of the p-type semiconductor layer 20 is prepared as a formation region (contact region) of the p-side electrode 40 (at least a part thereof).
  • the semiconductor stack 110 in which the n-type semiconductor layer 10 and the p-type semiconductor layer 20 are stacked in advance, the step of epitaxially growing semiconductor layers such as the n-type GaN layer 12 and the p-type GaN layer 21 can be omitted.
  • the semiconductor device 100 can be easily manufactured.
  • the p-type GaN layer 21, that is, the p-type semiconductor layer 20 can be patterned into a predetermined shape by, for example, wet etching by anodic oxidation.
  • the semiconductor stack 110 itself is formed, that is, for example, an n-side electrode 30 electrically connected to the n-type semiconductor layer 10, a p-side electrode 40 electrically connected to the p-type semiconductor layer 20, and the like.
  • the upper surface of the semiconductor stacked body 110 may be distributed in the market in the form in which the upper surface of the p-type semiconductor layer 20 is configured.
  • the semiconductor stacked body 110 may be used for manufacturing a semiconductor device having a configuration other than the semiconductor device 100 of the first embodiment or the second embodiment.
  • a diode using a GaN-based semiconductor is formed by a pn junction using a p-type semiconductor layer having a p-type impurity concentration of 1 ⁇ 10 20 cm ⁇ 3 or more. Can be formed.
  • the structure of a p-type semiconductor layer can be simplified, and the manufacturing process of a p-type semiconductor layer can be simplified.
  • the p-type semiconductor layer can be thinned, and the resistance during forward operation caused by the p-type semiconductor layer can be reduced, so that power consumption can be reduced.
  • a p-type impurity layered immediately above the first semiconductor layer is formed of a gallium nitride semiconductor to which p-type impurities are added at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more (a concentration of more than 1 ⁇ 10 20 cm ⁇ 3 ), and p
  • a second semiconductor layer having a conductive type A first electrode disposed in contact with the first semiconductor layer; A second electrode disposed in contact with the second semiconductor layer;
  • Appendix 2 The semiconductor device according to appendix 1, wherein the concentration of the p-type impurity added to the second semiconductor layer is more preferably a concentration exceeding 2 ⁇ 10 20 cm ⁇ 3 .
  • the concentration of the p-type impurity added to the second semiconductor layer is preferably a concentration of less than 1 ⁇ 10 21 cm ⁇ 3 , more preferably a concentration of 6 ⁇ 10 20 cm ⁇ 3 or less, and further preferably 3.
  • Appendix 4 The semiconductor device according to any one of appendices 1 to 3, wherein the thickness of the second semiconductor layer is preferably less than 100 nm, and more preferably 30 nm or less.
  • Appendix 5 The semiconductor device according to any one of appendices 1 to 4, wherein the thickness of the second semiconductor layer is preferably 2 nm or more, more preferably 10 nm or more.
  • An n-type impurity is added to the first semiconductor layer;
  • the ratio of the concentration of the p-type impurity added to the second semiconductor layer to the concentration of the n-type impurity added to the portion of the first semiconductor layer that forms a pn junction with the second semiconductor layer is: 6.
  • Appendix 7 The semiconductor device according to any one of appendices 1 to 6, wherein a hole concentration in the second semiconductor layer is a concentration of 1 ⁇ 10 16 cm ⁇ 3 or more.
  • Appendix 8 The semiconductor device according to any one of appendices 1 to 7, which exhibits a breakdown voltage of 400 V or more when a reverse voltage is applied.
  • the upper surface of the second semiconductor layer is disposed at a higher position than the upper surface of the first semiconductor layer (the upper surface of the first semiconductor layer and the upper surface of the second semiconductor layer are different in height).
  • the semiconductor device according to any one of appendices 1 to 8.
  • Appendix 10 10. The semiconductor device according to any one of appendices 1 to 9, wherein the second electrode is disposed so as to be in contact with the second semiconductor layer and not in contact with the first semiconductor layer.
  • the second electrode is arranged to contact the second semiconductor layer and to contact the first semiconductor layer, 10.
  • the second electrode contacts the second semiconductor layer with respect to the sum of the area where the second electrode contacts the second semiconductor layer and the area where the second electrode contacts the first semiconductor layer.
  • the semiconductor device according to attachment 11, wherein the ratio of the area to be processed is 20% or more.
  • the second electrode contacts the second semiconductor layer with respect to the sum of the area where the second electrode contacts the second semiconductor layer and the area where the second electrode contacts the first semiconductor layer. 13.
  • (Appendix 17) Removing the entire thickness of the second semiconductor layer partially by wet etching to expose the first semiconductor layer;
  • the step of forming the second electrode includes forming the second electrode so as to have a shape extending from the second semiconductor layer onto the first semiconductor layer exposed by the wet etching. Forming the second electrode disposed in contact with the second semiconductor layer and in contact with the first semiconductor layer; 18.
  • the method for manufacturing a semiconductor device according to appendix 16 wherein a junction barrier Schottky diode that functions as a pn junction diode and functions as a Schottky barrier diode is manufactured.
  • a p-type impurity layered immediately above the first semiconductor layer is formed of a gallium nitride semiconductor to which p-type impurities are added at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more (a concentration of more than 1 ⁇ 10 20 cm ⁇ 3 ), and p
  • a second semiconductor layer having a conductive type And a semiconductor laminate that can function as a pn junction diode.
  • Appendix 20 The semiconductor laminate according to appendix 19, wherein the upper surface of the second semiconductor layer is prepared as a contact region of the electrode.
  • Appendix 21 The semiconductor laminate according to appendix 19 or 20, distributed on the market in a form in which the upper surface of the second semiconductor layer constitutes the upper surface of the semiconductor laminate.

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Abstract

半導体装置は、窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、第１半導体層と接触するように配置された第１電極と、第２半導体層と接触するように配置された第２電極と、を有し、ｐｎ接合ダイオードとして機能する。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　窒化ガリウム（ＧａＮ）系半導体は、高耐圧、高出力の高周波電子素子材料や、赤から紫外の発光が可能な発光素子材料として注目を集めている。
　ＧａＮ系半導体を用いて、ダイオードとして機能するｐｎ接合を形成する場合、例えば、ｐ型不純物濃度が１０１８ｃｍ－３程度で厚さが数百ｎｍ程度のｐ型ＧａＮ系半導体層と、ｐ型不純物濃度が１０２０ｃｍ－３程度で厚さが数十ｎｍ程度のｐ型ＧａＮ系半導体層との積層構造で、ｐ型半導体層が構成されている（例えば特許文献１参照）。
特開２０１５－１４９３９１号公報
　ｐ型半導体層の構成を単純化できれば、ｐ型半導体層の製造工程が簡素化される等の観点で好ましい。
　本発明の一目的は、ＧａＮ系半導体を用いたｐｎ接合ダイオードとして機能し、ｐ型半導体層の構成の単純化が図られた半導体装置とその製造方法、および、それらに用いることができる半導体積層物を提供することである。
　本発明の一観点によれば、
　窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
　前記第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、
　前記第１半導体層と接触するように配置された第１電極と、
　前記第２半導体層と接触するように配置された第２電極と、
を有し、ｐｎ接合ダイオードとして機能する半導体装置が提供される。
　本発明の他の観点によれば、
　窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、前記第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、を有する半導体積層物を準備する工程と、
　前記第１半導体層と接触するように配置された第１電極を形成する工程と、
　前記第２半導体層と接触するように配置された第２電極を形成する工程と、
を有し、ｐｎ接合ダイオードとして機能する半導体装置を製造する、半導体装置の製造方法が提供される。
　本発明のさらに他の観点によれば、
　窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
　前記第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、を有し、ｐｎ接合ダイオードとして機能させることができる半導体積層物が提供される。
　窒化ガリウム系半導体を用いたダイオードを、ｐ型不純物濃度が１×１０２０ｃｍ－３以上の濃度であるｐ型半導体層（第２半導体層）を用いたｐｎ接合により、形成することができる。このため、ｐ型不純物濃度が１×１０２０ｃｍ－３未満（例えば１０１８ｃｍ－３程度）のｐ型窒化ガリウム系半導体層が不要となる。これにより、ｐ型半導体層の構成を単純にすることができ、ｐ型半導体層の製造工程を簡素化できる。また、ｐ型半導体層を薄くすることでき、ｐ型半導体層に起因する順方向動作時の抵抗を低減させることが可能となり、消費電力の低減が図られる。
図１は、本発明の第１実施形態による半導体装置の概略断面図である。 図２（ａ）および図２（ｂ）は、第１実施形態による半導体装置の製造工程を示す概略断面図である。 図３（ａ）および図３（ｂ）は、第１実施形態による半導体装置の製造工程を示す概略断面図である。 図４（ａ）および図４（ｂ）は、それぞれ、作製したｐｎ接合ダイオードのサンプルに対する、順方向の電流－電圧特性を示すグラフ、および、逆方向の電流－電圧特性を示すグラフである。 図５は、第２実施形態による半導体装置の概略断面図、および、ｐ側下部電極の形状を示す概略平面図である。 図６（ａ）および図６（ｂ）は、第２実施形態による半導体装置の製造工程を示す概略断面図である。 図７は、半導体積層物の例を示す概略断面図である。 図８は、比較形態による半導体装置の概略断面図である。
　図１を参照して、本発明の第１実施形態による半導体装置１００について例示的に説明する。図１は、第１実施形態による半導体装置１００の概略断面図である。
　半導体装置１００は、窒化ガリウム（ＧａＮ）系半導体で形成されｎ型の導電型を有する半導体層１０と、ｎ型半導体層１０の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加されたＧａＮ系半導体で形成されｐ型の導電型を有する半導体層２０と、半導体層１０と接触するように配置された電極３０と、半導体層２０と接触するように配置された電極４０と、を有し、ｐｎ接合ダイオードとして機能する。半導体層１０をｎ型半導体層１０と呼び、半導体層２０をｐ型半導体層２０と呼び、電極３０をｎ側電極３０と呼び、電極４０をｐ側電極４０と呼ぶことがある。
　なお、以下に説明する実施形態では、ＧａＮ系半導体、つまりガリウム（Ｇａ）および窒素（Ｎ）を含有する半導体として、ＧａＮを例示するが、ＧａＮ系半導体としては、ＧａＮに限定されず、ＧａおよびＮに加え必要に応じてＧａ以外のＩＩＩ族元素を含むものを用いることもできる。
　Ｇａ以外のＩＩＩ族元素としては、例えばアルミニウム（Ａｌ）やインジウム（Ｉｎ）が挙げられる。ただし、Ｇａ以外のＩＩＩ族元素は、格子歪低減の観点から、Ｇａ以外のＩＩＩ族元素を含有するＧａＮ系半導体の、ＧａＮに対する格子不整合が、１％以下となるように含有されることが好ましい。ＧａＮ系半導体中に許容される含有量は、例えばＡｌＧａＮ中のＡｌについてはＩＩＩ族元素の内４０原子％以下であり、また例えばＩｎＧａＮ中のＩｎについてはＩＩＩ族元素の内１０原子％以下である。なお、ＩｎＡｌＧａＮは、ＩｎＡｌＮ中のＩｎがＩＩＩ族元素の内１０原子％以上３０原子％以下となるＩｎＡｌＮと、ＧａＮとを任意の組成で組合せたＩｎＡｌＧａＮであっても良い。なお、ＡｌおよびＩｎ組成が上記の範囲内にあると、ＧａＮとの格子歪が大きくなりにくいためクラックが入りにくくなる。
　ｎ型半導体層１０は、例えば、ｎ型ＧａＮ基板１１とｎ型ＧａＮ層１２とｎ型ＧａＮ層１３とが積層された積層構造を有する。ｎ型ＧａＮ基板１１は、例えばｎ型不純物としてシリコン（Ｓｉ）が２×１０１８ｃｍ－３の濃度で添加された基板であり、厚さは例えば４００μｍである。ｎ型ＧａＮ層１２は、例えばＳｉが２×１０１８ｃｍ－３の濃度で添加された層（ｎ層）であり、厚さは例えば２μｍである。ｎ型ＧａＮ層１３は、例えばＳｉが１．２×１０１６ｃｍ－３の濃度で添加された層（ｎ－層）であり、厚さは例えば１３μｍである。
　なお、ｎ型半導体層１０の構造は、特に限定されない。例えば、ｎ型半導体層１０は、ｎ型不純物は添加されていないがｎ型の導電型を有するアンドープのｎ型ＧａＮ層を含んで構成されていてもよい。
　ｎ型半導体層１０の直上に、つまりｎ型ＧａＮ層（ｎ－層）１３の直上に、ｐ型半導体層２０が積層されている。ｐ型半導体層２０は、ｐ型ＧａＮ層２１で構成されている。ｐ型ＧａＮ層２１は、例えばｐ型不純物としてマグネシウム（Ｍｇ）が２×１０２０ｃｍ－３の濃度で添加された層（ｐ＋＋層）であり、厚さは例えば３０ｎｍである。
　ｐ型半導体層２０とｎ型半導体層１０とにより、つまり、ｐ型ＧａＮ層２１とｎ型ＧａＮ層１３とにより、ｐｎ接合が形成されている。なお、ｎ型半導体層１０上にｐ型半導体層２０が積層されているので、ｎ型半導体層１０の上面よりも、ｐ型半導体層２０の上面の方が、高い位置（基板１１から遠い位置）に配置されている（ｎ型半導体層１０の上面とｐ型半導体層２０の上面との高さが異なっている）。また、ｐｎ接合界面は、平坦となっている。
　ｎ型ＧａＮ基板１１の下面上に、ｎ側電極３０が設けられている。つまり、ｎ側電極３０は、ｎ型半導体層１０の下面で、ｎ型半導体層１０と接触するように配置されている。ｎ側電極３０は、例えば、ｎ型半導体層１０側から順に、厚さ５０ｎｍのチタン（Ｔｉ）層と厚さ２５０ｎｍのアルミニウム（Ａｌ）層とが積層された積層膜で形成される。
　ｐ型ＧａＮ層２１の上面上に、ｐ側電極４０が設けられている。つまり、ｐ側電極４０は、ｐ型半導体層２０の上面で、ｐ型半導体層２０と接触するように配置されている。第１実施形態による半導体装置１００では、ｐ側電極４０が、ｐ型半導体層２０とは接触し、ｎ型半導体層１０とは接触しないように配置されている。
　ｐ側電極４０は、例えば、ｐ側下部電極４１とｐ側上部電極４２とが積層された積層構造を有する。ｐ側下部電極４１は、平面視上、ｐ型半導体層２０に内包されるように、ｐ型半導体層２０の上面上に設けられている。ｐ側下部電極４１は、例えば、平面視上、円形形状を有する。ｐ側下部電極４１は、例えば、ｐ型半導体層２０側から順に、厚さ２００ｎｍのパラジウム（Ｐｄ）層と厚さ１００ｎｍのニッケル（Ｎｉ）層とが積層された積層膜で形成される。ｐ側上部電極４２の詳細については、後述する。
　例示の半導体装置１００は、メサ構造を有し、メサ構造の外側に配置されたｎ型半導体層１０の上面、メサ構造の側面、およびメサ構造の上面を構成するｐ型半導体層２０の上面の縁部を覆うように設けられた絶縁性の保護膜５０を有する。保護膜５０は、例えば、スピンオングラスによる酸化シリコン（ＳｉＯ２）膜と、スパッタ法によるＳｉＯ２膜との積層膜で形成される。保護膜５０の厚さは、例えば６００ｎｍ程度である。
　保護膜５０は、ｐ型半導体層２０の上面上に開口を有する。保護膜５０の開口縁部は、ｐ側下部電極４１の縁部上に乗り上げて設けられており、保護膜５０の開口内に、ｐ側下部電極４１の上面が露出している。
　ｐ側上部電極４２は、保護膜５０の開口内に露出したｐ側下部電極４１の上面上に設けられており、平面視上、メサ構造の外側のｎ型半導体層１０の上面上まで達するように、保護膜５０上に延在している。ｐ側上部電極４２は、逆方向電圧印加時の耐圧（逆方向耐圧）を向上させるフィールドプレート電極部として機能する。ｐ側上部電極４２は、例えば、ｐ型半導体層２０側から順に、厚さ３０ｎｍのＴｉ層と厚さ２５０ｎｍのＡｌ層とが積層された積層膜で形成される。
　なお、ｐ側電極４０の構造は、特に限定されない。例えば、ｐ側電極４０は、ｐ側下部電極４１とｐ側上部電極４２との積層構造でなく、単層構造であってもよい。また例えば、ｐ側電極４０は、フィールドプレート電極部を有しなくてもよい。ただし、フィールドプレート電極部を有することは、逆方向耐圧向上の観点から好ましい。
　実施形態による半導体装置１００は、ｐ型半導体層２０が、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加されたｐ型ＧａＮ系半導体層で構成されているという特徴を有する。以下、このような特徴について、比較形態による半導体装置との対比も行いつつ説明する。
　図８は、比較形態による半導体装置１００ａの概略断面図である。第１実施形態と対応する比較形態の部材や構造について、第１実施形態の参照番号に「ａ」を追加したものを付して、説明を進める。
　比較形態による半導体装置１００ａは、ｐ型半導体層２０ａが、ｐ型ＧａＮ層２２ａとｐ型ＧａＮ層２１ａとが積層された積層構造を有する点で、第１実施形態による半導体装置１００と異なる。ｐ型ＧａＮ２２ａは、例えばＭｇが１×１０１８ｃｍ－３の濃度で添加された層（ｐ層）であり、厚さは例えば４００ｎｍである。ｐ型ＧａＮ２１ａは、例えばＭｇが２×１０２０ｃｍ－３の濃度で添加された層（ｐ＋＋層）であり、厚さは例えば３０ｎｍである。
　ＧａＮ系半導体を用いて、ダイオードとして機能するｐｎ接合を形成する場合、技術常識では、結晶品質の悪化を防ぐ観点から、ｐ型不純物濃度が高々１０１９ｃｍ－３のオーダ、つまり１×１０２０ｃｍ－３未満に抑制されたｐ型ＧａＮ系半導体層が用いられている。ｐ型不純物濃度が１０２０ｃｍ－３以上のオーダ、つまり１×１０２０ｃｍ－３以上であるｐ型ＧａＮ系半導体層は、不純物濃度が高いことに起因して結晶品質が悪く、ダイオードとして機能するｐｎ接合の形成には利用できないと考えられている。
　また、技術常識では、逆方向耐圧を高める観点から、厚さが数百ｎｍ程度のｐ型ＧａＮ系半導体層が用いられている。厚さが１００ｎｍ未満のｐ型ＧａＮ系半導体層は、薄すぎて逆方向耐圧を確保できず、ダイオードとして機能するｐｎ接合の形成には利用できないと考えられている。
　そのため、比較形態では、ｎ型半導体層１０ａの直上に、Ｍｇが１×１０１８ｃｍ－３の濃度で添加され厚さが４００ｎｍのｐ型ＧａＮ層（ｐ層）２２ａが積層されている。つまり、ｐ型不純物濃度が１×１０２０ｃｍ－３未満に抑制されたｐ型ＧａＮ層（ｐ層）２２ａと、ｎ型半導体層１０ａとにより、ｐｎ接合が形成されている。
　ｐ側電極４０ａは、Ｍｇが２×１０２０ｃｍ－３の濃度で添加され厚さが３０ｎｍのｐ型ＧａＮ層（ｐ＋＋層）２１ａ、つまり、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型ＧａＮ層（ｐ＋＋層）２１ａの上面上に設けられている。ｐ型ＧａＮ層（ｐ＋＋層）２１ａは、ｐ側電極４０ａとの良好なオーミック接触を形成する目的で、ｐ型ＧａＮ層（ｐ層）２２ａ上に積層されている。
　このように、比較形態においては、ｐ型ＧａＮ層（ｐ＋＋層）２１ａが、ｐ側電極４０ａとの良好なオーミック接触を形成する目的で設けられており、ｐｎ接合を形成する目的で設けられてはいない。
　しかしながら、本願発明者は、後述の実験結果に示されるように、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加されたｐ型ＧａＮ系半導体層を用いたｐｎ接合が、技術常識に反して、ダイオードとして良好に機能することを見出した。本発明は、このような知見に基づく。
　以下、実施形態による半導体装置１００について、さらに説明する。
　ｐ型ＧａＮ層２１つまりｐ型半導体層２０に添加されたｐ型不純物の濃度は、好ましくは１×１０２０ｃｍ－３以上の濃度であり、より好ましくは２×１０２０ｃｍ－３以上の濃度である。
　ｐ型ＧａＮ層２１のｐ型不純物濃度を１×１０２０ｃｍ－３以上とすることで、ｐ側電極４０をｐ型ＧａＮ層２１と良好にオーミック接触させることができる。つまり、ｐ型ＧａＮ層２１で構成されたｐ型半導体層２０を用いて、ダイオードとして良好に機能するｐｎ接合を形成することができるとともに、ｐ側電極４０との良好なオーミック接触を得ることができる。
　このため、比較形態で必要となる厚さ数百ｎｍ程度の厚いｐ型ＧａＮ層（ｐ層）２２ａを用いずに、ｐ型半導体層２０を構成することができる。
　これにより、ｐ型半導体層２０の構成を単純にすることができ、ｐ型半導体層２０の製造工程を簡素化できる。また、ｐ型半導体層２０を薄くすることができ、ｐ型半導体層２０に起因する順方向動作時の抵抗を低減させることが可能となり、消費電力の低減が図られる。
　さらに、詳細は後述するように、ｐ型不純物濃度を１×１０２０ｃｍ－３以上とすることで、厚さが１００ｎｍ未満の薄いｐ型ＧａＮ層２１を用いても、数百Ｖから１０００Ｖ以上の高い逆方向耐圧を得ることができる。
　なお、ｐ型ＧａＮ層２１のｐ型不純物濃度は、１×１０２０ｃｍ－３超の濃度としてもよい。
　高い逆方向耐圧が得られるｐ型ＧａＮ層２１の厚さをより薄くできる観点から、ｐ型ＧａＮ層２１のｐ型不純物濃度は、２×１０２０ｃｍ－３以上とすることがより好ましい。
　ｐ型ＧａＮ層２１つまりｐ型半導体層２０に添加されたｐ型不純物の濃度は、好ましくは１×１０２１ｃｍ－３未満の濃度であり、より好ましくは６×１０２０ｃｍ－３以下の濃度であり、さらに好ましくは３×１０２０ｃｍ－３以下の濃度である。
　ｐ型不純物濃度が高くなることで、ｐ型ＧａＮ層の表面平坦性は低くなる。ｐ型ＧａＮ層の表面平坦性が低くなり過ぎると、ｐ型ＧａＮ層を、下地全面を被覆する膜状に形成できなくなる。本願発明者が、Ｍｇ濃度が６×１０２０ｃｍ－３で厚さ３０ｎｍのｐ型ＧａＮ層を成長させる実験を行ったところ、結晶表面に深さ３０ｎｍ程度の凹凸が見られた。また、Ｍｇが３×１０２０ｃｍ－３で厚さ３０ｎｍのｐ型ＧａＮ層を成長させる実験を行ったところ、異常成長は生じず、Ｍｇ濃度が６×１０２０ｃｍ－３の場合に比べて、表面平坦性が向上した。なお、上記実験と同一のＭｇ濃度でも、成長条件の最適化によって、ある程度は表面平坦性の向上が見込まれる。
　このため、ｐ型ＧａＮ層２１のｐ型不純物濃度が１０２０ｃｍ－３のオーダであれば、つまりｐ型不純物濃度を１×１０２１ｃｍ－３未満とすれば、ｐ型ＧａＮ層２１を、下地全面を被覆する膜状に形成することが可能と考えられる。ｐ型ＧａＮ層２１のｐ型不純物濃度は、表面平坦性を向上させる観点から、６×１０２０ｃｍ－３以下とすることがより好ましく、表面平坦性をより向上させて膜を形成しやすくする観点から、３×１０２０ｃｍ－３以下とすることがさらに好ましい。
　ｐ型ＧａＮ層２１つまりｐ型半導体層２０の厚さは、好ましくは１００ｎｍ未満の厚さであり、より好ましくは３０ｎｍ以下の厚さである。
　ｐ型不純物濃度が１×１０２０ｃｍ－３以上となると、ｐ型ＧａＮ層２１を数百ｎｍ程度の厚さまで成長させることが難しくなる。また、ｐ型ＧａＮ層２１が厚いほど、ｐ型ＧａＮ層２１に起因する抵抗が増加するとともに、ｐ型ＧａＮ層２１の成長に要する時間が増加する。このため、ｐ型ＧａＮ層２１の厚さは、１００ｎｍ未満とすることが好ましく、３０ｎｍ以下とすることがより好ましい。
　なお、例えばメサ構造や後述のＪＢＳダイオード等を形成する場合に行う、ｐ型ＧａＮ層２１の不要部を全厚さ除去するパターニングを容易にする観点からも、ｐ型ＧａＮ層２１の厚さは、１００ｎｍ未満と薄いことが好ましい。
　ｐ型ＧａＮ層２１つまりｐ型半導体層２０の厚さは、好ましくは２ｎｍ以上の厚さであり、より好ましくは１０ｎｍ以上の厚さである。
　逆方向電圧の印加時に、ｐｎ接合界面からｎ型半導体層１０側およびｐ型半導体層２０側の双方に、つまりｎ型ＧａＮ層１３側およびｐ型ＧａＮ層２１側の双方に、空乏層が伸びる。ｎ型ＧａＮ層１３側に伸びる空乏層の厚さと、ｐ型ＧａＮ層２１側に伸びる空乏層の厚さとの比率は、ｎ型ＧａＮ層１３におけるドナー濃度と、ｐ型ＧａＮ層２１におけるアクセプタ濃度との比率に反比例する。したがって、ｐ型ＧａＮ層２１におけるアクセプタ濃度が高いほど、つまり、ｐ型不純物濃度が高いほど、ｐ型ＧａＮ層２１側に伸びる空乏層が薄くなる。
　逆方向電圧の印加時に、空乏層がｐ側電極４０まで到達しない厚さに、ｐ型ＧａＮ層２１を構成することで、ｐ型ＧａＮ層２１の逆方向耐圧を確保することができる。
　本願発明者が、作製したｐｎ接合ダイオードの逆方向耐圧に基づいて、ｐ型ＧａＮ層のＭｇ濃度が２×１０２０ｃｍ－３の場合のアクセプタ濃度を見積もったところ、アクセプタ濃度としては、５×１０１９ｃｍ－３程度が期待されることがわかった。
　ｐ型ＧａＮ層のアクセプタ濃度を５×１０１９ｃｍ－３とし、ｎ型ＧａＮ層のドナー濃度を１×１０１６ｃｍ－３とし、逆方向印加電圧を１０００Ｖとして、ｐ型ＧａＮ層側に伸びる空乏層の厚さを見積もったところ、２ｎｍ程度となることがわかった。
　なお、本例では、アクセプタ濃度がドナー濃度の５０００倍であるため、ｎ型ＧａＮ層側に伸びる空乏層の厚さに対する、ｐ型ＧａＮ層側に伸びる空乏層の厚さの比率は、１／５０００となる。
　なお、ｐ型ＧａＮ層のＭｇ濃度が１×１０２０ｃｍ－３で逆方向印加電圧が１０００Ｖとした場合は、ｐ型ＧａＮ層側の空乏層厚さは４ｎｍ程度と見積もられ、ｐ型ＧａＮ層のＭｇ濃度が１×１０２０ｃｍ－３で逆方向電圧が５００Ｖとした場合は、ｐ型ＧａＮ層側の空乏層厚さは２ｎｍ程度と見積もられる。
　以上の考察より、ｐ型ＧａＮ層２１の厚さは、例えば５００Ｖ程度以上の高い逆方向耐圧を得る観点から、２ｎｍ以上とすることが好ましく、逆方向耐圧をより高める観点から、１０ｎｍ以上とすることがより好ましい。
　このように、ｐ型ＧａＮ層２１のｐ型不純物濃度を１×１０２０ｃｍ－３以上とすることで、厚さが数ｎｍから数十ｎｍ程度の（つまり１００ｎｍ未満の）薄いｐ型ＧａＮ層２１を用いても、数百Ｖから１０００Ｖ以上の高い逆方向耐圧を得ることができる。例えば、後述の実験結果に示されるように、少なくとも４００Ｖ以上の逆方向耐圧が得られることが確認されている。
　ｎ型半導体層１０の、ｐ型半導体層２０とｐｎ接合を形成する部分に添加されたｎ型不純物の濃度に対する、ｐ型半導体層２０に添加されたｐ型不純物の濃度の比率は、好ましくは１００００倍以上である。つまり、例示の半導体装置１００において、ｎ型ＧａＮ層１３のｎ型不純物濃度に対するｐ型ＧａＮ層２１のｐ型不純物濃度の比率は、好ましくは１００００倍以上である。
　上述のように、ｎ型ＧａＮ層１３側に伸びる空乏層の厚さと、ｐ型ＧａＮ層２１側に伸びる空乏層の厚さとの比率は、ｎ型ＧａＮ層１３におけるドナー濃度と、ｐ型ＧａＮ層２１におけるアクセプタ濃度との比率に反比例する。このため、高い逆方向耐圧を得つつｐ型ＧａＮ層２１を薄くする観点から、ｎ型ＧａＮ層１３のｎ型不純物濃度に対するｐ型ＧａＮ層２１のｐ型不純物濃度の比率は、１００００倍以上であることが好ましい。
　ｐ型ＧａＮ層２１つまりｐ型半導体層２０における正孔濃度は、好ましくは１×１０１６ｃｍ－３以上の濃度である。
　本願発明者が、ｐ型ＧａＮ層のＭｇ濃度が２×１０２０ｃｍ－３の場合の正孔濃度を見積もったところ、正孔濃度は、７×１０１６ｃｍ－３程度であることがわかった。これより、ｐ型ＧａＮ層２１の正孔濃度は、少なくとも１×１０１６ｃｍ－３以上となる。ｐ型ＧａＮ層２１の正孔濃度は、低抵抗なｐ型ＧａＮ層２１を得る観点から、１×１０１６ｃｍ－３以上であることが好ましい。
　次に、図２（ａ）～図３（ｂ）を参照して、第１実施形態による半導体装置１００の製造方法について例示的に説明する。図２（ａ）～図３（ｂ）は、第１実施形態による半導体装置１００の製造工程を示す概略断面図である。
　図２（ａ）を参照する。ｎ型ＧａＮ基板１１上に、ｎ型ＧａＮ層１２を成長させ、ｎ型ＧａＮ層１２上に、ｎ型ＧａＮ層１３を成長させて、ｎ型半導体層１０を形成する。さらに、ｎ型半導体層１０上に、つまりｎ型ＧａＮ層１３上に、ｐ型ＧａＮ層２１を成長させて、ｐ型半導体層２０を形成する。各層に添加される不純物の濃度や、各層の厚さ等は、例えば上述の通りである。
　各層の成長方法や原料は、特に限定されない。例えば、成長方法としては、有機金属気相エピタキシ（ＭＯＶＰＥ）を用いることができる。Ｇａ源としては、例えばトリメチルガリウム（ＴＭＧ）を用いることができ、Ｎ源としては、例えばアンモニア（ＮＨ３）を用いることができ、Ｓｉ源としては、例えばモノシラン（ＳｉＨ４）を用いることができ、Ｍｇ源としては、例えばビスシクロペンタジエニルマグネシウム（Ｃｐ２ Ｍｇ）を用いることができる。
　ｐ型半導体層２０の形成後、例えば８５０℃で３０分間、不純物を活性化させるための熱処理を行う。このようにして、ｎ型半導体層１０上にｐ型半導体層２０が積層された半導体積層物を準備した後、ｐ型ＧａＮ層２１の上面の、メサ構造の上面を構成する部分を覆うマスクを用いたエッチングにより、メサ構造を形成する。
　図２（ｂ）を参照する。ｐ側下部電極４１の形成領域に開口を有するレジストパターンを形成し、ｐ側下部電極４１を形成する電極材料を堆積する。そして、レジストパターンとともに不要部の電極材料を除去するリフトオフにより、ｐ側下部電極４１を形成する。ｐ側下部電極４１の材料や厚さ等は、例えば上述の通りである。
　図３（ａ）を参照する。メサ構造側（ｐ型半導体層２０側）の全面上に、保護膜５０を形成する絶縁材料を堆積する。そして、ｐ側下部電極４１上に開口を有するレジストパターンを形成し、エッチングにより不要部の絶縁材料を除去してｐ側下部電極４１を露出させることで、保護膜５０を形成する。保護膜５０の材料や厚さ等は、例えば上述の通りである。
　図３（ｂ）を参照する。メサ構造と反対側（ｎ型半導体層１０側）の全面上に、ｎ側電極３０を形成する電極材料を堆積して、ｎ側電極３０を形成する。ｎ側電極３０の材料や厚さ等は、例えば上述の通りである。
　メサ構造側（ｐ型半導体層２０側）の上面上に、ｐ側上部電極４２の形成領域に開口を有するレジストパターンを形成し、ｐ側上部電極４２を形成する電極材料を堆積する。そして、レジストパターンとともに不要部の電極材料を除去するリフトオフにより、ｐ側上部電極４２を形成する。ｐ側上部電極４２の材料や厚さ等は、例えば上述の通りである。以上のようにして、第１実施形態による半導体装置１００が製造される。
　次に、実際にｐｎ接合ダイオードを作製し、順方向および逆方向の電流－電圧特性を測定した実験結果について例示的に説明する。
　Ｓｉ濃度が２×１０１８ｃｍ－３で厚さ４００μｍのｎ型ＧａＮ基板上に、Ｓｉ濃度が２×１０１８ｃｍ－３で厚さ２μｍのｎ型ＧａＮ層を成長させ、このｎ型ＧａＮ層上に、Ｓｉ濃度が１．２×１０１６ｃｍ－３で厚さ５μｍのｎ型ＧａＮ層を成長させて、ｎ型半導体層を形成した。ｎ型半導体層上に、Ｍｇ濃度が２×１０２０ｃｍ－３で厚さ２０ｎｍのｐ型ＧａＮ層を成長させて、ｐ型半導体層を形成した。その後、メサ構造を形成し、ｎ側電極とｐ側電極とを形成した。ｐ側電極としては、フィールドプレート電極部は有さない、直径が６０μｍ、１００μｍ、および２００μｍのものを形成した。このようにして、ｐｎ接合ダイオードのサンプルを作製した。
　図４（ａ）は、ｐ側電極径が１００μｍのサンプルに対する、順方向の電流－電圧特性を示すグラフである。３Ｖ程度の電圧で立ち上がりを示す順方向の電流－電圧特性が得られていることがわかる。なお、図４（ａ）には、オン抵抗も示している。
　図４（ｂ）は、ｐ側電極径が６０μｍ、１００μｍ、および２００μｍのサンプルに対する、逆方向の電流－電圧特性を示すグラフである。どの電極径のサンプルについても、４００Ｖ以上の（４５０～４６０Ｖ程度の）逆方向耐圧を有する逆方向の電流－電圧特性が得られていることがわかる。
　なお、Ｍｇ濃度が２×１０２０ｃｍ－３で厚さ１０ｎｍのｐ型ＧａＮ層によりｐ型半導体層を構成したサンプル、および、Ｍｇ濃度が２×１０２０ｃｍ－３で厚さ３０ｎｍのｐ型ＧａＮ層によりｐ型半導体層を構成したサンプルも作製し、これらの他のサンプルについても、順方向および逆方向の電流－電圧特性を測定した。これらの他のサンプルについても、同様に、３Ｖ程度の電圧で立ち上がりを示す順方向の電流－電圧特性と、４００Ｖ以上の逆方向耐圧を有する逆方向の電流－電圧特性とが得られることがわかった。
　このように、本願発明者は、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加されたｐ型ＧａＮ系半導体層を用いたｐｎ接合が、ダイオードとして良好に機能することを見出した。また、このようなｐ型ＧａＮ系半導体層が、１００ｎｍ未満という非常に薄い厚さであるにも関らず、数百Ｖ以上の高い逆方向耐圧を有するダイオードとして良好に機能するｐｎ接合を形成できることを見出した。
　次に、図５を参照して、第２実施形態による半導体装置１００について例示的に説明する。図５は、第２実施形態による半導体装置１００の概略断面図であり、併せて上方に、ｐ側下部電極４１の形状を示す概略平面図を示す。第１実施形態と対応する第２実施形態の部材や構造について、第１実施形態と同一の参照番号を付して、説明を進める。
　第２実施形態では、第１実施形態で説明したｐｎ接合ダイオードの応用として、ｐｎ接合ダイオード部分およびショットキーバリアダイオード部分の両方を有するジャンクションバリアショットキー（ＪＢＳ）ダイオードについて説明する。
　第２実施形態による半導体装置１００は、ｐ型半導体層２０が、部分的に全厚さ除去されるようにパターニングされており、ｐ側電極４０が、ｐ型半導体層２０と接触するとともに、ｎ型半導体層１０と接触するように配置されている点で、第１実施形態による半導体装置１００と異なる。
　ｐ型半導体層２０つまりｐ型ＧａＮ層２１は、ｐ側下部電極４１の内側において、例えば、複数の円環部１２１が同心円状に残されるようにパターニングされている。隣接する円環部１２１の間隙では、ｐ型ＧａＮ層２１が全厚さ除去されて、ｎ型半導体層１０の上面つまりｎ型ＧａＮ層１３の上面が露出している。
　このようにして、平面視上、ｐ型ＧａＮ層２１とｎ型ＧａＮ層１３とが、円環部１２１の径方向に交互に並んだ構造が構成されている。ｐ側下部電極４１の形状を示す平面図部分において、ｐ型ＧａＮ層２１の配置領域を、ハッチングで示し、ｎ型ＧａＮ層１３の配置領域を、白抜きで示す。円環部１２１の幅は、例えば１～１０μｍ程度であり、隣接する円環部１２１の間隙幅は、例えば１～１０μｍ程度である。
　平面視上、ｐ側下部電極４１は、つまりｐ側電極４０は、ｐ型ＧａＮ層２１の上面で、ｐ型ＧａＮ層２１と、つまりｐ型半導体層２０と接触し、ｎ型ＧａＮ層１３の上面で、ｎ型ＧａＮ層１３と、つまりｎ型半導体層１０と接触している。このようにして、ｐ側電極４０が、ｐ型半導体層２０と接触するとともに、ｎ型半導体層１０と接触するように配置された構造が構成されている。なお、ｐ側上部電極４２の構造は、第１実施形態と同様である。
　平面視上、ｐ側電極４０がｐ型半導体層２０と接触する領域は、ｐｎ接合ダイオードとして機能し、ｐ側電極４０がｎ型半導体層１０と接触する領域は、ショットキーバリアダイオードとして機能する。このようにして、ＪＢＳダイオードが構成されている。
　平面視上、ｐ側電極４０がｐ型半導体層２０に接触する面積とｐ側電極４０がｎ型半導体層１０に接触する面積との和に対する、ｐ側電極４０がｐ型半導体層２０に接触する面積の比率は、ＪＢＳダイオードとしての良好な動作を得る観点から、２０％以上であることが好ましく、８０％以下であることが好ましい。
　なお、ＪＢＳダイオードを構成するためのｐ型半導体層２０のパターニングの態様として、同心の円環状のパターンを例示したが、必要に応じて、ストライプ状等の他のパターンを用いてもよい。
　なお、ｐ側下部電極４１は、ｐ型ＧａＮ層２１の上面でｐ型ＧａＮ層２１と接触し、ｐ型ＧａＮ層２１のパターニングにより露出したｎ型ＧａＮ層１３の上面でｎ型ＧａＮ層１３と接触している。つまり、ｐ側電極４０が接触するｐ型半導体層２０の上面よりも、ｐ側電極４０が接触するｎ型半導体層１０の上面の方が、低い位置（基板１１に近い位置）に配置されている（ｐ側電極４０が接触するｐ型半導体層２０の上面とｐ側電極４０が接触するｎ型半導体層１０の上面との高さが異なっている）。
　上述のように、ｐ型ＧａＮ層２１は、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であることで、１００ｎｍ未満の薄さに構成することができる。ｐ型ＧａＮ層２１が薄いことで、ｐ型ＧａＮ層２１の不要部を全厚さ除去するパターニングが容易となり、ＪＢＳダイオードを作製することが容易となる。
　ｐ型ＧａＮ層２１が薄いことで、ｐ型ＧａＮ層２１の不要部の全厚さを、ウェットエッチングで除去することが容易となる。ウェットエッチングとしては、例えば陽極酸化を用いることができる。陽極酸化は、ｎ型ＧａＮ層１３に対してｐ型ＧａＮ層２１を選択的にエッチングできるので、好ましい。
　ｐ型ＧａＮ層２１のパターニングに、陽極酸化等のウェットエッチングを用いることで、露出するｎ型ＧａＮ層１３の上面での、ドライエッチングを用いたときのようなダメージ（欠陥）を抑制できる。この結果、ｎ型ＧａＮ層１３の上面における、ｐ型ＧａＮ層２１に覆われている部分の欠陥密度と、ｐ型ＧａＮ層２１が除去されて露出した部分（ｐ側電極４０と接触している部分）の欠陥密度とが、同等な構造を得ることができる。ここで、欠陥密度が同等とは、ｐ型ＧａＮ層２１に覆われている部分の欠陥密度に対する、ｐ型ＧａＮ層２１が除去されて露出した部分（ｐ側電極４０と接触している部分）の欠陥密度の増加分が１０％以下であることをいう。
　なお、ｐ型ＧａＮ層２１のパターニングには、必要に応じて、ドライエッチングを用いてもよい。ｐ型ＧａＮ層２１が薄いことで、ドライエッチングを用いる場合でも、穏やかな条件で短時間に処理することができ、露出するｎ型ＧａＮ層１３のダメージを抑えることができる。
　次に、図６（ａ）および図６（ｂ）を参照して、第２実施形態による半導体装置１００の製造方法について例示的に説明する。図６（ａ）および図６（ｂ）は、第２実施形態による半導体装置１００の製造工程を示す概略断面図である。
　まず、第１実施形態で図２（ａ）を参照して説明した工程と同様にして、ｎ型半導体層１０とｐ型半導体層２０とが積層された半導体積層物を準備し、メサ構造を形成する。
　図６（ａ）を参照する。次に、ｐ型ＧａＮ層２１上のｎ型ＧａＮ層１３を露出させる領域に開口を有するマスクを形成し、開口部のｐ型ＧａＮ層２１をエッチングで除去するパターニングを行う。ｐ型ＧａＮ層２１のパターニングには、好ましくはウェットエッチングが用いられ、ウェットエッチングとしては、好ましくは陽極酸化が用いられる。
　陽極酸化を用いたｐ型ＧａＮ層２１のパターニングは、例えば以下のように行われる。ｐ型ＧａＮ層２１上に、スピンオングラス、ＰＥＣＶＤ法、もしくはスパッタ法により、マスクとなるＳｉＯ２膜を形成する。そして、ＪＢＳ用のレジストパターンを形成し、バッファードフッ酸（ＢＨＦ）を用いて、ＳｉＯ２膜をエッチングし、陽極酸化用のマスクを作製する。次に、テフロン（登録商標）等および接着剤を用いて、ｐ型ＧａＮ層２１（ｐ型半導体層２０）とｎ型ＧａＮ基板１１、ｎ型ＧａＮ層１２、およびｎ型ＧａＮ層１３（ｎ型半導体層１０）とが電解液を介して接触しない様に封止する。ｐ型ＧａＮ層２１とアノード電極とを電解液に浸す。アノード電極としてＰｔ網を用いて、参照電極として銀－塩化銀電極を用いる。電解液とアノード電極とを介して、ｐ型ＧａＮ層２１（ｐ型半導体層２０）とｎ型ＧａＮ基板１１、ｎ型ＧａＮ層１２、およびｎ型ＧａＮ層１３（ｎ型半導体層１０）との間に電圧を印加させることで、陽極酸化を行う。なお、ｎ型ＧａＮ基板１１の裏面に、ＳｉＯ２マスク形成後に電極を形成し、カソード電極としても良い。
　図６（ｂ）を参照する。第１実施形態で図２（ｂ）を参照して説明した工程と同様に、ｐ側下部電極４１の形成領域に開口を有するレジストパターンを形成し、ｐ側下部電極４１を形成する電極材料を堆積する。そして、レジストパターンとともに不要部の電極材料を除去するリフトオフにより、ｐ側下部電極４１を形成する。
　第２実施形態では、ｐ型ＧａＮ層２１がパターニングされているため、ｐ型ＧａＮ層２１の上面上に加えて、ｐ型ＧａＮ層２１の間隙に露出したｎ型ＧａＮ層１３の上面上にも電極材料が堆積する。このようにして、ｐ型ＧａＮ層２１上から、露出したｎ型ＧａＮ層１３上に延在する形状となるように、ｐ側下部電極４１が形成され、ｐ型ＧａＮ層２１およびｎ型ＧａＮ層１３の両方と接触するｐ側下部電極４１が形成される。
　その後、第１実施形態で図３（ａ）および図３（ｂ）を参照して説明した工程と同様にして、保護膜５０、ｎ側電極３０、および、ｐ側上部電極４２を形成する。以上のようにして、第２実施形態による半導体装置１００が製造される。
　なお、第１実施形態または第２実施形態の半導体装置１００を作製する際に、ｎ型半導体層１０とｐ型半導体層２０とが予め積層されている半導体積層物１１０を準備してもよい。つまり、ＧａＮ系半導体で形成されたｎ型半導体層１０と、ｎ型半導体層１０の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加されたＧａＮ系半導体で形成されたｐ型半導体層２０とが積層された半導体積層物１１０を準備してもよい。半導体積層物１１０は、ｐ型半導体層２０とｎ型半導体層１０とが形成するｐｎ接合への電圧印加により、ｐｎ接合ダイオードとして機能させることができる半導体積層物である。
　図７は、半導体積層物１１０の例を示す概略断面図である。ｎ型ＧａＮ基板１１上に、ｎ型ＧａＮ層１２およびｎ型ＧａＮ層１３が成長されて、ｎ型半導体層１０が形成されている。ｎ型半導体層１０上に、つまりｎ型ＧａＮ層１３上に、ｐ型ＧａＮ層２１が成長されて、ｐ型半導体層２０が形成されている。
　ｐ型ＧａＮ層２１、つまりｐ型半導体層２０は、ｎ型ＧａＮ層１３の、つまりｎ型半導体層１０の全面上に形成されている。ｐ型ＧａＮ層２１とｎ型ＧａＮ層１３とが形成するｐｎ接合界面、つまりｐ型半導体層２０とｎ型半導体層１０とが形成するｐｎ接合界面は、平坦となっている。ｐ型ＧａＮ層２１の上面、つまりｐ型半導体層２０の上面は、（その少なくとも一部が）ｐ側電極４０の形成領域（接触領域）として用意されている。
　ｎ型半導体層１０とｐ型半導体層２０とが予め積層された半導体積層物１１０を用いることで、ｎ型ＧａＮ層１２やｐ型ＧａＮ層２１等の半導体層をエピタキシャル成長させる工程を省略することができ、半導体装置１００の作製を容易にすることができる。ｐ型ＧａＮ層２１つまりｐ型半導体層２０は、上述のように例えば陽極酸化によるウェットエッチングで、所定形状にパターニングすることができる。
　半導体積層物１１０は、それ自体として、つまり例えば、ｎ型半導体層１０に電気的に接続されたｎ側電極３０や、ｐ型半導体層２０に電気的に接続されたｐ側電極４０等が形成されていない態様で、また例えば、半導体積層物１１０の上面をｐ型半導体層２０の上面が構成する態様で、市場に流通させてもよい。
　なお、半導体積層物１１０は、第１実施形態または第２実施形態の半導体装置１００以外の構成を有する半導体装置を作製するために用いてもよい。
　以上説明したように、上述の実施形態によれば、ＧａＮ系半導体を用いたダイオードを、ｐ型不純物濃度が１×１０２０ｃｍ－３以上の濃度であるｐ型半導体層を用いたｐｎ接合により、形成することができる。このため、ｐ型不純物濃度が１×１０２０ｃｍ－３未満（例えば１０１８ｃｍ－３程度）のｐ型ＧａＮ系半導体層が不要となる。これにより、ｐ型半導体層の構成を単純にすることができ、ｐ型半導体層の製造工程を簡素化できる。また、ｐ型半導体層を薄くすることでき、ｐ型半導体層に起因する順方向動作時の抵抗を低減させることが可能となり、消費電力の低減が図られる。
　以上、実施形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
　以下、本発明の好ましい形態について付記する。
（付記１）
　窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
　前記第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度（１×１０２０ｃｍ－３超の濃度）で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、
　前記第１半導体層と接触するように配置された第１電極と、
　前記第２半導体層と接触するように配置された第２電極と、
を有し、ｐｎ接合ダイオードとして機能する半導体装置。
（付記２）
　前記第２半導体層に添加された前記ｐ型不純物の濃度は、より好ましくは２×１０２０ｃｍ－３超の濃度である付記１に記載の半導体装置。
（付記３）
　前記第２半導体層に添加された前記ｐ型不純物の濃度は、好ましくは１×１０２１ｃｍ－３未満の濃度であり、より好ましくは６×１０２０ｃｍ－３以下の濃度であり、さらに好ましくは３×１０２０ｃｍ－３以下の濃度である付記１または２に記載の半導体装置。
（付記４）
　前記第２半導体層の厚さは、好ましくは１００ｎｍ未満の厚さであり、より好ましくは３０ｎｍ以下の厚さである付記１～３のいずれか１つに記載の半導体装置。
（付記５）
　前記第２半導体層の厚さは、好ましくは２ｎｍ以上の厚さであり、より好ましくは１０ｎｍ以上の厚さである付記１～４のいずれか１つに記載の半導体装置。
（付記６）
　前記第１半導体層にｎ型不純物が添加されており、
　前記第１半導体層の、前記第２半導体層とｐｎ接合を形成する部分に添加された前記ｎ型不純物の濃度に対する、前記第２半導体層に添加された前記ｐ型不純物の濃度の比率は、１００００倍以上である付記１～５のいずれか１つに記載の半導体装置。
（付記７）
　前記第２半導体層における正孔濃度は、１×１０１６ｃｍ－３以上の濃度である付記１～６のいずれか１つに記載の半導体装置。
（付記８）
　逆方向電圧の印加時に４００Ｖ以上の耐圧を示す付記１～７のいずれか１つに記載の半導体装置。
（付記９）
　前記第１半導体層の上面よりも、前記第２半導体層の上面の方が、高い位置に配置されている（前記第１半導体層の上面と前記第２半導体層の上面との高さが異なっている）付記１～８のいずれか１つに記載の半導体装置。
（付記１０）
　前記第２電極は、前記第２半導体層とは接触し、前記第１半導体層とは接触しないように配置されている付記１～９のいずれか１つに記載の半導体装置。
（付記１１）
　前記第２電極は、前記第２半導体層と接触するとともに、前記第１半導体層と接触するように配置されており、
　ｐｎ接合ダイオードとして機能するとともにショットキーバリアダイオードとして機能するジャンクションバリアショットキーダイオードである付記１～９のいずれか１つに記載の半導体装置。
（付記１２）
　平面視上、前記第２電極が前記第２半導体層に接触する面積と前記第２電極が前記第１半導体層に接触する面積との和に対する、前記第２電極が前記第２半導体層に接触する面積の比率は、２０％以上である付記１１に記載の半導体装置。
（付記１３）
　平面視上、前記第２電極が前記第２半導体層に接触する面積と前記第２電極が前記第１半導体層に接触する面積との和に対する、前記第２電極が前記第２半導体層に接触する面積の比率は、８０％以下である付記１１または１２に記載の半導体装置。
（付記１４）
　前記第１半導体層の上面における前記第２半導体層に覆われている部分の欠陥密度に対する、前記第１半導体層の上面における前記第２電極と接触している部分の欠陥密度の増加分は、１０％以下である付記１１～１３のいずれか１つに記載の半導体装置。
（付記１５）
　前記第２電極が接触する前記第２半導体層の上面よりも、前記第２電極が接触する前記第１半導体層の上面の方が、低い位置に配置されている（前記第２電極が接触する前記第２半導体層の上面と前記第２電極が接触する前記第１半導体層の上面との高さが異なっている）付記１１～１４のいずれか１つに記載の半導体装置。
（付記１６）
　窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、前記第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度（１×１０２０ｃｍ－３超の濃度）で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、を有する半導体積層物を準備する工程と、
　前記第１半導体層と接触するように配置された第１電極を形成する工程と、
　前記第２半導体層と接触するように配置された第２電極を形成する工程と、
を有し、ｐｎ接合ダイオードとして機能する半導体装置を製造する、半導体装置の製造方法。
（付記１７）
　前記第２半導体層を部分的にウェットエッチングにより全厚さ除去して、前記第１半導体層を露出させる工程をさらに有し、
　前記第２電極を形成する工程は、前記第２半導体層上から前記ウェットエッチングで露出した前記第１半導体層上に延在する形状となるように前記第２電極を形成することで、前記第２半導体層と接触するとともに前記第１半導体層と接触するように配置された前記第２電極を形成し、
　ｐｎ接合ダイオードとして機能するとともにショットキーバリアダイオードとして機能するジャンクションバリアショットキーダイオードを製造する、付記１６に記載の半導体装置の製造方法。
（付記１８）
　前記ウェットエッチングとして陽極酸化が用いられる付記１７に記載の半導体装置の製造方法。
（付記１９）
　窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
　前記第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度（１×１０２０ｃｍ－３超の濃度）で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、
を有し、ｐｎ接合ダイオードとして機能させることができる半導体積層物。
（付記２０）
　前記第２半導体層の上面は、電極の接触領域として用意されている付記１９に記載の半導体積層物。
（付記２１）
　前記半導体積層物の上面を前記第２半導体層の上面が構成する態様で、市場に流通される付記１９または２０に記載の半導体積層物。
１０　ｎ型半導体層
１１、１２、１３　ｎ型ＧａＮ層
２０　ｐ型半導体層
２１　ｐ型ＧａＮ層
３０　ｎ側電極
４０　ｐ側電極
４１　ｐ側下部電極
４２　ｐ側上部電極
５０　保護膜
１００　半導体装置
１１０　半導体積層物
１２１　円環部
 

Claims (13)

  1. 　窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
    　前記第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、
    　前記第１半導体層と接触するように配置された第１電極と、
    　前記第２半導体層と接触するように配置された第２電極と、
    を有し、ｐｎ接合ダイオードとして機能する半導体装置。
  2. 　前記第２半導体層の厚さは、１００ｎｍ未満の厚さである請求項１に記載の半導体装置。
  3. 　前記第２半導体層における正孔濃度は、１×１０１６ｃｍ－３以上の濃度である請求項１または２に記載の半導体装置。
  4. 　逆方向電圧の印加時に４００Ｖ以上の耐圧を示す請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記第２電極は、前記第２半導体層とは接触し、前記第１半導体層とは接触しないように配置されている請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記第２電極は、前記第２半導体層と接触するとともに、前記第１半導体層と接触するように配置されており、
    　ｐｎ接合ダイオードとして機能するとともにショットキーバリアダイオードとして機能するジャンクションバリアショットキーダイオードである請求項１～４のいずれか１項に記載の半導体装置。
  7. 　平面視上、前記第２電極が前記第２半導体層に接触する面積と前記第２電極が前記第１半導体層に接触する面積との和に対する、前記第２電極が前記第２半導体層に接触する面積の比率は、２０％以上である請求項６に記載の半導体装置。
  8. 　窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、前記第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、を有する半導体積層物を準備する工程と、
    　前記第１半導体層と接触するように配置された第１電極を形成する工程と、
    　前記第２半導体層と接触するように配置された第２電極を形成する工程と、
    を有し、ｐｎ接合ダイオードとして機能する半導体装置を製造する、半導体装置の製造方法。
  9. 　前記第２半導体層を部分的にウェットエッチングにより全厚さ除去して、前記第１半導体層を露出させる工程をさらに有し、
    　前記第２電極を形成する工程は、前記第２半導体層上から前記ウェットエッチングで露出した前記第１半導体層上に延在する形状となるように前記第２電極を形成することで、前記第２半導体層と接触するとともに前記第１半導体層と接触するように配置された前記第２電極を形成し、ｐｎ接合ダイオードとして機能するとともにショットキーバリアダイオードとして機能するジャンクションバリアショットキーダイオードを製造する、請求項８に記載の半導体装置の製造方法。
  10. 　前記ウェットエッチングとして陽極酸化が用いられる請求項９に記載の半導体装置の製造方法。
  11. 　窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
    　前記第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ－３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、を有し、ｐｎ接合ダイオードとして機能させることができる半導体積層物。
  12. 　前記第２半導体層の上面は、電極の接触領域として用意されている請求項１１に記載の半導体積層物。
  13. 　前記半導体積層物の上面を前記第２半導体層の上面が構成する態様で、市場に流通される請求項１１または１２に記載の半導体積層物。
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