KR101537330B1 - 질화물 반도체 발광 소자 제조 방법 - Google Patents
질화물 반도체 발광 소자 제조 방법 Download PDFInfo
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Abstract
p-전극 패드와 전류 차단패턴 간의 접착력을 향상시킴으로써, 소자의 장기 신뢰성을 향상시킬 수 있는 질화물 반도체 발광 소자 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 질화물 반도체 발광 소자는 n형 질화물층; 상기 n형 질화물층 상에 형성된 활성층; 상기 활성층 상에 형성된 p형 질화물층; 상기 p형 질화물층 상에 형성된 전류 차단패턴; 상기 p형 질화물층 및 전류 차단패턴의 상측을 덮도록 형성되며, 상기 전류 차단패턴의 일부를 노출시키는 컨택홀을 구비하는 투명 도전패턴; 상기 전류 차단패턴 및 투명 도전패턴 상에 형성되어, 상기 전류 차단패턴과 직접 연결되는 p-전극 패드; 및 상기 n형 질화물층의 노출 영역에 형성된 n-전극 패드;를 포함하는 것을 특징으로 한다.
본 발명에 따른 질화물 반도체 발광 소자는 n형 질화물층; 상기 n형 질화물층 상에 형성된 활성층; 상기 활성층 상에 형성된 p형 질화물층; 상기 p형 질화물층 상에 형성된 전류 차단패턴; 상기 p형 질화물층 및 전류 차단패턴의 상측을 덮도록 형성되며, 상기 전류 차단패턴의 일부를 노출시키는 컨택홀을 구비하는 투명 도전패턴; 상기 전류 차단패턴 및 투명 도전패턴 상에 형성되어, 상기 전류 차단패턴과 직접 연결되는 p-전극 패드; 및 상기 n형 질화물층의 노출 영역에 형성된 n-전극 패드;를 포함하는 것을 특징으로 한다.
Description
본 발명은 질화물 반도체 발광 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 우수한 광 산란 특성과 접착 특성을 갖는 질화물 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
최근, 질화물 반도체 발광 소자로는 GaN계 질화물 반도체 발광 소자가 주로 연구되고 있다. 이러한 GaN계 질화물 반도체 발광 소자는 그 응용분야에 있어서 청색과 녹색 LED의 발광소자, MESFET, HEMT 등의 고속 스위칭과 고출력 소자에 응용되고 있다.
특히, 청색과 녹색 LED 발광소자는 이미 양산화가 진행된 상태이며, 전 세계적인 매출은 지수함수적으로 증가하고 있는 상황이다.
최근에는 질화물 반도체 발광 소자의 광 효율을 향상시키기 위해 p형 금속 전극이 위치한 영역의 하부에 전류 차단층을 형성함과 더불어, 전류 차단층의 전면을 덮도록 형성되는 투명 도전패턴을 형성하고 있다. 이때, 투명 도전패턴은 p-전극 패드의 전극 역할과 더불어 전류 확산 역할을 한다.
그러나, 상기의 구조를 갖는 질화물 반도체 발광 소자는 투명 도전패턴이 절연 물질로 이루어진 전류 차단패턴을 모두 덮도록 형성되는데, 이 경우 투명 도전패턴과 p-전극 패드 각각이 금속 계열로 이루어지기 때문에 상호 간의 접착력이 좋지 않은 관계로 접합 신뢰성이 급격히 저하되는 문제가 있었다.
관련 선행 문헌으로는 대한민국 등록특허 10-0793337호(2008.01.11 공고)가 있으며, 상기 문헌에는 질화물계 반도체 발광소자 및 그 제조방법이 개시되어 있다.
본 발명의 목적은 우수한 광 산란 특성을 확보함과 더불어, p-전극 패드의 접착력을 향상시킴으로써 소자의 장기 신뢰성을 향상시킬 수 있는 질화물 반도체 발광 소자 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 질화물 반도체 발광 소자는 n형 질화물층; 상기 n형 질화물층 상에 형성된 활성층; 상기 활성층 상에 형성된 p형 질화물층; 상기 p형 질화물층 상에 형성된 전류 차단패턴; 상기 p형 질화물층 및 전류 차단패턴의 상측을 덮도록 형성되며, 상기 전류 차단패턴의 일부를 노출시키는 컨택홀을 구비하는 투명 도전패턴; 상기 전류 차단패턴 및 투명 도전패턴 상에 형성되어, 상기 전류 차단패턴과 직접 연결되는 p-전극 패드; 및 상기 n형 질화물층의 노출 영역에 형성된 n-전극 패드;를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법은 (a) 기판 상에 n형 질화물층, 활성층 및 p형 질화물층을 차례로 형성하는 단계; (b) 상기 p형 질화물층 상에 전류 차단패턴을 형성하는 단계; (c) 상기 p형 질화물층 및 전류 차단패턴의 상측 전부를 덮는 투명 도전층을 형성한 후, 상기 기판의 일측 가장자리에 배치되는 상기 투명 도전층을 1차 패터닝하는 단계; (d) 상기 기판의 일측 가장자리로 노출된 n형 질화물층, 활성층 및 p형 질화물층을 차례로 메사 식각하여 상기 n형 질화물층의 일부를 노출시키는 단계; 및 (e) 상기 투명 도전층을 2차 패터닝하여, 상기 전류 차단패턴의 일부를 노출시키는 컨택홀을 구비하는 투명 도전패턴을 형성하는 단계; 및 (f) 상기 전류 차단패턴과 직접 연결되는 p-전극 패드와, 상기 노출된 n형 질화물층 상에 n-전극 패드를 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명은 p형 질화물층 상에 전류 차단패턴을 형성하고, 이의 상부에 컨택 홀을 구비하는 투명 도전패턴을 형성하여 광 산란 특성을 향상시킬 수 있음과 더불어, 컨택 홀을 구비하는 투명 도전패턴을 통해 p-전극 패드를 절연 물질로 이루어진 전류 차단패턴과 전기적 및 물리적으로 직접 연결하는 것을 통해 p-전극 패드의 접착 특성의 향상으로 장기 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 질화물 반도체 발광 소자를 나타낸 단면도이다.
도 2는 도 1의 A 부분을 확대하여 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 나타낸 공정 순서도이다.
도 4 내지 도 10은 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 나타낸 공정 단면도이다.
도 2는 도 1의 A 부분을 확대하여 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 나타낸 공정 순서도이다.
도 4 내지 도 10은 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 나타낸 공정 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 질화물 반도체 발광 소자 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 질화물 반도체 발광 소자를 나타낸 단면도이고, 도 2는 도 1의 A 부분을 확대하여 나타낸 도면이다.
도 1 및 도 2를 참조하면, 도시된 본 발명의 실시예에 따른 질화물 반도체 발광 소자(100)는 n형 질화물층(110), 활성층(120), p형 질화물층(130), 전류 차단패턴(140), 투명 도전패턴(150), p-전극 패드(160) 및 n-전극 패드(170)를 포함한다. 또한, 본 발명의 실시예에 따른 질화물 반도체 발광 소자(100)는 버퍼층(105)을 더 포함할 수 있다.
n형 질화물층(110)은 기판(10) 또는 버퍼층(105) 상에 형성된다. 이러한 n형 질화물층(110)은 실리콘(Si)을 도핑한 AlGaN으로 이루어진 제1층(미도시)과, 언도우프의 GaN(undoped-GaN)로 이루어진 제2층(미도시)이 교번적으로 형성된 적층 구조를 가질 수 있다. 물론, n형 질화물층은 단일의 질화물층으로 성장시키는 것도 무방하나, 제1층과 제2층이 교번적으로 형성된 적층 구조로 성장시켜야 크랙이 없는 우수한 결정성을 확보할 수 있으므로, 적층 구조로 형성하는 것이 더 바람직하다.
이때, 기판(10)은 질화물 반도체 단결정을 성장시키기에 적합한 재질로 형성될 수 있으며, 대표적으로 사파이어 기판을 일 예로 들 수 있다. 이러한 기판(10)으로는 사파이어 기판 이외에 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), 실리콘 카바이드(silicon carbide, SiC), 알루미늄 나이트라이드(AlN) 등에서 선택된 재질로 형성될 수도 있다. 그리고, 버퍼층(105)은 선택적으로 기판(10)의 상부면에 구비되는 층으로, 기판(10)과 n형 질화물층(110) 사이의 격자 부정합을 해소하기 위한 목적으로 형성되며, 그 재질로는 AlN, GaN 등에서 선택될 수 있다.
활성층(120)은 n형 질화물층(110) 상에 형성된다. 이러한 활성층(120)은 n형 질화물층(110)과 p형 질화물층(130) 사이에서 단일양자우물구조 또는 양자우물층과 양자장벽층이 교대로 다수 적층된 다중양자우물(multi-quantum well : MQW) 구조를 가질 수 있다. 즉, 활성층(120)은 양자장벽층은 Al이 포함된 AlGaInN의 4원계 질화물층이고, 양자우물층은 InGaN으로 이루어진 다중양자우물 구조를 갖는다. 이러한 다중양자우물 구조의 활성층(120)은 발생하는 응력과 변형에 의한 자발적인 분극을 억제할 수 있다.
p형 질화물층(130)은, 일 예로, Mg을 p형 도펀트로 도핑한 p형 AlGaN의 제 1 층(미도시)과, Mg을 도핑한 p형 GaN로 이루어진 제 2 층(미도시)이 교번적으로 형성된 적층 구조를 가질 수 있다. 또한, p형 질화물층(130)은 n형 질화물층(110)과 마찬가지로 캐리어 제한층으로 작용할 수 있다.
전류 차단패턴(140)은 p형 질화물층(130) 상에 형성된다. 이러한 전류 차단패턴(140)은 후술할 p-전극 패드 형성 예정 영역(미도시)과 대응하는 위치에 형성된다.
이때, 전류 차단패턴(140)은 p-전극 패드(160)와 대응되는 하부면에서 광자흡수(photon absorption)로 인해 광 손실이 발생하는 것을 보상하는 역할을 한다. 또한, 전류 차단패턴(140)은 n형 질화물층(110)에 비하여 상대적으로 얇은 두께로 p형 질화물층(130)이 형성되는데 기인하여 p-전극 패드(160)의 주변에서의 전기전도도가 낮아 전류가 편중되는 것을 미연에 방지하는 역할을 한다.
이러한 전류 차단패턴(140)은 SiO2, SiNx 등에서 선택된 1종 이상으로 형성하는 것이 바람직하다. 이때, 전류 차단패턴(140)은 0.01 ~ 0.50㎛의 두께를 갖는 것이 바람직하며, 보다 바람직하게는 0.1 ~ 0.3㎛의 두께를 제시할 수 있다. 전류 차단패턴(140)의 두께가 0.01㎛ 미만일 경우에는 그 두께가 너무 얇은 관계로 전류 차단 기능을 제대로 발휘하는데 어려움이 따를 수 있다. 반대로, 전류 차단패턴(140)의 두께가 0.50㎛를 초과할 경우에는 전류 차단 효과 대비 제조 비용 및 시간만을 상승시키는 요인으로 작용할 수 있으므로, 경제적이지 못하다.
투명 도전패턴(150)은 p형 질화물층(130) 및 전류 차단패턴(140)의 상측을 덮도록 형성되며, 전류 차단패턴(140)의 일부를 노출시키는 컨택홀(contact hole, CH)을 구비한다. 이러한 투명 도전패턴(150)은 전류 주입면적을 증가시키기 위한 목적으로 형성되며, 휘도에 악 영향을 미치는 것을 미연에 방지하기 위해 투명한 도전 물질로 형성하는 것이 바람직하다. 즉, 투명 도전패턴(150)은 인듐주석 산화물(Indium Tin Oxide, ITO), 인듐아연 산화물(Indium Zinc Oxide, IZO), FTO(fluorine doped tin oxide, SnO2) 등에서 선택된 1종 이상의 재질로 형성될 수 있다
p-전극 패드(160)는 전류 차단패턴(140) 및 투명 도전패턴(150) 상에 형성되어, 전류 차단패턴(140)과 직접 연결된다. 이때, p-전극 패드(160)는, 평면 상으로 볼 때, 제1 면적을 갖고, 전류 차단패턴(140)은 제1 면적보다 크거나 같은 제2 면적을 갖는 것이 바람직하다. 이는 전류 차단패턴(140)이 p-전극 패드(160)보다 넓은 면적으로 형성되어야 광자흡수(photon absorption)로 인해 광 손실이 발생하는 것을 보상하는데 유리하기 때문이다. 즉, p-전극 패드(160)는 전체 면적이 전류 차단패턴(140)과 평면상으로 볼 때 중첩되도록 형성하는 것이 바람직하다. 이는 전류 차단패턴(140)을 p-전극 패드(160)보다 넓은 면적으로 형성해야 광 산란 특성이 향상될 수 있기 때문이다.
특히, 상기 p-전극 패드(160)는 전류 차단패턴(140)과 전기적 및 물리적으로 직접 연결된다. 이와 같이, p-전극 패드(160)는 투명 도전패턴(150)의 컨택홀(CH)을 통해 전류 차단패턴(140)과 직접 연결되므로, 콘택홀(CH) 부분의 단차에 의해 단면상으로 볼 때 T자 형상을 갖는다. 이때, p-전극 패드(160)와 투명 도전패턴(150) 상호 간은 각각 금속 계열로 이루어지기 때문에 상호 간의 접착력이 좋지 않은 문제가 있으나, 본 발명에서와 같이 p-전극 패드(160)를 절연 물질로 이루어진 전류 차단패턴(140)과 전기적 및 물리적으로 직접 연결하는 구조를 갖도록 함으로써, p-전극 패드(160)의 접착 특성을 향상시킬 수 있는 이점이 있다.
n-전극 패드(170)는 n형 질화물층(110)의 노출 영역에 형성된다. p-전극 패드(160) 및 n-전극 패드(170)는 전자빔(E-Beam) 증착, 열 증발 증착(Thermal Evaporation). 스퍼터링 증착(Sputtering deposition) 등에서 선택된 어느 하나의 방식에 의해 형성될 수 있다. 이러한 p-전극 패드(160) 및 n-전극 패드(170)는 동일한 마스크를 사용하는 것에 의해 동일한 물질로 형성된다. 이때, p-전극 패드(160) 및 n-전극 패드(170)는 Au, Cr-Au 합금 등에서 선택된 물질로 형성될 수 있다.
전술한 본 발명의 실시예에 따른 질화물 반도체 발광 소자는 p형 질화물층 상에 전류 차단패턴을 형성하고, 이의 상부에 컨택 홀을 구비하는 투명 도전패턴을 형성하여 광 산란 특성을 향상시킬 수 있음과 더불어, 컨택 홀을 구비하는 투명 도전패턴을 통해 p-전극 패드를 절연 물질로 이루어진 전류 차단패턴과 전기적 및 물리적으로 직접 연결하는 것을 통해 p-전극 패드의 접착 특성의 향상으로 장기 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법에 대하여 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 나타낸 공정 순서도이고, 도 4 내지 도 10은 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 나타낸 공정 단면도이다.
도 3을 참조하면, 도시된 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법은 질화물 반도체층 형성 단계(S110), 전류 차단패턴 형성 단계(S120), 투명 도전층 1차 패터닝 단계(S130), n형 질화물층 노출 단계(S140), 투명 도전층 2차 패터닝 단계(S150) 및 전극 패드 형성 단계(S160)를 포함한다.
도 3 및 도 4를 참조하면, 질화물 반도체층 형성 단계(S110)에서는 기판(10) 상에 n형 질화물층(110), 활성층(120) 및 p형 질화물층(130)을 차례로 형성한다. 이러한 n형 질화물층(110), 활성층(120) 및 p형 질화물층(130)은 금속유기화학증착법(MOCVD), 액상에피텍셜법(LPE), 분자빔에피텍셜법(MBE) 등에서 선택된 어느 하나의 방식을 이용하여 차례로 증착하는 방식으로 적층 형성될 수 있다.
이때, n형 질화물층(110)은 실리콘(Si)을 도핑한 AlGaN으로 이루어진 제1층(미도시)과, 언도우프의 GaN(undoped-GaN)로 이루어진 제2층(미도시)이 교번적으로 형성된 적층 구조를 가질 수 있다. 그리고, 활성층(120)은 단일양자우물구조 또는 양자우물층과 양자장벽층이 교대로 다수 적층된 다중양자우물(multi-quantum well : MQW) 구조를 가질 수 있다. 또한, p형 질화물층(130)은, 일 예로, Mg을 p형 도펀트로 도핑한 p형 AlGaN의 제 1 층(미도시)과, Mg을 도핑한 p형 GaN로 이루어진 제 2 층(미도시)이 교번적으로 형성된 적층 구조를 가질 수 있다.
도면으로 도시하지는 않았지만, 기판(10) 상에 n형 질화물층(110)을 형성하기 전에 버퍼층(미도시)을 더 형성할 수도 있다. 이때, 버퍼층은 기판(10)과 n형 질화물층(110) 사이의 격자 부정합을 해소하기 위한 목적으로 형성되며, 그 재질로는 AlN, GaN 등에서 선택될 수 있다.
도 3 및 도 5를 참조하면, 전류 차단패턴 형성 단계(S120)에서는 p형 질화물층(130) 상에 전류 차단패턴(140)을 형성한다. 이러한 전류 차단패턴(140)은 후술할 p-전극 패드 형성 예정 영역(미도시)과 대응하는 위치에 형성한다.
도면으로 나타내지는 않았지만, 전류 차단패턴(140)은 p형 질화물층(130)의 상부 전면에 SiO2, SiNx 등에서 선택된 1종 이상의 물질을 0.01 ~ 0.50㎛의 두께로 증착하여 전류 차단 물질층(미도시)을 형성한 후, 이를 제1 마스크(미도시)를 이용한 사진식각 공정(photo lithography process)을 수행하는 것에 의해 형성될 수 있다. 도면으로 도시하지는 않았지만, 이러한 사진식각 공정은 p형 질화물층(130) 및 전류 차단패턴(140)의 상부 전면에 일정한 두께로 포토레지스트를 도포하여 포토마스크(미도시)를 형성한 후, 이를 선택적으로 노광 및 현상한 후, 포토마스크를 이용한 선택적인 식각을 수행한 후, 잔류하는 포토마스크를 스트립액을 이용하여 제거하는 방식으로 실시될 수 있다.
이때, 전류 차단패턴(140)은 0.01 ~ 0.50㎛의 두께를 갖도록 형성하는 것이 바람직하다. 전류 차단패턴(140)의 두께가 0.01㎛ 미만일 경우에는 그 두께가 너무 얇은 관계로 전류 차단 기능을 제대로 발휘하는데 어려움이 따를 수 있다. 반대로, 전류 차단패턴(140)의 두께가 0.50㎛를 초과할 경우에는 전류 차단 효과 대비 제조 비용 및 시간만을 상승시키는 요인으로 작용할 수 있으므로, 경제적이지 못하다.
도 3 및 도 6을 참조하면, 투명 도전층 1차 패터닝 단계(S130)에서는 p형 질화물층(130) 및 전류 차단패턴(140)의 상측 전부를 덮는 투명 도전층(152)을 형성한 후, 기판(10)의 일측 가장자리에 배치되는 투명 도전층(152)을 1차 패터닝한다.
다음으로, 도 3 및 도 7을 참조하면, 전술한 1차 패터닝에 의해 예비 투명 도전패턴(154)이 형성된다. 이때, 예비 투명 도전패턴(154)은 제2 마스크를 이용한 사진식각 공정을 수행하는 것에 의해 형성될 수 있다. 여기서, 투명 도전층(도 6의 152)의 재질로는 인듐주석 산화물(Indium Tin Oxide, ITO), 인듐아연 산화물(Indium Zinc Oxide, IZO), FTO(fluorine doped tin oxide, SnO2) 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
도 3 및 도 8을 참조하면, n형 질화물층 노출 단계(S140)에서는 기판(10)의 일측 가장자리로 노출된 p형 질화물층(130), 활성층(120) 및 n형 질화물층(110)을 차례로 메사 식각하여 n형 질화물층(110)의 일부를 노출시킨다. 도면으로 도시하지는 않았지만, 이러한 메사 식각은 예비 투명 도전패턴(152)의 외측으로 노출된 p형 질화물층(130), 활성층(120) 및 n형 질화물층(110)을 차례로 제거하는 방식으로 실시될 수 있다.
도 3 및 도 9를 참조하면, 투명 도전층 2차 패터닝 단계(S150)에서는 투명 도전층, 보다 구체적으로는 예비 투명 도전패턴(도 9의 154)을 2차 패터닝하여, 전류 차단패턴(140)의 일부를 노출시키는 컨택홀(CH)을 구비하는 투명 도전패턴(150)을 형성한다. 즉, 투명 도전층을 제3 마스크를 이용한 사진식각공정을 수행하는 것에 의해 전류 차단패턴(140)의 일부를 노출시키는 컨택홀(CH)을 구비하는 투명 도전패턴(150)이 형성될 수 있다. 2차 패터닝시, 예비 투명 도전패턴의 양측 가장자리 일부가 함께 제거될 수 있다.
이러한 컨택홀(CH)에 의해 전류 차단패턴(140)의 일부 면적이 외부로 노출된다. 이때, 컨택홀(CH)은 전류 차단패턴(140)의 절반 이상의 면적을 노출시키도록 형성하는 것이 바람직한데, 이는 전류 차단패턴(140)과 후술할 p-전극 패드(160)와의 접촉 면적을 확보하기 위함이다.
도 3 및 도 10을 참조하면, 전극 패드 형성 단계(S160)에서는 전류 차단패턴(140)과 직접 연결되는 p-전극 패드(160)와, 상기 노출된 n형 질화물층(110) 상에 n-전극 패드(170)를 형성한다. 이러한 p-전극 패드(160) 및 n-전극 패드(170)는 p형 질화물층(130), 컨택홀(CH)을 구비하는 투명 도전패턴(150) 및 노출된 n형 질화물층(110)의 상부 전면에 Au, Cr-Au 합금 등에서 선택된 물질을 증착하여 금속층(미도시)을 형성한 후, 이를 제4 마스크를 이용한 사진식각 공정으로 선택적인 패터닝을 수행하는 것에 의해 형성될 수 있다.
이때, p-전극 패드(160)는, 평면상으로 볼 때, 제1 면적을 갖고, 상기 전류 차단패턴(140)은 제1 면적보다 크거나 같은 제2 면적을 가지며, p-전극 패드(160)는 전체 면적이 전류 차단패턴(140)과 평면상으로 볼 때 중첩되도록 형성하는 것이 바람직하다. 이는 전류 차단패턴(140)이 p-전극 패드(160)보다 넓은 면적으로 형성되어야 광자흡수(photon absorption)로 인해 광 손실이 발생하는 것을 보상하는데 유리하여 광 산란 특성이 향상될 수 있기 때문이다.
상기의 제조 과정과 같이, 4-마스크 공정으로 제조되는 질화물 반도체 발광 소자는 p형 질화물층 상에 전류 차단패턴을 형성하고, 이의 상부에 컨택 홀을 구비하는 투명 도전패턴을 형성하여 광 산란 특성을 향상시킬 수 있음과 더불어, 컨택 홀을 구비하는 투명 도전패턴을 통해 p-전극 패드를 절연 물질로 이루어진 전류 차단패턴과 전기적 및 물리적으로 직접 연결하는 것을 통해 p-전극 패드의 접착 특성의 향상으로 장기 신뢰성을 향상시킬 수 있다.
지금까지 본 발명에서는 n형 질화물층, 활성층, p형 질화물층, 전류 차단패턴, 투명 도전패턴, p-전극 패드 및 n-전극 패드가 순차적으로 적층되는 질화물 반도체 발광 소자에 대하여 설명하였으나, 이는 일 예에 불과하며, n측과 p측이 상호 역 순으로 적층되는 구조를 가질 수도 있다는 것은 자명한 사실일 것이다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 질화물 반도체 발광 소자 105 : 버퍼층
110 : n형 질화물층 120 : 활성층
130 : p형 질화물층 140 : 전류 차단패턴
150 : 투명 도전패턴 160 : p-전극 패드
170 : n-전극 패드 CH : 컨택홀
10 : 기판
S110 : 질화물 반도체층 형성 단계
S120 : 전류 차단패턴 형성 단계
S130 : 투명 도전층 1차 패터닝 단계
S140 : n형 질화물층 노출 단계
S150 : 투명 도전층 2차 패터닝 단계
S160 : 전극 패드 형성 단계
110 : n형 질화물층 120 : 활성층
130 : p형 질화물층 140 : 전류 차단패턴
150 : 투명 도전패턴 160 : p-전극 패드
170 : n-전극 패드 CH : 컨택홀
10 : 기판
S110 : 질화물 반도체층 형성 단계
S120 : 전류 차단패턴 형성 단계
S130 : 투명 도전층 1차 패터닝 단계
S140 : n형 질화물층 노출 단계
S150 : 투명 도전층 2차 패터닝 단계
S160 : 전극 패드 형성 단계
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- (a) 기판 상에 n형 질화물층, 활성층 및 p형 질화물층을 차례로 형성하는 단계;
(b) 상기 p형 질화물층 상에 전류 차단물질층을 형성한 후, 제1 포토마스크를 이용한 사진식각 공정으로 패터닝하여 0.1 ~ 0.3㎛의 두께를 갖는 전류 차단패턴을 형성하는 단계;
(c) 상기 p형 질화물층 및 전류 차단패턴의 상측 전부를 덮는 투명 도전층을 형성한 후, 상기 기판의 일측 가장자리에 배치되는 상기 투명 도전층을 제2 포토마스크를 이용한 사진식각 공정으로 1차 패터닝하는 단계;
(d) 상기 기판의 일측 가장자리로 노출된 p형 질화물층, 활성층 및 n형 질화물층을 차례로 메사 식각하여 상기 n형 질화물층의 일부를 노출시키는 단계;
(e) 상기 투명 도전층을 제3 포토마스크를 이용한 사진식각 공정으로 2차 패터닝하여, 상기 전류 차단패턴의 일부를 노출시키는 컨택홀을 구비하는 투명 도전패턴을 형성하는 단계; 및
(f) 상기 p형 질화물층, 컨택홀을 구비하는 투명 도전패턴 및 노출된 n형 질화물층 상부 전면에 금속층을 형성한 후, 제4 포토마스크를 이용한 사진식각 공정으로 패터닝하여, 상기 전류 차단패턴과 전기적 및 물리적으로 직접 연결되는 p-전극 패드와, 상기 노출된 n형 질화물층 상에 n-전극 패드를 형성하는 단계;를 포함하며,
상기 p-전극 패드는 평면상으로 볼 때 제1 면적을 갖고, 상기 전류 차단패턴은 상기 제1 면적보다 큰 제2 면적을 갖고, 상기 p-전극 패드는 평면상으로 볼 때 전체 면적이 상기 전류 차단패턴과 중첩되도록 형성되어, 상기 전류 차단패턴이 상기 p-전극 패드보다 넓은 면적을 갖고,
상기 전류 차단패턴은 SiO2 및 SiNx 중 선택된 1종 이상으로 형성되고, 상기 전류 차단패턴 및 p-전극 패드는 상기 컨택홀에 의해 전기적 및 물리적으로 직접 연결되되, 상기 컨택홀은 접촉 면적의 확보를 위해 상기 전류 차단패턴의 2/3 이상의 면적을 노출시키도록 형성되는 것을 특징으로 하는 질화물 반도체 발광 소자 제조 방법. - 삭제
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |