KR101239849B1 - 고효율 발광 다이오드 - Google Patents
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Abstract
고효율 발광 다이오드가 개시된다. 이 발광 다이오드는, 지지기판 상에 위치하는 반도체 적층 구조체; 상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하여 상기 반도체 적층 구조체의 p형 화합물 반도체층에 오믹 콘택하고, 상기 반도체 적층 구조체를 노출시키는 홈을 갖는 반사 금속층; 상기 반도체 적층 구조체의 n형 화합물 반도체층 상에 위치하는 제1 전극 패드; 상기 제1 전극 패드에서 연장하고, 상기 홈 영역 상부에 위치하는 전극 연장부; 및 상기 제1 전극 패드와 상기 반도체 적층 구조체 사이에 개재된 상부 절연층을 포함한다. 나아가, 상기 n형 화합물 반도체층은 n형 콘택층을 포함하며, 상기 n형 콘택층은 5~7×1018/㎤의 Si 도핑 농도를 가지며, 5~10㎛ 범위 내의 두께를 갖는다. 이에 따라, 전류 분산 성능이 개선된 고효율 발광 다이오드가 제공될 수 있다.
Description
본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 기판 분리 공정을 적용하여 성장기판을 제거한 질화갈륨 계열의 고효율 발광 다이오드에 관한 것이다.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 발광소자용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 소자는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.
이러한 III족 원소의 질화물 반도체층은 그것을 성장시킬 수 있는 동종의 기판을 제작하는 것이 어려워, 유사한 결정 구조를 갖는 이종 기판에서 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정을 통해 성장된다. 이종기판으로는 육방 정계의 구조를 갖는 사파이어(Sapphire) 기판이 주로 사용된다. 그러나, 사파이어는 전기적으로 부도체이므로, 발광 다이오드 구조를 제한한다. 이에 따라, 최근에는 사파이어와 같은 이종기판 상에 질화물 반도체층과 같은 에피층들을 성장시키고, 상기 에피층들에 지지기판을 본딩한 후, 레이저 리프트 오프 기술 등을 이용하여 이종기판을 분리하여 수직형 구조의 고효율 발광 다이오드를 제조하는 기술이 개발되고 있다.
일반적으로, 수직형 구조의 발광 다이오드는 종래의 수평형 발광 다이오드와 비교하여 p측이 아래에 위치하는 구조에 의해 전류분산 성능이 우수하고, 또한 사파이어에 비해 열전도율이 높은 지지기판을 채택함으로써 열 방출 성능이 우수하다. 나아가, PEC(photo enhanced chemical) 에칭 등에 의해 N-면을 이방성 식각하여 거칠어진 표면을 형성함으로써 상향 광 추출 효율을 크게 향상시킬 수 있다.
그러나, 예컨대 350㎛×350㎛, 또는 1㎟의 발광 면적에 비해 에피층의 전체 두께(약 4㎛)가 매우 얇기 때문에, 전류 분산에 많은 어려움이 있다. 이를 해결하기 위해, n형 전극 패드에서 연장하는 전극 연장부를 채택하여 n형 층 내에서의 전류 분산을 도모하거나, n형 전극 패드에 대응하는 위치의 p형 전극 위치에 절연물질을 배치하여 n형 전극패드로부터 p형 전극으로 직접 전류가 흐르는 것을 방지하는 기술이 채택되고 있다. 그렇지만, n형 전극 패드로부터 그 아래로 전류 흐름이 집중되는 것을 방지하는 데는 한계가 있으며, 더욱이, 넓은 발광 영역에 걸쳐 전체적으로 전류를 고르게 분산시키는 데는 한계가 있다.
본 발명이 해결하려는 과제는, 전류 분산 성능을 개선한 고효율 발광 다이오드를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 광 추출 효율이 개선된 고효율 발광 다이오드를 제공하는 것이다.
본 발명은 고효율 발광 다이오드를 제공한다. 본 발명의 실시예들에 따른 발광 다이오드는, 지지기판; 상기 지지기판 상에 위치하고, p형 화합물 반도체층, 활성층 및 n형 화합물 반도체층을 포함하는 반도체 적층 구조체; 상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하여 상기 반도체 적층 구조체의 p형 화합물 반도체층에 오믹 콘택하고, 상기 반도체 적층 구조체를 노출시키는 홈을 갖는 반사 금속층; 상기 반도체 적층 구조체의 n형 화합물 반도체층 상에 위치하는 제1 전극 패드; 상기 제1 전극 패드에서 연장하고, 상기 홈 영역 상부에 위치하는 전극 연장부; 및 상기 제1 전극 패드와 상기 반도체 적층 구조체 사이에 개재된 상부 절연층을 포함한다. 나아가, 상기 n형 화합물 반도체층은 n형 콘택층을 포함하는데, 상기 n형 콘택층은 5~7×1018/㎤의 Si 도핑 농도를 가지며, 5~10㎛ 범위 내의 두께를 갖는다.
상부 절연층을 제1 전극 패드와 반도체 적층 구조체 사이에 배치함으로써, 제1 전극 패드로부터 직접 반도체 적층 구조체로 전류가 집중되어 흐르는 것을 방지할 수 있으며, 상기 전극 연장부가 상기 홈 영역 상부에 위치함에 따라 상기 전극 연장부로부터 전류가 수직 방향으로 집중되어 흐르는 것을 방지할 수 있다. 더욱이, 상기 n형 콘택층의 도핑 농도를 5~7×1018/㎤으로 하고, n형 콘택층의 두께를 상대적으로 두껍게 형성함으로써 상기 n형 콘택층 내 전류 분산을 향상시킬 수 있고, 이에 따라 신뢰성을 개선할 수 있다. 상기 n형 콘택층의 두께는 상대적으로 두꺼울수록 전류 분산에 유리하나, n형 콘택층 두께 증가에 따라 에피층의 결정질이 나빠지므로 10㎛ 이하의 두께로 하는 것이 바람직하다.
한편, 상기 n형 화합물 반도체층은 상기 n형 콘택층과 상기 활성층 사이에 개재된 초격자층을 더 포함할 수 있다. 초격자층은 InGaN층과 GaN층을 교대로 적층한 구조를 가질 수 있다. 나아가, 상기 초격자층은 상기 n형 콘택층보다 상대적으로 낮은 비저항을 갖는다. 상기 초격자층은 n형 콘택층과 활성층 사이에서 스트레인을 보완하여 활성층의 결정질을 향상시킨다.
한편, 상기 발광 다이오드는 상기 반사 금속층의 홈에 노출된 상기 반도체 적층 구조체 표면에 접하는 중간 절연층을 더 포함할 수 있다. 따라서, 상기 전극 연장부는 상기 중간 절연층 상부에 위치하여 전극 연장부로부터 수직 방향으로 전류가 집중되는 것을 방지한다.
몇몇 실시예들에 있어서, 상기 반사 금속층은 복수개의 판(plate)으로 이루어질 수 있다. 상기 중간 절연층은 상기 복수개의 판들의 측면을 덮을 수 있으며, 나아가 상기 복수개의 판들의 가장자리를 덮을 수 있다.
또한, 장벽 금속층이 상기 반사 금속층과 상기 지지기판 사이에 위치하여 상기 반사 금속층을 덮을 수 있다. 장벽 금속층은 반사 금속층의 금속 원자의 이동을 방지하여 반사 금속층을 보호한다.
한편, 상기 발광 다이오드는 복수개의 제1 전극 패드; 및 상기 복수개의 제1 전극 패드에서 각각 연장하는 복수개의 전극 연장부들을 포함할 수 있다. 상기 복수개의 전극 연장부들은 상기 복수개의 판들 사이의 영역 상부에 위치할 수 있다.
또한, 상기 반도체 적층 구조체는 거칠어진 표면을 가질 수 있으며, 상기 상부 절연층은 상기 거칠어진 표면을 덮을 수 있다. 이때, 상기 상부 절연층은 상기 거칠어진 표면을 따라 요철면을 형성할 수 있다. 상부 절연층이 요철면을 형성함에 따라, 상기 상부 절연층의 상부면에서 발생되는 내부 전반사를 감소시킬 수 있으며, 따라서 광 추출 효율을 더욱 향상시킬 수 있다.
한편, 상기 반도체 적층 구조체는 평평한 표면을 갖고, 상기 제1 전극 패드 및 상기 전극 연장부는 상기 평평한 표면 상에 위치할 수 있다. 나아가, 상기 전극 연장부는 상기 반도체 적층 구조체의 평평한 표면에 접촉할 수 있다. 또한, 상기 거칠어진 표면은 상기 전극 연장부보다 아래에 위치할 수 있다.
상기 지지기판은 도전성 기판일 수 있다. 상기 지지기판은 예컨대, 금속 기판 또는 반도체 기판일 수 있다. 이와 달리, 상기 지지기판은 절연성 기판일 수 있으며, 제2 전극 패드가 상기 장벽 금속층 상에 형성될 수 있다.
본 발명에 따르면, 상부 절연층을 제1 전극 패드와 반도체 적층 구조체 사이에 배치함으로써, 제1 전극 패드로부터 직접 반도체 적층 구조체로 전류가 집중되어 흐르는 것을 방지할 수 있으며, 상기 전극 연장부가 상기 홈 영역 상부에 위치함에 따라 상기 전극 연장부로부터 전류가 수직 방향으로 집중되어 흐르는 것을 방지할 수 있다. 더욱이, 상기 n형 콘택층의 도핑 농도 및 두께를 제어함으로써 n형 콘택층 내 전류 분산을 향상시킬 수 있고, 이에 따라 신뢰성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이다.
도 2a, 2b 및 2c는 각각 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 1의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드의 반도체 적층 구조체를 설명하기 위한 확대 단면도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 발광 다이오드를 제조하는 방법을 설명하기 위한 단면도들로서, 각각 도 1의 절취선 A-A에 대응하는 단면도들이다. 여기서, 도 4a는 기판 상에 반도체층들을 성장시킨 후의 단면도를 나타내고, 도 4b는 상기 반도체층들을 확대 도시한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이다.
도 10은 n형 콘택층 내 도핑 농도에 따른 발광 패턴의 시뮬레이션 결과를 나타낸다.
도 11은 n형 콘택층의 두께에 따른 발광 패턴의 시뮬레이션 결과를 나타낸다.
도 2a, 2b 및 2c는 각각 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 1의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드의 반도체 적층 구조체를 설명하기 위한 확대 단면도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 발광 다이오드를 제조하는 방법을 설명하기 위한 단면도들로서, 각각 도 1의 절취선 A-A에 대응하는 단면도들이다. 여기서, 도 4a는 기판 상에 반도체층들을 성장시킨 후의 단면도를 나타내고, 도 4b는 상기 반도체층들을 확대 도시한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이다.
도 10은 n형 콘택층 내 도핑 농도에 따른 발광 패턴의 시뮬레이션 결과를 나타낸다.
도 11은 n형 콘택층의 두께에 따른 발광 패턴의 시뮬레이션 결과를 나타낸다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 동일한 참조번호는 동일한 구성요소를 나타내며, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다.
도 1은 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이고, 도 2a, 2b 및 2c는 각각 도 1의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도들이다. 또한, 도 3은 상기 발광 다이오드의 반도체 적층 구조체를 설명하기 위한 확대 단면도이다. 도 1에서 반도체 적층 구조체(30) 아래에 위치하는 반사 금속층(31) 및 중간 절연층(33)을 점선으로 표시한다.
도 1 내지 도 3을 참조하면, 상기 발광 다이오드는 지지기판(41), 반도체 적층 구조체(30), 반사 금속층(31), 중간 절연층(33), 장벽 금속층(35), 상부 절연층(47), n-전극 패드(51), p-전극 패드(53) 및 전극 연장부(51a)를 포함한다. 또한, 상기 발광 다이오드는 본딩 메탈(43)을 포함할 수 있다.
지지기판(41)은 화합물 반도체층들을 성장시키기 위한 성장기판과 구분되며, 이미 성장된 화합물 반도체층들에 부착된 2차 기판이다. 상기 지지기판(51)은 도전성 기판, 예컨대 금속 기판 또는 반도체 기판일 수 있으나, 이에 한정되는 것은 아니며, 사파이어와 같은 절연 기판일 수도 있다. 상기 지지기판(51)이 도전성 기판인 경우, 상기 p-전극 패드(53)는 상기 지지기판(51) 아래에 위치하거나 생략될 수 있다.
반도체 적층 구조체(30)는 지지기판(41) 상에 위치하며, p형 화합물 반도체층(29), 활성층(27) 및 n형 화합물 반도체층(25)을 포함한다. 여기서, 상기 반도체 적층 구조체(30)는 일반적인 수직형 발광 다이오드와 유사하게 p형 화합물 반도체층(29)이 n형 화합물 반도체층(25)에 비해 지지기판(41) 측에 가깝게 위치한다. 상기 반도체 적층 구조체(30)는 지지기판(41)의 일부 영역 상에 위치할 수 있다. 즉, 지지기판(41)이 반도체 적층 구조체(30)에 비해 상대적으로 넓은 면적을 가지며, 반도체 적층 구조체(30)는 상기 지지기판(41)의 가장자리로 둘러싸인 영역 내에 위치한다.
n형 화합물 반도체층(25), 활성층(27) 및 p형 화합물 반도체층(29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. n형 화합물 반도체층(25) 및 p형 화합물 반도체층(29)은 각각 도 3에 도시한 바와 같이 다중층으로 형성될 수 있다.
즉, 도 3에 도시된 바와 같이, n형 화합물 반도체층(25)은 n형 콘택층(25a) 및 초격자층(25b)을 포함할 수 있다. 상기 n형 콘택층(25a)은 외부에서 전류가 주입되는 n형 반도체층으로서, 상대적으로 고농도 예컨대 5~7×1018/㎤의 도핑농도를 갖는다. 상기 n형 콘택층(25a)은 거칠어진 표면을 가질 수 있으며, 상기 거칠어진 표면을 포함하여 n형 콘택층(25a)의 전체 두께는 5~10 ㎛ 범위 내이다. n형 콘택층(25a)의 두께가 얇으면 전류 분산을 달성하기 어렵다. 또한, n형 콘택층(25a)의 두께가 10 ㎛ 이상일 경우, n형 콘택층의 결정질이 나쁘고 발광 다이오드의 순방향 전압을 증가시킨다.
초격자층(25b)은 상대적으로 두꺼운 n형 콘택층(25a)에 의해 유발된 스트레인을 완화하기 위해 형성된다. 상기 초격자층(25b)은 조성이 다른 (In)GaN층들을 교대로 적층하여 형성될 수 있다. 예컨대, 상기 초격자층(25b)은 InGaN층과 GaN층을 교대로 적층하여 형성될 수 있으며, GaN층에 Si이 도핑될 수 있다. 바람직하게, 상기 초격자층(25b)은 상기 n형 콘택층(25b)에 비해 상대적으로 높은 비저항을 갖는다.
한편, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 예컨대, 상기 활성층(27)은 장벽층과 우물층이 교대로 적층된 다중 양자우물 구조일 수 있으며, 상기 장벽층은 GaN 또는 InGaN으로 형성되고, 상기 우물층은 InGaN으로 형성될 수 있다.
한편, p형 화합물 반도체층(29)은 전자 블록킹층(29a), 홀 주입층(29b), 언도프층 또는 저농도 도핑층(29c), p형 콘택층(29d) 및 고농도 도핑층(29e)을 포함할 수 있다. p형 콘택층(29d)은 외부에서 전류가 주입되는 반도체 층으로서, 반사 금속층(31)이 오믹콘택할 수 있다. 한편, 고농도 도핑층(29e)이, p형 콘택층(29d)에 반사 금속층(31)을 직접 오믹콘택하기 어려운 경우, 오믹 콘택을 이루기 위해 추가될 수 있다. 상기 고농도 도핑층(29e)은 p형 콘택층(29d)에 비해 p형 불순물이 고농도로 도핑될 수 있으나, 이에 한정되는 것은 아니며, n형 불순물이 고농도로 도핑될 수도 있다.
한편, 전자 블록킹층(29a)은 활성층(27) 내에 전자를 가두는 기능을 수행하며, 홀 주입층(29b)은 활성층(27) 내로 홀을 주입하기 위해 고농도 도핑층으로 형성된다. 한편, 상기 언도프층 또는 저농도 도핑층(29c)은 상기 홀 주입층(29b)을 고농도로 도핑함에 따라 저하된 결정질을 회복하기 위해 형성되며, 또한 홀 이동을 방해하여 p형 콘택층(29d) 내의 전류 분산을 돕는다.
다시, 도 2a 내지 2c를 참조하면, 저항이 상대적으로 작은 n형 화합물 반도체층(25)이 지지기판(41)의 반대쪽에 위치함으로써 n형 화합물 반도체층(25)의 상부면에 거칠어진 표면(R)을 형성하는 것이 용이하며, 거칠어진 표면(R)은 활성층(27)에서 생성된 광의 추출 효율을 향상시킨다.
한편, p-전극(31, 35)은 p형 화합물 반도체층(29)과 지지기판(41) 사이에 위치하며, 반사 금속층(31) 및 장벽 금속층(35)을 포함할 수 있다. 반사 금속층(31)은 반도체 적층 구조체(30)와 지지기판(41) 사이에서 p형 화합물 반도체층(29), 즉 p형 콘택층(29d) 또는 고농도 도핑층(29e)에 오믹 콘택한다. 상기 반사 금속층(31)은 예컨대 Ag와 같은 반사층을 포함할 수 있다. 상기 반사 금속층(31)은 반도체 적층 구조체(30) 영역 아래에 한정되어 위치한다. 상기 반사 금속층(31)은 도 1에 도시된 바와 같이, 복수개의 판(plate)으로 형성될 수 있으며, 복수개의 판들 사이에 홈이 형성된다. 상기 홈을 통해 반도체 적층 구조체(30)가 노출된다.
중간 절연층(33)이 반사 금속층(31)과 지지 기판(41) 사이에서 상기 반사 금속층(31)을 덮는다. 중간 절연층(33)은 반사 금속층(31), 예컨대 복수개의 판들의 측면을 덮을 수 있으며, 나아가 그 가장자리를 덮을 수 있다. 상기 중간 절연층(33)은 상기 반사 금속층(31)의 홈에 의해 노출된 반도체 적층 구조체(30)의 표면에 접하여 상기 홈 영역으로 전류가 흐르는 것을 방지한다. 상기 중간 절연층(33)은 실리콘 산화막 또는 실리콘 질화막의 단일층 또는 다중층으로 형성될 수 있으며, 또한 굴절률이 서로 다른 절연층들, 예컨대 SiO2/TiO2 또는 SiO2/Nb2O5를 반복 적층한 분포 브래그 반사기일 수 있다. 상기 중간 절연층(33)에 의해 반사 금속층(31)의 측면이 외부에 노출되는 것을 방지할 수 있다. 상기 중간 절연층(33)은 또한, 상기 반도체 적층 구조체(30)의 측면 아래에 위치할 수 있으며, 따라서, 반도체 적층 구조체(30)의 측면을 통한 누설 전류를 방지할 수 있다.
장벽 금속층(35)은 반사 금속층(31)과 지지기판(41) 사이에 위치하여 반사 금속층(31)을 덮는다. 장벽 금속층(35)은 반사 금속층(31)의 금속 물질, 예컨대 Ag의 확산을 방지하여 반사 금속층(31)을 보호한다. 장벽 금속층(35)은 예컨대, Ni층을 포함할 수 있다. 상기 장벽 금속층(35)은 또한 중간 절연층(33) 아래에서 중간 절연층(33)을 덮을 수 있으며, 지지기판(41)의 전면 상에 위치할 수 있다.
한편, 지지기판(41)은 상기 장벽 금속층(35) 상에 본딩 메탈(43)을 통해 본딩될 수 있다. 본딩 금속(43)은 예컨대 Au-Sn으로 공융 본딩을 이용하여 형성될 수 있다. 이와 달리, 지지기판(41)은 예컨대 도금 기술을 사용하여 장벽 금속층(35) 상에 형성될 수도 있다. 상기 지지기판(41)이 도전성 기판인 경우, p-전극 패드의 기능을 수행할 수 있다. 이와 달리, 상기 지지기판(41)이 절연기판인 경우, 상기 지지기판(41) 상에 위치하는 장벽 금속층(35) 상에 p-전극 패드(53)가 형성될 수 있다.
한편, 반도체 적층 구조체(30)의 상면, 즉 n형 화합물 반도체층(25)의 표면은 거칠어진 표면(R)과 평평한 표면을 가질 수 있다. 도 2a 내지 도 2c에 도시된 바와 같이, n-전극 패드(51) 및 전극 연장부(51a)는 평평한 표면 상에 위치한다. 도시된 바와 같이, 상기 n-전극 패드(51) 및 전극 연장부(51a)는 평평한 표면 상에 한정되어 위치하며, 평평한 표면의 폭에 비해 좁은 폭을 가질 수 있다. 따라서, 반도체 적층 구조체(30)에 언더컷 등의 발생에 의해 전극 패드나 전극 연장부가 박리되는 것을 방지할 수 있어 신뢰성을 높일 수 있다. 한편, 상기 거칠어진 표면(R)은 평평한 표면보다 약간 아래에 위치할 수 있다. 즉, 거칠어진 표면(R) 전극 패드(51) 및 전극 연장부(51a) 아래에 위치할 수 있다.
한편, n-전극 패드(51)는 반도체 적층 구조체(30) 상에 위치하며, n-전극 패드(51)로부터 전극 연장부(51a)가 연장한다. 반도체 적층 구조체(30) 상에 복수개의 n-전극 패드들(51)이 위치할 수 있으며, 상기 n-전극 패드들(51)로부터 각각 전극 연장부들(51a)이 연장할 수 있다. 상기 전극 연장부들(51a)이 반도체 적층 구조체(30)에 전기적으로 접속되며, n형 화합물 반도체층(25), 즉 n형 콘택층(25a)에 직접 접촉할 수 있다.
상기 n-전극 패드(51)는 또한, 반사 금속층(31)의 홈 영역 상부에 위치할 수 있다. 즉, 상기 n-전극 패드(51)의 아래에는 p형 화합물 반도체층(29)에 오믹 콘택하는 반사 금속층(31)이 없고, 대신에 중간 절연층(33)이 위치한다. 나아가, 상기 전극 연장부(51a) 또한 반사 금속층(31)의 홈 영역 상부에 위치한다. 도 1에 도시된 바와 같이, 복수개의 판으로 이루어진 반사 금속층(31)에서 상기 판들 사이의 영역 상부에 전극 연장부(51a)가 위치할 수 있다. 바람직하게, 상기 반사 금속층(31)의 홈 영역, 예컨대 상기 복수개의 판들 사이의 영역의 폭은 전극 연장부(51a)의 폭보다 더 넓다. 이에 따라, 상기 전극 연장부(51a)에서 바로 아래로 전류가 집중적으로 흐르는 것을 방지할 수 있다.
한편, 상부 절연층(47)이 상기 n-전극 패드(51)와 반도체 적층 구조체(30) 사이에 개재된다. 상기 상부 절연층(47)에 의해 n-전극 패드(51)로부터 직접 반도체 적층 구조체(30)로 전류가 흐르는 것이 방지되며, 특히 n-전극 패드(51) 바로 아래에서 전류가 집중되는 것을 방지할 수 있다. 또한, 상기 상부 절연층(47)은 거칠어진 표면(R)을 덮는다. 이때, 상기 상부 절연층(47)은 상기 거칠어진 표면(R)을 따라 형성된 요철면을 가질 수 있다. 상부 절연층(47)의 요철면은 볼록한 형상을 가질 수 있다. 상기 상부 절연층(47)의 요철면에 의해 상기 상부 절연층(47)의 상부면에서 발생되는 내부 전반사를 감소시킬 수 있다.
상기 상부 절연층(47)은 또한 반도체 적층 구조체(30)의 측면을 덮어 반도체 적층 구조체(30)를 외부 환경으로부터 보호할 수 있다. 나아가, 상기 상부 절연층(47)은 반도체 적층 구조체(30)를 노출시키는 개구부를 가질 수 있으며, 상기 전극 연장부(51a)는 상기 개구부 내에 위치하여 반도체 적층 구조체(30)에 접촉할 수 있다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 발광 다이오드를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서, 도 4a는 기판(21)에 반도체층들을 성장시킨 후의 개략적인 단면도를 나타내고, 도 4b는 상기 반도체층들을 설명하기 위해 반도체층들 부분을 확대한 단면도이다. 여기서, 상기 단면도들은 도 1의 절취선 A-A를 따라 취해진 단면도에 대응한다.
도 4a 및 4b를 참조하면, 성장 기판(21) 상에 버퍼층(23)을 형성하고, 그 위에 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 반도체 적층 구조체(30)가 형성된다. 성장 기판(21)은 사파이어 기판일 수 있으나, 이에 한정되는 것은 아니며, 다른 이종기판, 예컨대 실리콘 기판일 수 있다. 상기 n형 및 p형 반도체층들(25, 29)은 각각 도 4b에 도시한 바와 같이, 다중층으로 형성될 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조로 형성될 수 있다.
상기 버퍼층(23)은 핵층(23a) 및 고온 버퍼층(23b)을 포함할 수 있다. 상기 핵층(23a)은 질화갈륨 또는 질화알루미늄 등의 질화갈륨 계열의 물질층으로 형성될 수 있다. 또한, 상기 고온 버퍼층(23b)은 예컨대 언도프트 GaN로 형성될 수 있다.
또한, 상기 n형 반도체층(25)은 도 3을 참조하여 설명한 바와 같이, n형 콘택층(25a) 및 초격자층을 포함할 수 있다. 상기 n형 콘택층은 예를 들어, GaN으로 형성될 수 있으며, 상기 초격자층은 예를 들어, GaN/InGaN 또는 InGaN/InGaN으로 형성될 수 있다. 한편, p형 반도체층(29)은 전자 블록킹층(29a), 홀 주입층(29b), 언도프층 또는 저농도 도핑층(29c), p형 콘택층(29d) 및 고농도 도핑층(29e)을 포함할 수 있다. 상기 전자 블록킹층(29a)은 AlGaN으로 형성될 수 있으며, 상기 홀 주입층(29b), 언도프층 또는 저농도 도핑층(29c) 및 p형 콘택층(29d)은 예를 들어, GaN으로 형성될 수 있고, 상기 고농도 도핑층(29e)은 InGaN으로 형성될 수 있다. 상기 고농도 도핑층(29e)은 p형 불순물 뿐만 아니라 n형 불순물을 고농도로 도핑하여 매우 얇은 두께(1nm 미만)로 형성될 수도 있다.
상기 화합물 반도체층들은 III-N 계열의 화합물 반도체로 형성될 수 있으며, 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정에 의해 성장 기판(21) 상에 성장될 수 있다.
도 5를 참조하면, 상기 반도체 적층 구조체(30) 상에 반사 금속층(31)이 형성된다. 반사 금속층(31)은 반도체 적층 구조체(30)를 노출시키는 홈을 갖는다. 예컨대, 상기 반사 금속층(31)은 복수개의 판으로 이루어질 수 있으며, 복수개의 판들 사이에 홈이 형성될 수 있다(도 1 참조).
이어서, 상기 반사 금속층(31)을 덮는 중가 절연층(33)이 형성된다. 중가 절연층(33)은 상기 반사 금속층 내의 홈을 채우고, 상기 반사 금속층의 측면 및 가장자리를 덮을 수 있다. 또한, 상기 중간 절연층(33)은 반사 금속층(31)을 노출시키는 개구부들을 갖는다. 중간 절연층(33)은 실리콘 산화막 또는 실리콘 질화막을 형성될 수 있으며, 굴절률이 서로 다른 절연층들을 반복 적층함으로써 분포 브래그 반사기로 형성될 수도 있다.
상기 중간 절연층(33) 상에 장벽금속층(35)이 형성된다. 장벽 금속층(35)은 중간 절연층(33)에 형성된 개구부를 채워 반사 금속층(31)에 접속될 수 있다.
도 6을 참조하면, 상기 장벽 금속층(35) 상에 지지기판(41)이 부착된다. 지지기판(41)은 반도체 적층 구조체(30)와 별도로 제작된 후, 본딩 메탈(43)을 통해 장벽 금속층(35) 상에 본딩될 수 있다. 이와 달리, 상기 지지기판(41)은 장벽 금속층(35) 상에서 도금되어 형성될 수 있다.
그 후, 상기 성장 기판(21)이 제거된다. 성장 기판(21)은 레이저 리프트 오프(laser lift-off; LLO) 기술을 이용하여 제거될 수 있다. 상기 성정 기판(21) 제거된 후, 상기 버퍼층(23)도 제거되어 반도체 적층 구조체(30)의 n형 반도체층(25) 표면이 노출된다.
도 7을 참조하면, 노출된 n형 반도체층(25) 상에 마스크 패턴(45)이 형성된다. 상기 마스크 패턴(45)은 상기 반사 금속층(31)의 홈에 대응하는 n형 반도체층(25) 영역을 덮고, 그 외 영역을 노출시킨다. 특히, 상기 마스크 패턴(45)은 향후 n-전극 패드 및 전극 연장부가 형성될 영역을 덮는다. 상기 마스크 패턴(45)은 포토레지스트와 같은 폴리머로 형성될 수 있다.
이어서, 상기 마스크를 식각 마스크로 사용하여 n형 반도체층(25) 표면을 이방성 에칭함으로써 n형 반도체층(25)에 거칠어진 표면(R)을 형성한다. 그 후, 상기 마스크(45)가 제거된다. 상기 마스크(45)가 위치하는 n형 반도체층(25) 표면은 평평한 표면을 유지한다.
한편, 상기 반도체 적층 구조체(30)를 패터닝하여 칩 분리 영역이 형성되고, 상기 중간 절연층(33)이 노출된다. 칩 분할 영역은 거칠어진 표면(R)을 형성하기 전 또는 후에 형성될 수 있다.
도 8을 참조하면, 거칠어진 표면(R)이 형성된 n형 반도체층(25) 상에 상부 절연층(47)을 형성한다. 상부 절연층(47)은 거칠어진 표면(R)을 따라 형성되어 거칠어진 표면(R)에 대응하는 요철면을 갖는다. 상기 상부 절연층(51)은 n-전극 패드(51)가 형성될 평평한 표면을 덮는다. 상기 상부 절연층(47)은 또한 칩 분할 영역에 노출된 반도체 적층 구조체(30)의 측면을 덮을 수 있다. 상기 상부 절연층(47)은 전극 연장부(51a)가 형성될 영역의 평평한 표면을 노출시키는 개구부(47a)를 갖는다. 또한, 상기 상부 절연층(47) 및 중간 절연층(33)에 개구부(49a)가 형성되고, 상기 개구부(49a)를 통해 장벽 금속층(35)이 노출될 수 있다. 상기 지지기판(41)이 도전성 기판인 경우, 상기 개구부(49a)를 형성하는 공정은 생략될 수 있다.
이어서, 상기 상부 절연층(47) 상에 n-전극 패드(51)를 형성함과 아울러, 상기 개구부(47a) 내에 전극 연장부를 형성하고, 개구부(49a) 내에 p-전극 패드(53)을 형성한다. 전극 연장부는 n-전극 패드(51)로부터 연장하며, 반도체 적층 구조체(30)에 전기적으로 접속한다.
그 후, 칩 분리 영역을 따라 개별 칩으로 분할함으로써 발광 다이오드가 완성된다(도 2a 참조).
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이다.
도 9를 참조하면, 본 실시예에 따른 발광 다이오드는 도 1, 도 2a, 2b, 2c 및 도 3을 참조하여 설명한 발광 다이오드와 유사하나, 전극 연장부(51a)가 반도체 적층 구조체(30) 상의 가장자리를 따라 더 배치된 것에 차이가 있다. 이에 따라, 도1 의 전극 연장부들(51a)이 서로 전기적으로 연결된다.
상기 전극 연장부(51a)의 수직 방향 아래에서는 p형 반도체층(29)에 오믹콘택하는 반사 금속층(31)이 없고 중가 절연층(33)이 p형 반도체층(29) 표면 상에 위치한다.
본 실시예에 따르면, 반도체 적층 구조체(30) 상의 가장자리 영역에 전극 연장부를 추가함으로써 전류 분산 성능을 더욱 향상시킬 수 있다.
(실험예 1)
도핑 농도에 따른 전류 분산 성능을 알아보기 위해 동일한 구조에서 n형 콘택층(25a) 내의 도핑 농도를 변화시켜 시뮬레이션 하였다. 발광 다이오드의 구조는, 1240㎛×1240㎛의 크기의 수직 구조 발광 다이오드로서, 대체로 도 1의 발광 다이오드 구조와 유사하며, 다만 도 9와 같은 메쉬 형상의 전극 연장부들(51a) 및 복수의 n 및 p-전극 패드들(51, 53)을 갖는 것으로 하였다. 여기서, 전극 연장부들(51a)은 Ti/Al/Ti/Au로 형성되고, 폭 10㎛, 두께 1025nm로 하였으며, n 콘택 저항은 50Ω/sq로 계산하였다. 한편, n 콘택층(25a)의 두께는 3㎛로 하였으며, 비저항은 캐리어 농도 및 캐리어 이동도(mobility)를 고려하여 추출하였다. 한편, 초격자층(25b)은 2nm InGaN과 2nm GaN을 20쌍 적층한 구조로서 GaN층에만 Si을 1.1×1019/㎤ 농도로 도핑한 것으로 하였으며, 이에 따라 비저항은 0.725Ω㎝로 하였다. 한편, 활성층(27)은 다중양자우물 구조로서 60nm의 두께를 갖고, p-AlGaN(29a)은 두께 20nm, 비저항 3.6Ω㎝로 하였으며, p-GaN 홀 주입층(29b)은 두께 20nm, 캐리어 농도 8.6×1017/㎤, 언도프트층(29c)은 두께 45nm, 비저항 0.725Ω㎝로 하였으며, p형 콘택층(29d)은 두께 65nm, 캐리어 농도 1.6×1018/㎤으로 하였으며, p 콘택 저항은 1632Ω/sq로 계산하였다. 시뮬레이션은 350mA의 구동 전류하에서 수행되었다.
도 10은 Si 도핑 농도에 따른 발광 패턴의 시뮬레이션 결과를 보여준다. 여기서, (a), (b), (c) 및 (d)는 각각 n형 콘택층(25a) 내 Si의 도핑농도가 1×1018/㎤, 5×1018/㎤, 6×1018/㎤ 및 1×1019/㎤인 경우의 발광 패턴을 나타낸다.
도 10을 참조하면, 도핑농도가 1×1018/㎤에서 5×1018/㎤으로 증가함에 따라 발광 영역이 증가하는 것을 알 수 있다. 한편, 5×1018/㎤의 도핑 농도와 6×1018/㎤의 도핑 농도는 거의 유사한 발광 패턴을 보여준다. 한편, 도핑농도가 1×1019/㎤으로 증가된 경우, 1×1018/㎤의 도핑 농도의 경우와 유사한 발광 패턴을 나타내었다.
한편, 도핑 농도에 따른 광 출력, 순방향 전압 및 활성층에서의 전류 밀도의 표준편차를 표 1에 요약하였다.
| n형 콘택층 내 Si 도핑 농도(×1018/㎤) | ||||
| 1.0 | 5 | 6 | 10 | |
| 전체 광출력 | 266.6 | 274.6 | 274.9 | 272.0 |
| 순방향 전압 | 3.06 | 3.01 | 3.01 | 3.03 |
| 표준편차 | 8.5 | 6.5 | 6.4 | 7.0 |
표 1을 참조하면, Si 도핑 농도가 증가함에 따라 전체 광출력이 증가하고 순방향 전압이 감소하며, 활성층 내 전류 밀도의 표준편차가 감소하는 것이 관찰되며, 다만 도핑 농도가 1×1019/㎤로 증가하면, 다시 광출력이 감소하고, 순방향 전압이 증가하며 표준편차가 증가하였다.
위 시뮬레이션 결과에 따르면, n형 콘택층(25a) 내 도핑 농도가 6×1018/㎤인 경우, 발광 패턴, 광출력, 순방향 전압 및 표준 편차가 모두 우수하며, 5×1018/㎤인 경우에도 유사한 값을 나타낸다. 따라서, n형 콘택층 내 도핑 농도가 5~7×1018/㎤ 범위 내인 경우에 양호한 결과를 얻을 수 있을 것으로 예상된다. 그러나, 도 10의 사진에 나타낸 바와 같이, 위 도핑 농도를 제어하는 것만으로는 양호한 전류 분산을 달성하는데 한계가 있다.
(실험예 2)
n형 콘택층의 두께에 따른 전류 분산 성능을 알아보기 위해 동일한 구조에서 n형 콘택층(25a)의 두께를 변화시켜 시뮬레이션 하였다. n형 콘택층(25a)의 도핑 농도는 5×1018/㎤로 하고, 또한 다른 조건은 모두 실험예 1과 동일하게 하였으며, n형 콘택층(25a)의 두께만을 변화시켰다.
도 11은 n형 콘택층 두께에 따른 발광 패턴의 시뮬레이션 결과들이다. 여기서, (a), (b) 및 (c)는 각각 n형 콘택층(25a)의 두께가 3㎛, 5㎛ 및 10㎛인 경우의 발광 패턴을 나타낸다.
도 11을 참조하면, n형 콘택층(25a)의 두께가 3㎛인 경우에 비해 5㎛ 및 10㎛인 경우에 발광 영역이 증가하는 것을 알 수 있다. 특히, n형 콘택층(25a)의 두께가 10㎛인 경우 거의 전 영역에 걸쳐 고르게 광이 방출되는 것을 알 수 있다.
한편, n형 콘택층의 두께에 따른 광 출력, 순방향 전압 및 활성층에서의 전류 밀도의 표준편차를 표 2에 요약하였다.
| n형 콘택층의 두께 | |||
| 3㎛ | 5㎛ | 10㎛ | |
| 전체 광출력 | 274.6 | 276.4 | 277.8 |
| 순방향 전압 | 3.01 | 3.00 | 2.99 |
| 표준편차 | 6.5 | 6.3 | 6.2 |
표 2를 참조하면, n형 콘택층의 두께가 증가함에 따라, 전체 광출력이 증가하고 순방향 전압이 감소하며, 활성층 내 전류 밀도의 표준편차가 감소하는 것이 관찰된다.
따라서, n형 콘택층(25a)의 두께를 5㎛ 이상의 두께로 상대적으로 두껍게 함으로써 발광 영역을 넓일 수 있으며, 광출력을 증가시키고, 순방향 전압 및 활성층 내에서의 전류밀도의 표준편차를 감소시킬 수 있다.
Claims (10)
- 지지기판;
상기 지지기판 상에 위치하고, p형 화합물 반도체층, 활성층 및 n형 화합물 반도체층을 포함하는 반도체 적층 구조체;
상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하여 상기 반도체 적층 구조체의 p형 화합물 반도체층에 오믹 콘택하고, 상기 반도체 적층 구조체를 노출시키는 홈을 갖는 반사 금속층;
상기 반도체 적층 구조체의 n형 화합물 반도체층 상에 위치하는 제1 전극 패드;
상기 제1 전극 패드에서 연장하고, 상기 홈 영역 상부에 위치하는 전극 연장부; 및
상기 제1 전극 패드와 상기 반도체 적층 구조체 사이에 개재된 상부 절연층을 포함하고,
상기 n형 화합물 반도체층은 n형 콘택층을 포함하되,
상기 n형 콘택층은 5~7×1018/㎤의 Si 도핑 농도를 가지며, 5~10㎛ 범위 내의 두께를 갖는 발광 다이오드. - 청구항 1에 있어서,
상기 n형 화합물 반도체층은 상기 n형 콘택층과 상기 활성층 사이에 개재된 초격자층을 더 포함하는 발광 다이오드. - 청구항 2에 있어서,
상기 초격자층은 InGaN층과 GaN층을 교대로 적층한 구조를 갖는 발광 다이오드. - 청구항 3에 있어서,
상기 초격자층의 비저항은 상기 n형 콘택층의 비저항보다 높은 발광 다이오드. - 청구항 1에 있어서,
상기 반사 금속층의 홈에 노출된 상기 반도체 적층 구조체 표면에 접하는 중간 절연층을 더 포함하는 발광 다이오드. - 청구항 5에 있어서,
상기 반사 금속층과 상기 지지기판 사이에 위치하여 상기 반사 금속층 및 상기 중간 절연층을 덮는 장벽 금속층을 더 포함하는 발광 다이오드. - 청구항 6에 있어서,
상기 반사 금속층은 복수개의 판(plate)으로 이루어진 발광 다이오드. - 청구항 1에 있어서,
상기 반도체 적층 구조체는 상면에 거칠어진 표면을 갖고,
상기 상부 절연층은 상기 거칠어진 표면을 덮되,
상기 상부 절연층은 상기 거칠어진 표면을 따라 요철면을 형성하는 발광 다이오드. - 청구항 8에 있어서,
상기 반도체 적층 구조체는 평평한 표면을 갖고, 상기 제1 전극 패드 및 상기 전극 연장부는 상기 평평한 표면 상에 위치하는 발광 다이오드. - 청구항 9에 있어서,
상기 전극 연장부는 상기 반도체 적층 구조체의 평평한 표면에 접촉하는 발광 다이오드.
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