KR20090066185A - 발광 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명에서는 수직형 발광 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 발광 소자는 적층 형성된 p형 반도체층, 활성층 및 n형 반도체층과, p형 반도체층 상에 형성된 p형 전극층과, p형 전극층을 감싸며 p형 전극층 상에 형성된 커버층과, 커버층 상에 형성된 도전성 지지층과, n형 반도체층 상에 형성된 n형 전극층을 포함한다.
본 발명에 따른 수직형 발광 소자는 하부에 도전성 지지층이 형성되어 소자 동작시 발생되는 열이 원활하게 방출될 수 있어 고출력 소자를 가능하게 한다. 그리고, 활성층에서 발생된 광 입자가 n형 반도체층을 통해 방출되므로 광 입자의 방출 경로가 짧아지기 때문에 방출 중 흡수되는 광 입자의 수를 줄일 수 있다. 또한, n형 반도체층의 도핑 농도를 크게 할 수 있어 전기 전도도를 크게 할 수 있고, 이에 따라 전류 확산 저항이 향상되므로 광 출력 특성을 향상시킬 수 있다.
GaN, LED, 수직형, 전도성 지지층, 광 출력, 열 방출

Description

발광 소자 및 그 제조 방법{Light emitting device and method of manufactiuring the same}
본 발명은 발광 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 구조의 질화갈륨계(Gallium Nitride: 이하, "GaN"이라 함)계 발광 소자(Light Emitting Device; LED) 및 그 제조 방법에 관한 것이다.
최근 GaN 반도체를 이용한 LED가 백열등, 형광등, 수은등과 같은 기존의 광원을 대체할 수 있다는 전망이 지배적으로 형성되면서, 고출력 GaN LED에 대한 연구가 활발히 진행되고 있다.
일반적으로 GaN계 발광 소자를 제조하기 위해 부도체인 사파이어(sapphire) 기판 상부에 n형 GaN층, 도핑하지 않은 InGaN층 및 p형 GaN층을 순차적으로 적층하고, n형 GaN층 및 p형 GaN층 상부에 각각 전극을 형성하게 된다. 그런데, 사파이어 기판은 부도체이기 때문에 발광 소자는 통상 수평형 구조를 갖게 된다. 즉, n형 GaN층 및 p형 GaN층 상부에 각각 형성되는 전극이 수평으로 형성된다. 따라서, 고 출력 동작 시 전류 확산 저항(current spreading-resistance)이 커서 광출력이 낮아지는 단점이 있다. 또한, 소자 동작 시 발생되는 열이 사파이어 기판을 통해 원활하게 제거되지 못하기 때문에 소자의 열적 안정성이 떨어져 고출력 동작에 문제점을 갖고 있다.
이러한 단점을 극복하여 고출력 GaN계 발광 소자를 구현하기 위해 플립칩 패키지(flip-chip package) 방법을 이용한 플립칩형 발광 소자가 제안되었다. 플립칩형 발광 소자는 수평형 발광 소자의 전극을 솔더를 이용하여 히트 싱크(heat sink)와 연결한 것이다. 이러한 플립칩형 발광 소자의 경우 활성층에서 나온 빛이 사파이어 기판을 통해 밖으로 빠져 나가기 때문에 투명 전극 대신 두꺼운 p형 오믹 전극의 사용이 가능하게 되어 전류 확산 저항을 낮출 수 있다. 그러나, 플립칩 형태로 패키지를 해야 하므로 제조 공정이 복잡하고, 활성층에서 나온 빛이 사파이어 기판을 통해 밖으로 빠져 나가는 동안 많은 양의 빛 입자들이 사파이어에 흡수되므로 광 효율 특성이 감소하는 단점이 있다.
본 발명은 소자 동작시 발생되는 열을 원활하게 방출하고, 광 출력 특성을 향상시킬 수 있는 수직형 발광 소자 및 그 제조 방법을 제공한다.
본 발명은 도전성 지지층 상부에 p형 반도체층, 활성층 및 n형 반도체층이 적층되고, 활성층에서 생성된 빛이 n형 반도체층을 통해 방출되도록 하여 열 방출 및 광 출력 특성을 향상시킬 수 있는 발광 소자 및 그 제조 방법을 제공한다.
본 발명은 사파이어 기판 상부에 n형 반도체층, 활성층 및 p형 반도체층을 형성하고, p형 반도체층 상부에 도전성 기판을 형성한 후 사파이어 기판을 분리하는 발광 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 발광 소자는 적층 형성된 p형 반도체층, 활성층 및 n형 반도체층; 상기 p형 반도체층 상에 형성된 p형 전극층 및 에칭 스탑층; 상기 p형 전극층 및 에칭 스탑층 상에 형성된 커버층; 상기 커버층 상에 형성된 도전성 지지층; 및 상기 n형 반도체층 상에 형성된 n형 전극층을 포함한다.
상기 p형 전극층은 상기 p형 반도체층 상의 일부 영역에 형성되고, 상기 p형 전극층은 전극 금속과 반사 금속을 이용하여 단일층 또는 다층 구조로 형성된다.
상기 p형 전극층은 상기 p형 반도체층 상의 전체 영역에 형성되고, 상기 p형 전극층 상의 일부 영역에 형성된 반사층을 더 포함하며, 상기 에칭 스탑층은 상기 반사층과 이격되어 형성된다. 이때, 상기 p형 전극층은 투명 전도성 물질로 형성되고, 상기 반사층은 반사 금속으로 형성된다. 또한, 상기 커버층은 상기 반사층을 감싸도록 형성된다.
상기 커버층은 상기 p형 전극층 및 상기 전도성 지지층과 접착력이 우수한 금속으로 형성되고, 상기 커버층과 상기 전도성 지지층 사이에 형성된 확산 방지층을 더 포함한다.
상기 도전성 지지층은 금속층, 전도성 세라믹층 또는 불순물이 도핑된 반도체층중 적어도 어느 하나가 단일층 또는 다층으로 형성되고, 상기 전도성 세라믹은 Nb가 도핑된 SrTiO3, Al이 도핑된 ZnO, ITO 또는 IZO중 적어도 어느 하나를 포함하며, 상기 반도체층은 B가 도핑된 Si, As가 도핑된 Si, 불순물이 도핑된 다이아몬드, 불순물이 도핑된 Ge중 적어도 어느 하나를 포함한다.
상기 커버층과 상기 도전성 지지층 사이에 형성된 본딩층을 더 포함한다.
상기 p형 반도체층, 활성층 및 n형 반도체층의 측벽과 상기 n형 반도체층 상의 일부에 형성된 보호층을 더 포함하며, 상기 에칭 스탑층 상부 및 하부에 보호층이 더 형성된다.
상기 n형 전극층 상부 또는 하부에 형성된 반사 방지막을 더 포함한다.
본 발명에 따른 발광 소자의 제조 방법은 절연성 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 순차적으로 형성하는 단계; 상기 p형 반도체층 상에 서 로 이격되도록 p형 전극층 및 에칭 스탑층을 형성하는 단계; 상기 p형 전극층을 감싸도록 상기 p형 전극층 상에 커버층을 형성하는 단계; 상기 커버층 상에 전도성 지지층을 형성한 후 상기 절연성 기판을 분리시키는 단계; 상기 n형 반도체층, 활성층 및 p형 반도체층을 식각하여 상기 에칭 스탑층을 노출시킨 후 이들층을 감싸도록 보호층을 형성하는 단계; 및 상기 n형 반도체층 상부에 n형 전극층을 형성한 후 절단하는 단계를 포함한다.
상기 n형 반도체층, 활성층 및 p형 반도체층을 형성한 후 이들 층들의 소정 영역을 식각하여 상기 절연성 기판을 노출시키는 단계를 더 포함하고, 상기 식각된 영역에 감광막 또는 에칭 스탑층을 포함하는 절연 물질을 형성하는 단계를 더 포함한다.
상기 p형 전극층은 상기 p형 반도체층 상의 일부 영역에 형성되고, 상기 p형 전극층은 전극 금속 및 반사 금속을 적층하여 형성하며, 상기 p형 전극층을 형성한 후 질소 분위기 또는 0.1% 이상의 산소를 포함하는 분위기와 250℃ 내지 660℃의 온도에서 30초 내지 30분 열처리하는 단계를 더 포함한다.
상기 p형 전극층은 상기 p형 반도체층 상의 전체 영역에 형성되고, 상기 p형 전극층 상에 반사층을 형성하는 단계를 더 포함한다. 이때, 상기 p형 전극층은 투명 전도성 물질로 형성하고, 상기 투명 전도성 물질을 200℃ 내지 800℃의 온도에서 열처리한다.
상기 에칭 스탑층은 상기 p형 반도체층, 활성층 및 n형 반도체층과 식각 선 택비가 차이나는 물질로 형성하며, 상기 에칭 스탑층은 MgO, Al2O3, ZrO2, IrO2, RuO2, TaO2, WO3, VO3, HfO2, RhO2, NbO2, YO3, ReO3중 적어도 어느 하나로 형성한다.
상기 도전성 지지층은 금속층, 전도성 세라믹층 또는 불순물이 도핑된 반도체층이 단일층중 적어도 하나를 단일층 또는 다층으로 형성한다.
상기 금속층은 전기 도금 또는 진공 증착 방법으로 형성하고, 상기 금속층, 전도성 세라믹층 또는 불순물이 도핑된 반도체층은 본딩층에 의해 상기 커버층과 본딩된다.
상기 본딩층은 Au가 80%이고 Sn이 20%인 용융 합금을 상기 커버층 및 상기 도전성 지지층중 적어도 하나의 상부에 도포한 후 280℃ 내지 400℃의 온도에서 1분 내지 120분 열처리하여 형성하거나, 상기 본딩층은 Au가 10%이고 Sn이 90%인 용융 합금을 사기 커버층 및 상기 도전성 지지층중 적어도 어느 하나의 상부에 도포한 후 220℃ 내지 300℃의 온도에서 1분 내지 120분 열처리하여 형성한다.
상기 n형 전극 상부 또는 하부에 반사 방지막을 형성하는 단계를 더 포함하며, 상기 반사 방지막은 ITO, ZnO, SiO2, Si3N4, IZO중 적어도 어느 하나를 이용하여 형성한다.
상기 n형 반도체층의 소정 영역을 러프닝 처리하는 단계를 더 포함한다.
본 발명에 의하면, 사파이어 기판 상부에 n형 반도체층, 활성층 및 p형 반도 체층을 적층한 후 p형 반도체층 상부에 p형 전극층을 형성하고, p형 전극층을 감싸도록 커버층을 형성한 후 도전성 지지층을 형성하고, 레이저 조사등의 방법으로 n형 반도체층과 사파이어 기판을 분리한 후 n형 반도체층 상부에 n형 전극층을 형성하여 수직형 발광 소자를 제조한다.
본 발명에 따른 수직형 발광 소자는 하부에 도전성 지지층이 형성되어 소자 동작시 발생되는 열을 원활하게 방출할 수 있도록 함으로써 고출력 소자를 제작할 수 있도록 한다.
그리고, 활성층에서 발생된 광 입자(photon)가 n형 반도체층을 통해 방출되므로 광 입자의 방출 경로가 짧아지기 때문에 방출 중 흡수되는 광 입자의 수를 줄일 수 있다. 또한, n형 반도체층의 도핑 농도를 크게 할 수 있어 전기 전도도를 크게 할 수 있고, 이에 따라 전류 확산 저항을 줄일 수 있어 광 출력을 향상시킬 수 있다.
한편, p형 반도체층 상에 p형 전극을 두껍게 형성하여 전류 밀도를 감소시킬 수 있어 소자의 안정성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제 공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “상부에” 또는 “위에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 제 1 실시 예에 따른 발광 소자의 단면도이다.
도 1을 참조하면, 본 발명의 제 1 실시 예에 따른 발광 소자는 n형 반도체층(100), 활성층(200), p형 반도체층(300), p형 전극층(400), 에칭 스탑층(500), 커버층(600), 지지층(700), 보호층(800) 및 n형 전극층(900)을 포함한다.
n형 반도체층(100)은 활성층(40)에 전자를 주입하는 층으로서, N형 불순물, 예를들어 Si이 1×1019/㎤∼5×1019/㎤의 농도로 도핑된 GaN층을 이용하는 것이 바람직하고, 이에 한정되지 않고 다양한 반도체 성질의 물질층이 가능하다. 즉, GaN, InN, AlN(Ⅲ-Ⅴ족) 등과 같은 질화물과 이러한 질화물을 일정한 비율로 혼합한 화합물이 사용될 수 있다. 또한, n형 반도체층(100)은 다층막으로 형성할 수도 있다. 한편, n형 반도체층(100) 상에 N형 클래드층(미도시)이 더 형성될 수 있는데, N형 클래드층은 GaN, AlGaN 또는 InGaN를 이용하여 형성할 수 있다. 또한, 활성층(200)과 접하지 않는 n형 반도체층(100)의 타면의 일부, 즉 전극층(900)이 형성되지 않은 n형 반도체층(100)의 일 영역은 러프닝(roughening) 처리될 수 있다.
활성층(200)은 n형 반도체층(100) 하부에 형성되고, 소정의 밴드 갭을 가지며 양자 우물이 만들어져 전자 및 정공이 재결합되는 영역으로서, 바람직하게는 불순물이 도핑되지 않은 InGaN을 이용하여 형성한다. 이때, 활성층(200)을 이루는 물질의 종류에 따라 전자 및 홀이 결합하여 발생하는 발광 파장이 변화된다. 따라서, 목표로 하는 파장에 따라 활성층(200)에 포함되는 반도체 재료를 조절하는 것이 바람직하다. 또한, 활성층(200)은 양자 우물층과 장벽층이 교대로 적층 형성된 다층 구조로 형성될 수 있다.
p형 반도체층(300)은 활성층(200) 하부에 형성되어 활성층(200)에 홀을 주입한다. p형 반도체층(300)은 P형 불순물, 예를들어 Mg가 1×1019/㎤∼5×1019/㎤의 농도로 도핑된 GaN층을 이용하는 것이 바람직하고, 이에 한정되지 않고 다양한 반도체 성질의 물질층이 가능한데, 예를들어 InGaN을 이용할 수 있다. 또한, p형 반도체층(300)은 다층막으로 형성할 수도 있다. 한편, 활성층(200)과 p형 반도체층(300) 사이에 블럭킹층(미도시)이 더 형성될 수 있다. 블럭킹층(미도시)은 n형 반도체층(100)으로부터 제공되는 전자가 활성층(200)에서 재결합되지 않고 오버플로우되는 것을 방지하는 기능을 하며, P형 불순물이 도핑된 AlGaN층으로 형성될 수 있다.
p형 전극층(400)은 p형 반도체층(300) 하부의 소정 영역에 형성되며, 전극과 활성층(200)에서 방출된 광을 반사하는 기능을 동시에 할 수 있도록 전극 금속과 반사 금속을 적층하여 형성할 수 있다. 즉, p형 전극층(400)은 전극 금속과 반사 금속을 적층하여 이중 또는 삼중 구조로 형성될 수 있다. 전극 금속으로는 Ni, Pt, Ru, Ir, Rh, Ta, Mo, Ti, Ag, W, Cu, Cr, Pd, V, Co, Nb, Zr중 어느 하나 또는 합금을 이용하고, 반사 금속으로는 Ag 또는 Al를 이용한다. 또한, p형 전극층(400)은 전극 금속 및 반사 금속의 이중 구조, 전극 금속, 반사 금속 및 전극 금속의 삼중 구조로 형성할 수 있다. 이 경우 하부 전극 금속은 0.1∼10㎚의 두께로 형성하고, 반사 금속은 10∼1000㎚의 두께로 형성하며, 상부 전극 금속은 1∼100㎚의 두께로 형성할 수 있다. 또한, p형 전극층(400)은 질소 분위기 또는 0.1% 이상의 산소를 포함하는 분위기에서 열처리할 수 있으며, 열처리는 250∼660℃의 온도에서 30초∼30분 동안 실시할 수 있다.
에칭 스탑층(500)은 일부 영역이 p형 반도체층(300) 하부에 형성되며, p형 전극층(400)과 소정 간격 이격되어 형성된다. 에칭 스탑층(500)은 상기 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 이루는 GaN과 식각 선택비가 차이나는 물질로 형성되며, 예를들어 MgO, Al2O3, ZrO2, IrO2, RuO2, TaO2, WO3, VO3, HfO2, RhO2, NbO2, YO3, ReO3 등의 산화물을 이용하여 형성할 수 있다.
커버층(600)은 p형 전극층(400)과 에칭 스탑층(500) 사이를 매립하면서 p형 전극층(400)과 에칭 스탑층(500)을 덮도록 형성된다. 커버층(600)은 p형 전극층(400)이 대기중에 노출되는 것을 방지하고, 전류 인가중에 p형 전극층(400)의 원자가 전기장에 의해 이동하는 일렉트로마이그레이션(electromigration) 현상을 최소화하기 위해 형성한다. 또한, 커버층(600)은 하부 물질과의 접착력이 우수한 금 속 물질을 이용하여 형성하고, 커버층(600) 상부에 확산 방지막(미도시)을 더 형성할 수 있다. 커버층(600)으로 이용되는 접착력이 우수한 금속 물질로는 Ti, Cr 등이 이용될 수 있고, 확산 방지층은 Pt, Pd, W, Ni, Ru, Mo, Ir, Rh, Ta, Hf, Ta, Zr, Nb, V중 적어도 하나 또는 둘 이상의 합금을 이용할 수 있다. 따라서, 커버층(600)은 단층 또는 다층 구조로 형성할 수 있는데, 단층으로 형성할 경우 Ti 또는 Cr 등의 접착력이 우수한 물질을 형성하고, 다층 구조로 형성할 경우 접착력이 우수한 물질과 확산 방지층을 적층하여 예를들어 Ti/Pt 구조와 Ti/Pt/W/Pt의 구조 등으로 형성할 수 있다. 또한, 커버층(600)은 1∼1000㎚의 두께로 형성할 수 있다.
지지층(700)은 커버층(600) 하부에 형성되며, 열전도성이 우수한 물질을 이용하여 형성한다. 지지층(700)은 전도성 물질로 형성할 수 있는데, 금속 물질 또는 전도성 세라믹을 이용하여 형성할 수 있다. 또한, 지지층(700)은 단일층으로 형성될 수 있고, 제 1 지지층(710) 및 제 2 지지층(720)의 이중 구조 또는 그 이상의 다중 구조로 형성될 수 있다. 지지층(700)은 예를들어 Au, Ni, W, Mo, Cu, Al, Ta, Ag, Pt, Cr중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 서로 다른 둘 이상의 물질을 적층하여 형성할 수 있다. 또한, 지지층(700)은 0.5∼200㎜의 두께로 형성한다. 지지층(700)은 소자 동작시 발생하는 열의 방출을 용이하게 하여 소자의 열적 안정성을 향상시키고, 그에 따라 고출력 소자를 가능하게 한다.
보호층(800)은 n형 반도체층(300)과 접촉하지 않는 에칭 스탑층(500)의 일 영역의 상부로부터 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측면 과 n형 반도체층(100)의 상부 일부까지 형성된다. 보호층(800)은 산화 실리콘(SiO2), 질화 실리콘(Si3N4) 등의 절연성 물질을 이용하여 형성한다.
n형 전극층(900)은 n형 반도체층(100) 상의 소정 영역에 형성되며, Cr과 Au의 적층 구조, Ti와 Al의 적층 구조로 형성될 수 있다. 또한, n형 전극층(900) 하부 또는 상부에 반사 방지막(미도시)을 형성할 수 있는데, 반사 방지막은 ITO(Indium Tin Oxide), ZnO, SiO2, Si3N4, IZO(Indium Zinc Oxide)중 적어도 어느 하나를 이용하여 형성할 수 있다.
상기한 바와 같은 본 발명의 제 1 실시 예에 따른 발광 소자는 전도성 지지층(700)이 하부에 형성되어 소자 동작시 열 방출을 용이하게 할 수 있어 고출력 소자를 가능하게 한다. 또한, 활성층(200)에서 발생된 광 입자가 p형 전극층(400)에 의해 반사되어 n형 반도체층(100)을 통해 방출되므로 광 입자가 방출되는 경로가 짧아지기 때문에 방출중 흡수되는 광 입자의 수를 줄일 수 있다. 그리고, n형 반도체층(100)의 도핑 농도를 크게 할 수 있어 전기 전도도를 크게 할 수 있기 때문에 전류 확산 저항을 줄일 수 있고, 이에 따라 광 출력을 향상시킬 수 있다. 또한, p형 전극층(400)을 두껍게 형성함으로써 전류 밀도를 감소시킬 수 있고 제품의 안정성을 향상시킬 수 있다.
도 2는 본 발명의 제 2 실시 예에 따른 발광 소자의 단면도이다.
도 2를 참조하면, 본 발명의 제 2 실시 예에 따른 발광 소자는 n형 반도체층(100), 활성층(200), p형 반도체층(300), p형 전극층(400), 에칭 스탑층(500), 커버층(600), 지지층(700), 보호층(800) 및 n형 전극층(900)을 포함한다. 그런데, 본 발명의 제 2 실시 예에 따른 발광 소자는 제 1 실시 예에 따른 발광 소자와 비교하여 커버층(600)이 에칭 스탑층(500)의 일부를 노출시키도록 형성되고, 보호층(800)이 커버층(600)이 형성되지 않은 에칭 스탑층(500)의 상부에 더 형성된다.
도 3은 본 발명의 제 3 실시 예에 따른 발광 소자의 단면도이다.
도 3을 참조하면, n형 반도체층(100), 활성층(200), p형 반도체층(300), p형 전극층(400), 반사층(450), 에칭 스탑층(500), 커버층(600), 지지층(700), 보호층(800) 및 n형 전극층(900)을 포함한다. 그런데, 본 발명의 제 3 실시 예에 따른 발광 소자는 본 발명의 제 1 실시 예에 따른 발광 소자와 비교하여 p형 전극층(400)이 p형 반도체층(300)의 전체 상부에 형성되고, 반사층(450)이 p형 전극층(400) 상의 소정 영역에 더 형성된다. 즉, 본 발명의 제 1 실시 예에 따른 발광 소자는 p형 전극층(400)이 전극 금속과 반사 금속이 적층되어 형성되지만, 제 3 실시 예에 따른 발광 소자는 p형 전극층(400)과 반사층(450)이 분리되어 형성된다.
여기서, p형 전극층(400)은 p형 반도체층(300) 하부에 형성되며, 투명 전도성 물질, 예를들어 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum doped Zinc Oxide), ZnO(Zinc Oxide) 등의 전도성 투명 산화물을 이용하여 형성할 수 있다. 그리고, 반사층(450)은 p형 전극층(400) 하부의 소정 영역에 반사 금속을 이용하여 형성한다. 또한, 에칭 스탑층(500)은 p형 전극층(400) 하부에 형성되며, 반사층(450)과 소정 간격 이격되어 형성된다. 커버층(600)은 금속 물질을 이용하여 형성하며, 반사층(450)과 에칭 스탑층(500) 사이를 매립하고 반사층(450)과 에칭 스탑층(500)을 덮도록 형성된다.
도 4는 본 발명의 제 4 실시 예에 따른 발광 소자의 단면도이다.
도 4를 참조하면, n형 반도체층(100), 활성층(200), p형 반도체층(300), p형 전극층(400), 반사층(450), 에칭 스탑층(500), 커버층(600), 지지층(700), 보호층(800) 및 n형 전극층(900)을 포함한다. 그런데, 본 발명의 제 4 실시 예에 따른 발광 소자는 본 발명의 제 3 실시 예에 따른 발광 소자와 비교하여 p형 반도체층(300) 하부의 소정 영역에 p형 전극층(400) 및 반사층(450)이 적층 형성된다.
여기서, p형 전극층(400)은 p형 반도체층(300) 하부의 소정 영역에 형성되며, 반사층(450)은 p형 전극층(400) 하부에 형성된다. 그리고, 에칭 스탑층(500)은 p형 전극층(400)과 이격되어 p형 반도체층(300) 하부에 일부 접촉되도록 형성되며, 에칭 스탑층(500)은 p형 전극층(400)의 두께로 형성될 수 있다. 또한, 커버층(600)은 p형 전극층(400)과 에칭 스탑층(500) 사이를 매립하고 에칭 스탑층(500)과 반사층(450)을 평탄하게 덮도록 형성한다.
도 5는 본 발명의 제 5 실시 예에 따른 발광 소자의 단면도이다.
도 5를 참조하면, 본 발명의 제 5 실시 예에 따른 발광 소자는 n형 반도체 층(100), 활성층(200), p형 반도체층(300), p형 전극층(400), 에칭 스탑층(500), 커버층(600), 본딩층(650), 지지 기판(750), 보호층(800) 및 n형 전극층(900)을 포함한다. 즉, 본 발명의 제 5 실시 예에 따른 발광 소자는 본 발명의 제 1 실시 예에 따른 발광 소자와 비교하여 지지층(700) 대신에 지지 기판(750)을 이용하여 본딩층(650)으로 커버층(600)과 지지 기판(750)을 본딩하는 것이 상이하다.
여기서, 본딩층(650)은 커버층(600)과 지지 기판(750)을 본딩하기 위한 것으로, 예를들어 AuSn계의 용융 합금(eutectic alloy)(Au 80%와 Sn 20% 또는 Au 10%와 Sn 90%)를 이용하여 형성한다. 또한, 본딩층(650)은 제 1 본딩층(651) 및 제 2 본딩층(652)의 이중 구조로 형성할 수 있는데, 제 1 본딩층(651)은 커버층(600)상에 형성되고 제 2 본딩층(662)는 지지 기판(750)상에 형성되어 제 1 및 제 2 본딩층(651 및 652)이 서로 본딩되어 커버층(600)과 지지 기판(750)이 본딩되도록 한다. 본딩층(650)은 0.1∼10㎛의 두께로 형성하고, Au 80%와 Sn 20% 합금의 경우 280∼400℃의 온도에서 1분∼120분 동안 열처리하여 본딩하고, Au 10%와 Sn 90% 합금의 경우 220∼300℃의 온도에서 1분∼120분 동안 열처리하여 본딩한다. 한편, 지지 기판(750)은 전도성 기판을 이용하며, 예를들어 금속 기판, 전도성 세라믹 기판 또는 반도체 기판을 이용할 수 있다. 금속 기판은 Mo, Ta, Ni, W, Cu, Al, Ag 등의 단일 금속 원소로 이루어질 수 있으며, 상기 원소와 다른 원소의 합금으로 이루어질 수 있다. 전도성 세라믹 기판은 Nb가 도핑된 SrTiO3, Al이 도핑된 ZnO, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등으로 이루어질 수 있으며, 반도 체 기판은 B가 도핑된 Si, As가 도핑된 Si, 불순물이 도핑된 다이아몬드(diamond), 불순물이 도핑된 Ge 등의 불순물이 도핑된 반도체 기판을 이용할 수 있다. 그리고, 지지 기판(750)은 5∼200㎛의 두께로 제작한다.
도 6은 본 발명의 제 6 실시 예에 따른 발광 소자의 단면도이다.
도 6을 참조하면, 본 발명의 제 6 실시 예에 따른 발광 소자는 n형 반도체층(100), 활성층(200), p형 반도체층(300), p형 전극층(400), 에칭 스탑층(500), 커버층(600), 본딩층(650), 지지 기판(750), 보호층(800) 및 n형 전극층(900)을 포함하고, 커버층(600)이 에칭 스탑층(500)의 일부를 노출시키도록 형성되고, 보호층(800)이 커버층(600)이 형성되지 않은 에칭 스탑층(500)의 상부에 더 형성된다. 즉, 본 발명의 제 6 실시 예에 따른 발광 소자는 본 발명의 제 2 실시 예에 따른 발광 소자와 비교하여 지지층(700) 대신에 지지 기판(750)을 이용하여 본딩층(650)으로 커버층(600)과 지지 기판(750)을 본딩하는 것이 상이하다.
도 7은 본 발명의 제 7 실시 예에 따른 발광 소자의 단면도이다.
도 7을 참조하면, 본 발명의 제 7 실시 예에 따른 발광 소자는 n형 반도체층(100), 활성층(200), p형 반도체층(300), p형 전극층(400), 반사층(450), 에칭 스탑층(500), 커버층(600), 본딩층(650), 지지 기판(750), 보호층(800) 및 n형 전극층(900)을 포함한다. 즉, 본 발명의 제 7 실시 예에 따른 발광 소자는 본 발명의 제 3 실시 예에 따른 발광 소자와 비교하여 지지층(700) 대신에 지지 기판(750)을 이용하여 본딩층(650)으로 커버층(600)과 지지 기판(750)을 본딩하는 것이 상이하다.
도 8은 본 발명의 제 8 실시 예에 따른 발광 소자의 단면도이다.
도 8을 참조하면, 본 발명의 제 8 실시 예에 따른 발광 소자는 n형 반도체층(100), 활성층(200), p형 반도체층(300), p형 전극층(400), 반사층(450), 에칭 스탑층(500), 커버층(600), 본딩층(650), 지지 기판(750), 보호층(800) 및 n형 전극층(900)을 포함한다. 즉, 본 발명의 제 8 실시 예에 따른 발광 소자는 본 발명의 제 4 실시 예에 따른 발광 소자와 비교하여 지지층(700) 대신에 지지 기판(750)을 이용하여 본딩층(650)으로 커버층(600)과 지지 기판(750)을 본딩하는 것이 상이하다.
도 9는 MgO와 GaN의 식각 선택비를 비교한 그래프로서, MgO는 본 발명에서 에칭 스탑층으로 이용되고, GaN은 본 발명에서 n형 반도체층, 활성층 및 p형 반도체층을 이루는 물질이다.
도 9를 참조하면, GaN를 증착한 제 1 기판과 GaN 상부에 MgO를 증착한 제 2 기판 상부에 각각 감광막 패턴을 형성한 후 Cl2와 BCl3 혼합 가스를 이용하여 에칭 시간에 따른 에칭 두께를 측정하였다. 이때, 에칭 공정은 ICP(inductive coupled plasma) 장비를 이용한 RIE(reactive ion etching) 방법을 이용하였다. 측정 결과 GaN는 분당 180㎚가 에칭된 반면, MgO는 18분 에칭 후에도 에칭 두께가 45㎚로 분당 에칭 속도가 2.5㎚ 정도로 측정되었다. 즉, GaN:MgO의 식각 선택비는 72:1로 평가되었다. 따라서, 본 발명에 MgO를 에칭 스탑층으로 이용하여 수직형 LED를 용이하게 제작할 수 있다.
이하, 본 발명의 다양한 실시 예에 따른 발광 소자의 제조 방법을 설명하면 다음과 같다.
도 10(a) 내지 도 10(g)는 본 발명의 제 1 실시 예에 따른 발광 소자의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 10(a)를 참조하면, 기판(50), 예를들어 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. n형 반도체층(100)은 N형 불순물이 도핑된 GaN을 이용하여 형성하고, 활성층(200)은 불순물이 도핑되지 않은 InGaN을 이용하여 형성하며, p형 반도체층(300)은 P형 불순물이 도핑된 GaN을 이용하여 형성할 수 있다. n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)은 금속 유기 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 기상 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 등을 포함한 다양한 증착 또는 성장 방법을 이용하여 형성할 수 있다. 또한, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)은 인시투 공정으 로 형성할 수 있다. 예를들어 사파이어 기판(50)을 MOCVD 챔버에 로딩하고 챔버의 온도를 900∼1000℃ 정도로 조절한 후 갈륨(Ga) 소오스로서 트리메틸갈륨(trimethylgallium; TMGa)와 질소 소오스로서 암모니아(NH3), 그리고 N형 불순물로서 SiH4 또는 SiH6를 유입시켜 실리콘이 도핑된 GaN층을 형성한다. 한편, n형 반도체층(100)으로 GaN 대신에 InN, AlN등을 형성하기 위해서는 갈륨 소오스 대신에 인듐 소오스와 알루미늄 소오스를 유입시키면 된다. 그리고, 챔버의 온도를 700∼850℃의 온도로 조절한 후 인듐 소오스로서 트리메틸인듐(trimethylindium; TMIn) 또는 트리에틸인듐(triethylindium; TEIn)과 갈륨 소오스, 그리고 질소 소오스를 유입시켜 불순물이 도핑되지 않은 InGaN층을 형성한다. 그리고, 챔버의 온도를 다시 900∼1100℃로 유지한 상태에서 갈륨 소오스와 질소 소오스 및 비스시클로펜타다이닐마그네슘(biscyclopentadienylmagnesium; Cp2Mg)을 P형 불순물로서 유입시켜 Mg가 도핑된 GaN층을 형성한다.
도 10(b)를 참조하면, p형 반도체층(300) 상에 서로 이격되도록 복수의 p형 전극층(400)을 형성한 후 p형 전극층(400) 사이에 에칭 스탑층(500)을 형성한다.
먼저, p형 전극층(400)은 금속층을 진공 증착 방법을 이용하여 증착하고 열처리한 후 패터닝하여 형성한다. p형 전극층(400)은 금속 전극과 반사 금속을 이용하여 형성하는 것이 바람직한데, 금속 전극과 반사 금속을 적층하여 이중 또는 삼중 구조로 형성할 수 있다. 금속 전극으로는 Ni, Pt, Ru, Ir, Rh, Ta, Mo, Ti, Ag, W, Cu, Cr, Pd, V, Co, Nb, Zr중 어느 하나 또는 합금을 이용하고, 반사 금속으로 는 Ag 또는 Al를 이용하는데, 금속 전극 및 반사 금속의 이중 구조, 금속 전극, 반사 금속 및 금속 전극의 삼중 구조로 형성할 수 있다. 또한, p형 전극층(400)은 질소 분위기 또는 0.1% 이상의 산소를 포함하는 분위기에서 열처리할 수 있으며, 열처리는 250∼660℃의 온도에서 30초∼30분 동안 실시할 수 있다. 그리고, 제 1 금속층(400)은 상기 적층 구조의 금속층 상부에 감광막(미도시)을 형성한 후 사진 및 노광 공정으로 감광막을 패터닝하고, 패터닝된 감광막을 마스크로 금속층을 식각하여 패터닝된다.
다음으로, 에칭 스탑층(500)을 형성하기 위해 전체 상부에 감광막(미도시)을 도포한 후 사진 및 현상 공정으로 감광막을 패터닝한다. 감광막은 p형 전극층(400) 사이의 p형 반도체층(300)의 소정 영역이 노출되도록 패터닝된다. 그리고, 패터닝된 감광막을 포함한 전체 상부에 진공 증착 방법으로 에칭 스탑층(500)을 형성한다. 에칭 스탑층(500)은 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 이루는 GaN과 식각 선택비가 차이나는 물질을 이용하여 형성하는데, 예를들어 MgO, Al2O3, ZrO2, IrO2, RuO2, TaO2, WO3, VO3, HfO2, RhO2, NbO2, YO3, ReO3 등의 산화물을 이용하여 형성한다. 이후 아세톤 등에 디핑(dipping)하여 감광막 패턴 및 그 상부에 증착된 에칭 스탑층(500)을 리프트오프(lift off)하여 제거한다. 따라서, p형 전극층(400) 사이에는 에칭 스탑층(500)이 잔류하게 되는데, 에칭 스탑층(500)은 p형 전극층(400)과 소정 간격 이격되어 형성된다. 또한, 에칭 스탑층(500)을 p형 전극층(400) 사이에 형성하는 다른 방법으로 예를들어 MgO를 증착한 후 감광막을 도 포하고, 소정의 마스크를 이용한 사진 및 현상 공정으로 감광막을 패터닝한 후 HCl 등의 용액을 이용하여 감광막 패턴에 의해 노출된 MgO를 에칭할 수도 있다.
도 10(c)를 참조하면, p형 전극층(400) 및 에칭 스탑층(500) 사이가 매립되고 p형 전극층(400) 및 에칭 스탑층(500) 상부에 커버층(600)을 형성한다. 커버층(600)은 p형 전극층(400)이 대기중에 노출되는 것을 방지하고, 전류 인가중에 p형 전극층(400)의 원자가 전기장에 의해 이동하는 일렉트로마이그레이션 현상을 최소화하기 위해 형성한다. 커버층(600)은 이후 형성될 지지층(700)과 접착력이 우수한 금속 물질을 이용하여 형성하고, 커버층(600) 상부에는 확산 방지층(미도시)이 더 형성될 수 있다. 커버층(600)은 금속 물질과의 접착력이 우수한 물질, 예를들어 Ti, Cr 등을 이용할 수 있다. 또한, 커버층(600) 상부에 형성되는 확산 방지층은 Pt, Pd, W, Ni, Ru, Mo, Ir, Rh, Ta, Hf, Ta, Zr, Nb, V 등을 이용할 수 있다. 커버층(600)은 단층 또는 다층 구조로 형성할 수 있는데, 단층으로 형성할 경우 Ti 또는 Cr 등의 접착력이 우수한 물질을 형성하고, 다층 구조로 형성할 경우 접착력이 우수한 물질과 확산 방지층을 적층하여 예를들어 Ti/Pt 구조와 Ti/Pt/W/Pt의 구조 등으로 형성할 수 있다. 또한, 커버층(600)은 1∼1000㎚의 두께로 형성할 수 있다.
도 10(d)를 참조하면, 커버층(600) 상부에 지지층(700)을 형성한다. 지지층(700)은 단일층 또는 다층으로 형성할 수 있는데, 제 1 지지층(710)과 제 2 지지층(720)을 적층하여 이중 구조로 형성하는 것이 바람직하다. 지지층(700)은 예를들어 Au, Ni, W, Mo, Cu, Al, Ta, Ag, Pt, Cr중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 서로 다른 둘 이상의 물질을 적층하여 형성할 수 있다. 또한, 지지층(700)은 금속의 경우 도금(electroplating) 또는 스퍼터(sputter), 전자선 증착법(e-beam evaporator), 열증착법(thermal evaporator) 등과 같은 진공 증착법을 이용하여 형성하며, 0.5∼200㎜의 두께로 형성한다. 그리고, 제 2 지지층(720)의 소정 영역을 사진 및 식각 공정으로 제거한다. 이때, 제 2 지지층(720)은 p형 전극층(400)과 중첩되고 p형 전극층(400) 양측의 에칭 스탑층(500)과 일부 중첩되는 영역이 잔류하도록 한다. 즉, 제 2 지지층(720)은 에칭 스탑층(500) 상부의 영역이 제거되도록 한다.
도 10(e)를 참조하면, 레이저를 사파이어 기판(50)을 통해 조사하여 사파이어 기판(50)을 분리 제거한다. 이때, 지지층(700)은 레이저 조사에 의해 사파이어 기판(50)이 분리될 때 GaN 박막층이 파손되는 것을 방지하는 역할을 한다. 한편, 사파이어 기판(50)을 분리하는 다른 방법으로 연마 또는 케미컬 폴리싱 등의 방법을 이용할 수 있다. 그리고, 발광 소자 영역 이외의 영역을 식각한다. 즉, n형 반도체층(100) 상부에 감광막을 형성한 후 사진 및 현상 공정으로 감광막 패턴을 형성한다. 감광막 패턴은 에칭 스탑층(500)이 형성된 영역 상부의 n형 반도체층(100)이 노출되도록 형성된다. 그리고, Cl2 또는 Cl2과 BCl3의 혼합 가스를 이용한 건식 식각 방법으로 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 에칭하여 에칭 스탑층(500)을 노출시킨다. 즉, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 이루는 GaN과 식각 선택비가 차이나는 물질, 예를들어 MgO로 형성된 에칭 스탑층(500)에서 식각이 종료된다.
도 10(f)를 참조하면, 분리된 소자 상부 및 측부에 실리콘 산화막(SiO2) 또는 실리콘 질화막(Si3N4) 등의 절연막을 증착하여 보호층(800)을 형성한다. 보호층(800)은 0.05∼5.0㎛ 정도의 두께로 형성하며, PECVD(plasma-enhanced chemical vapor deposition) 방법으로 형성할 수 있다. 그리고, n형 반도체층(100) 상부가 노출되도록 보호층(800)을 제거한 후 n형 반도체층(100) 상부에 n형 전극층(900)을 형성한다. n형 전극층(900)은 Cr와 Au의 적층 구조 또는 Ti와 Al의 적층 구조로 형성한다. 예를들어 Cr을 10∼200㎚의 두께로 형성하고, Au를 300∼1000㎚의 두께로 형성하여 n형 전극층(900)을 형성한다. 또한, n형 전극층(900) 하부 또는 상부에 반사 방지막(미도시)을 형성할 수 있는데, 반사 방지막은 ITO(Indium Tin Oxide), ZnO, SiO2, Si3N4, IZO(Indium Zinc Oxide)중 적어도 어느 하나를 이용하여 형성할 수 있다.
도 10(g)를 참조하면, n형 반도체층(100)의 노출된 표면을 러프닝(roughening)한다. 러프닝 공정은 KOH 용액 또는 NaOH 용액에 발광 소자를 디핑한 후 UV를 조사하면, n형 반도체층(100)의 표면이 방향성을 갖고 에칭되면서 n형 반도체층(100)의 표면이 러프닝된다. 이후 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
상기 본 발명에 따른 발광 소자의 제조 방법은 다양하게 변형될 수 있는데, 이러한 제조 방법의 다양한 실시 예를 이하 설명하기로 한다. 이하의 제조 방법의 다양한 변형 실시 예는 상기 제조 방법과 차이나는 부분을 중심으로 설명하겠다.
도 11(a) 내지 도 11(d)는 본 발명의 제 1 실시 예에 따른 발광 소자의 제조 방법의 다른 예를 설명하기 위해 순서적으로 도시한 단면도이다.
도 11(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300), 활성층(200) 및 n형 반도체층(100)의 소정 영역을 식각하여 기판(50)을 노출시킨다. 즉, 전체 구조 상부에 감광막(미도시)을 형성한 후 사진 및 현상 공정으로 감광막을 패터닝하고, 패터닝된 감광막을 식각 마스크로 p형 반도체층(300), 활성층(200) 및 n형 반도체층(100)을 식각한다. 이때, 식각 폭은 발광 소자 영역 사이의 폭보다 좁을 수 있다. 그리고, p형 반도체층(300) 상부의 소정 영역에 p형 전극층(400)을 형성한다.
도 11(b)를 참조하면, 노출된 기판(50) 상부로부터 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽, 그리고 p형 반도체층(300) 상부의 소정 영역까지 에칭 스탑층(500)을 형성한다. 에칭 스탑층(500)은 p형 반도체층(300) 상부에서 p형 전극층(400)과 소정 간격 이격되도록 형성한다. 그리고, p형 전극층(400) 및 에칭 스탑층(500)을 포함한 전체 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 지지층(710) 및 제 2 지지층(720)을 형성한다. 소정의 사진 및 식각 공정으로 제 2 지지층(720)의 소정 영역을 식각한다. 제 2 지지층(720)은 발광 소 자 영역의 폭으로 잔류하도록 식각된다.
도 11(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, 발광 소자 영역을 확정하기 위해 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 소정 영역을 식각한다. 이때, 식각 공정은 p형 반도체층(300)의 상부에 형성된 에칭 스탑층(500)에서 종료된다. 또한, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)이 이들 측벽에 형성된 에칭 스탑층(500)보다 안쪽으로 식각되기 때문에 이들 측벽에 형성된 에칭 스탑층(500)은 제거된다. 그리고, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다.
도 11(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 12(a) 내지 도 12(d)는 본 발명의 제 1 실시 예에 따른 발광 소자의 제조 방법의 또 다른 예를 설명하기 위해 순서적으로 도시한 단면도이다.
도 12(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300), 활성층(200) 및 n형 반도체층(100)의 소정 영역을 식각하여 기판(50)을 노출시킨다. 식각 공정은 발광 소자 영역이 확정되는 폭으로 실시한다. p형 반도체층(300) 상부의 소정 영역에 p형 전극층(400)을 형성한 후 식각된 영역이 매립되도록 감광막(410) 또는 감광성 유기 물질을 형성한다. 여기서, 감광막(410) 또는 감광성 유기 물질을 대신하여 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)과 식각 선택비가 차이나고, 에칭 스탑층(500)과 식각 선택비가 차이나는 물질을 형성할 수도 있다.
도 12(b)를 참조하면, p형 반도체층(300) 상부의 소정 영역에 에칭 스탑층(500)을 형성한다. 에칭 스탑층(500)은 p형 반도체층(300) 상부에서 p형 전극층(400)과 소정 간격 이격되도록 형성하며, 감광막(410) 상부에 형성한다. 그리고, p형 전극층(400) 및 에칭 스탑층(500)을 포함한 전체 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 지지층(710) 및 제 2 지지층(720)을 형성한다. 소정의 사진 및 식각 공정으로 제 2 지지층(720)의 소정 영역을 식각한다.
도 12(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, 감광막(410)을 제거한 후 감광막(410)이 제거된 영역, 즉 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다.
도 12(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이 의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 13(a) 및 도 13(d)는 본 발명의 제 2 실시 예에 따른 발광 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 13(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300), 활성층(200) 및 n형 반도체층(100)의 소정 영역을 식각하여 기판(50)을 노출시킨다. 식각 공정은 발광 소자 영역이 확정되는 폭으로 실시한다. 그리고, p형 반도체층(300) 상부의 소정 영역에 p형 전극층(400)을 형성한다.
도 13(b)를 참조하면, p형 반도체층(300) 상부의 소정 영역에 에칭 스탑층(500)을 형성한다. 즉, 에칭 스탑층(500)은 p형 반도체층(300) 상부에서 p형 전극층(400)과 소정 간격 이격되도록 형성한다. 그리고, 분리된 발광 소자 영역의 p형 전극층(400) 및 에칭 스탑층(500) 상부에 커버층(600)을 형성한 후 전체 구조 상부에 제 1 지지층(710) 및 제 2 지지층(720)을 형성한다. 소정의 사진 및 식각 공정으로 제 2 지지층(720)의 소정 영역을 식각한다.
도 13(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다. 이때, 보호층(800)은 에칭 스탑층(500)과 제 1 지지층(710) 사이의 공간에도 형성된다.
도 13(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 14(a) 내지 도 14(d)는 본 발명의 제 3 실시 예에 따른 발광 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 14(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300) 상부에 p형 전극층(400)을 형성한다. p형 전극층(400)은 투명 전도성 물질, 예를들어 투명 전도성 산화물을 진공 증착법을 이용하여 형성한다. 투명 전도성 산화물은 ITO, IZO, AZO, ZnO 등이 포함되며, 진공 증착법은 스퍼터, 전자선 증착, 열증착법 등이 포함된다. 그리고, 투명 전도성 산화물을 10% 이상의 산소를 포함하는 분위기 가스에서 200∼800℃의 온도에서 1분 이상 열처리 공정을 실시하여 전도성 투명 산화막이 오믹 특성을 갖도록 한다. p형 전극층(400) 상부의 소정 영역에 반사층(450)을 형성한다. 반사층(450)은 Ag 또는 Al 등의 반사 금속을 이용하여 형성한다. 그리고, p형 전극층(400) 상부에 반사층(450)과 소정 간격 이격되도록 에칭 스탑층(500)을 형성한다.
도 14(b)를 참조하면, 반사층(450) 및 에칭 스탑층(500)을 포함한 전체 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 지지층(710) 및 제 2 지지 층(720)을 형성한다. 소정의 사진 및 식각 공정으로 제 2 지지층(720)의 소정 영역을 식각한다.
도 14(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, 발광 소자 영역을 확정하기 위해 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 소정 영역을 식각한다. 이때, 식각 공정은 p형 반도체층(300)의 상부에 형성된 에칭 스탑층(500)에서 종료된다. 그리고, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다.
도 14(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 15(a) 내지 도 15(d)는 본 발명의 제 4 실시 예에 따른 발광 소자의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 15(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300), 활성층(200) 및 n형 반도체층(100)의 소정 영역을 식각하여 기판(50)을 노출시킨다. 그리고, p형 반도체층(300) 상부의 소정 영역에 p형 전극층(400)을 형 성한다. 즉, p형 반도체층(300) 상부에 투명 전도성 산화물을 형성한 후 사진 및 식각 공정으로 투명 전도성 산화물을 선택적으로 제거하여 p형 전극층(400)을 형성한다. 이때, 식각 공정은 HCl 희석 용액을 이용한 습식 식각 공정과 CF4 가스를 이용한 건식 식각 공정을 포함할 수 있다. 그리고, p형 전극층(400) 상부에 반사층(450)을 형성한다. 반사층(450)은 전체 구조 상부에 감광막(미도시)을 형성한 후 p형 전극층(400)이 노출되도록 감광막을 패터닝하고, 반사 금속을 증착한 후 리프트오프 공정으로 감광막 및 그 상부의 반사 금속을 제거하여 형성할 수 있다. 또한, 반사층(450)은 전체 구조 상부에 반사 금속을 형성한 후 p형 전극층(400) 상부의 반사 금속이 노출되도록 감광막 패턴을 형성한 후 반사 금속을 식각하여 형성할 수도 있다.
도 15(b)를 참조하면, 노출된 기판(50) 상부로부터 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽, 그리고 p형 반도체층(300) 상부의 소정 영역까지 에칭 스탑층(500)을 형성한다. 에칭 스탑층(500)은 p형 반도체층(300) 상부에서 p형 전극층(400)과 소정 간격 이격되도록 형성한다. 그리고, p형 전극층(400) 및 에칭 스탑층(500)을 포함한 전체 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 지지층(710) 및 제 2 지지층(720)을 형성한다. 소정의 사진 및 식각 공정으로 제 2 지지층(720)의 소정 영역을 식각한다. 제 2 지지층(720)은 발광 소자 영역의 폭으로 잔류하도록 식각된다.
도 15(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, 발광 소자 영역을 확정하기 위해 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 소정 영역을 식각한다. 이때, 식각 공정은 p형 반도체층(300)의 상부에 형성된 에칭 스탑층(500)에서 종료된다. 또한, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)이 이들 측벽에 형성된 에칭 스탑층(500)보다 안쪽으로 식각되기 때문에 이들 측벽에 형성된 에칭 스탑층(500)은 제거된다. 그리고, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다.
도 15(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 16(a) 내지 도 16(d)는 본 발명의 제 4 실시 예에 따른 발광 소자의 제조 방법의 다른 실시 예를 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 16(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300), 활성층(200) 및 n형 반도체층(100)의 소정 영역을 식각하여 기판(50)을 노출시킨다. 식각 공정은 발광 소자 영역이 확정되는 폭으로 실시한다. 식각된 영역이 매립되도록 감광막(410) 또는 감광성 유기 물질을 형성한다. 그리고, p형 반 도체층(300) 상부의 소정 영역에 p형 전극층(400) 및 반사층(450)을 형성한다.
도 16(b)를 참조하면, p형 반도체층(300) 상부의 소정 영역에 에칭 스탑층(500)을 형성한다. 즉, 에칭 스탑층(500)은 p형 반도체층(300) 상부에서 p형 전극층(400)과 소정 간격 이격되도록 형성하며, 감광막(410) 상부에 형성한다. 그리고, p형 전극층(400) 및 에칭 스탑층(500)을 포함한 전체 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 지지층(710) 및 제 2 지지층(720)을 형성한다. 소정의 사진 및 식각 공정으로 제 2 지지층(720)의 소정 영역을 식각한다.
도 16(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, 감광막(410)을 제거한 후 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다.
도 16(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 17(a) 내지 도 17(d)는 본 발명의 제 5 실시 예에 따른 발광 소자의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 17(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300) 상부의 소정 영역에 p형 전극층(400)을 형성한 후 p형 전극층(400)과 소정 간격 이격되도록 에칭 스탑층(500)을 형성한다.
도 17(b)를 참조하면, p형 전극층(400) 및 에칭 스탑층(500)을 포함한 전체 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 본딩층(651)을 형성한다. 그리고, 지지 기판(750) 상부에 제 2 본딩층(652)을 형성한 후 제 1 본딩층(651) 및 제 2 본딩층(652)를 본딩하여 커버층(600)과 지지 기판(750)이 본딩되도록 한다. 여기서, 제 1 및 제 2 본딩층(651 및 652)는 각각 예를들어 AuSn계 용융 합금, 일 예로서 Au 80%과 Sn 20%의 AuSn계 용융 합금을 도포한 후 1 기압 이상의 압력을 가하여 280∼400℃의 온도를 5분∼60분의 시간 동안 유지하여 커버층(600)과 지지 기판(750)이 본딩되도록 한다. 또한, 제 1 및 제 2 본딩층(651 및 652)으로 Au 10%와 Sn 90% 합금을 이용하는 경우 220∼300℃의 온도에서 1분∼120분 동안 열처리하여 본딩한다. 한편, 지지 기판(750)은 전도성 기판을 이용하며, 예를들어 금속 기판, 전도성 세라믹 기판 또는 반도체 기판을 이용할 수 있다. 금속 기판은 Mo, Ta, Ni, W, Cu, Al, Ag 등의 단일 금속 원소로 이루어질 수 있으며, 상기 원소와 다른 원소의 합금으로 이루어질 수 있다. 전도성 세라믹 기판은 Nb가 도핑된 SrTiO3, Al이 도핑된 ZnO, ITO, IZO 등으로 이루어질 수 있으며, 반도체 기판은 B가 도핑된 Si, As가 도핑된 Si, 불순물이 도핑된 다이아몬드(diamond), 불순물이 도핑된 Ge 등의 불순물이 도핑된 반도체 기판을 이용할 수 있다.
도 17(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, 감광막(410)을 제거한 후 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다.
도 17(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 18(a) 내지 도 18(d)는 본 발명의 제 5 실시 예에 따른 발광 소자의 제조 방법의 다른 예를 설명하기 위해 순서적으로 도시한 단면도이다.
도 18(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300), 활성층(200) 및 n형 반도체층(100)의 소정 영역을 식각하여 기판(50)을 노출시킨 후 p형 반도체층(300) 상부의 소정 영역에 p형 전극층(400)을 형성한다.
도 18(b)를 참조하면, 노출된 기판(50) 상부로부터 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽, 그리고 p형 반도체층(300) 상부의 소정 영역까지 에칭 스탑층(500)을 형성한다. 에칭 스탑층(500)은 p형 반도체층(300) 상부에서 p형 전극층(400)과 소정 간격 이격되도록 형성한다. 그리고, p형 전극층(400) 및 에칭 스탑층(500)을 포함한 전체 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 본딩층(651)을 형성한다. 그리고, 지지 기판(750) 상부에 제 2 본딩 층(652)을 형성한 후 제 1 본딩층(651) 및 제 2 본딩층(652)를 본딩하여 커버층(600)과 지지 기판(750)이 본딩되도록 한다.
도 18(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, 발광 소자 영역을 확정하기 위해 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 소정 영역을 식각한다. 이때, 식각 공정은 p형 반도체층(300)의 상부에 형성된 에칭 스탑층(500)에서 종료된다. 또한, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)이 이들 측벽에 형성된 에칭 스탑층(500)보다 안쪽으로 식각되기 때문에 이들 측벽에 형성된 에칭 스탑층(500)은 제거된다. 그리고, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다.
도 18(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 19(a) 및 도 19(d)는 본 발명의 제 6 실시 예에 따른 발광 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 19(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체 층(300), 활성층(200) 및 n형 반도체층(100)의 소정 영역을 식각하여 기판(50)을 노출시킨다. 식각 공정은 발광 소자 영역이 확정되는 폭으로 실시한다. 그리고, p형 반도체층(300) 상부의 소정 영역에 p형 전극층(400)을 형성한다.
도 19(b)를 참조하면, p형 반도체층(300) 상부의 소정 영역에 에칭 스탑층(500)을 형성한다. 즉, 에칭 스탑층(500)은 p형 반도체층(300) 상부에서 p형 전극층(400)과 소정 간격 이격되도록 형성한다. 그리고, 분리된 발광 소자 영역의 p형 전극층(400) 및 에칭 스탑층(500) 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 본딩층(651)을 형성한다. 그리고, 지지 기판(750) 상부에 제 2 본딩층(652)을 형성한 후 제 1 본딩층(651) 및 제 2 본딩층(652)를 본딩하여 커버층(600)과 지지 기판(750)이 본딩되도록 한다.
도 19(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다. 이때, 보호층(800)은 에칭 스탑층(500)과 제 1 지지층(710) 사이의 공간에도 형성된다.
도 19(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 20(a) 내지 도 20(d)는 본 발명의 제 7 실시 예에 따른 발광 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 20(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300) 상부에 p형 전극층(400)을 형성한다. p형 전극층(400)은 투명 전도성 산화물을 진공 증착법을 이용하여 형성한 후 10% 이상의 산소를 포함하는 분위기 가스에서 열처리 공정을 실시하여 오믹 특성을 갖도록 한다. p형 전극층(400) 상부의 소정 영역에 반사층(450)을 형성한다. 반사층(450)은 Ag 또는 Al 등의 반사 금속을 이용하여 형성한다. 그리고, p형 전극층(400) 상부에 반사층(450)과 소정 간격 이격되도록 에칭 스탑층(500)을 형성한다.
도 20(b)를 참조하면, 반사층(450) 및 에칭 스탑층(500)을 포함한 전체 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 본딩층(651)을 형성한다. 그리고, 지지 기판(750) 상부에 제 2 본딩층(652)을 형성한 후 제 1 본딩층(651) 및 제 2 본딩층(652)를 본딩하여 커버층(600)과 지지 기판(750)이 본딩되도록 한다.
도 20(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, 발광 소자 영역을 확정하기 위해 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 소정 영역을 식각한다. 이때, 식각 공정은 p형 반도체층(300)의 상부에 형성된 에칭 스탑층(500)에서 종료된다. 그리고, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한 다.
도 20(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 21(a) 내지 도 21(d)는 본 발명의 제 8 실시 예에 따른 발광 소자의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 21(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300), 활성층(200) 및 n형 반도체층(100)의 소정 영역을 식각하여 기판(50)을 노출시킨다. 그리고, p형 반도체층(300) 상부의 소정 영역에 p형 전극층(400) 및 반사층(450)을 형성한다.
도 21(b)를 참조하면, 노출된 기판(50) 상부로부터 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽, 그리고 p형 반도체층(300) 상부의 소정 영역까지 에칭 스탑층(500)을 형성한다. 에칭 스탑층(500)은 p형 반도체층(300) 상부에서 p형 전극층(400)과 소정 간격 이격되도록 형성한다. 그리고, p형 전극층(400) 및 에칭 스탑층(500)을 포함한 전체 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 본딩층(651)을 형성한다. 그리고, 지지 기판(750) 상부에 제 2 본딩층(652)을 형성한 후 제 1 본딩층(651) 및 제 2 본딩층(652)를 본딩하여 커버 층(600)과 지지 기판(750)이 본딩되도록 한다.
도 21(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, 발광 소자 영역을 확정하기 위해 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 소정 영역을 식각한다. 이때, 식각 공정은 p형 반도체층(300)의 상부에 형성된 에칭 스탑층(500)에서 종료된다. 또한, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)이 이들 측벽에 형성된 에칭 스탑층(500)보다 안쪽으로 식각되기 때문에 이들 측벽에 형성된 에칭 스탑층(500)은 제거된다. 그리고, n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다.
도 21(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 22(a) 내지 도 22(d)는 본 발명의 제 8 실시 예에 따른 발광 소자의 제조 방법의 다른 예를 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 22(a)를 참조하면, 사파이어 기판(50) 상부에 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)을 순차적으로 형성한다. 그리고, p형 반도체층(300), 활성층(200) 및 n형 반도체층(100)의 소정 영역을 식각하여 기판(50)을 노출시킨다. 식각 공정은 발광 소자 영역이 확정되는 폭으로 실시한다. 식각된 영역이 매립되도록 감광막(410) 또는 감광성 유기 물질을 형성한다. 그리고, p형 반도체층(300) 상부의 소정 영역에 p형 전극층(400) 및 반사층(450)을 형성한다.
도 22(b)를 참조하면, p형 반도체층(300) 상부의 소정 영역에 에칭 스탑층(500)을 형성한다. 즉, 에칭 스탑층(500)은 p형 반도체층(300) 상부에서 p형 전극층(400)과 소정 간격 이격되도록 형성하며, 감광막(410) 상부에 형성한다. 그리고, p형 전극층(400) 및 에칭 스탑층(500)을 포함한 전체 상부에 커버층(600)을 형성한 후 커버층(600) 상부에 제 1 본딩층(651)을 형성한다. 그리고, 지지 기판(750) 상부에 제 2 본딩층(652)을 형성한 후 제 1 본딩층(651) 및 제 2 본딩층(652)를 본딩하여 커버층(600)과 지지 기판(750)이 본딩되도록 한다.
도 22(c)를 참조하면, 레이저 조사, 연마 또는 케미컬 폴리싱 등의 방법으로 기판(50)을 n형 반도체층(100)으로부터 분리시킨다. 그리고, 감광막(410)을 제거한 후 n형 반도체층(100), 활성층(200) 및 p형 반도체층(300)의 측벽 및 n형 반도체층(100) 상부의 소정 영역에 보호층(800)을 형성한다.
도 22(d)를 참조하면, n형 반도체층(100) 상부의 소정 영역에 n형 전극층(900)을 형성한 후 n형 전극층(900)이 형성되지 않은 n형 반도체층(100)을 러프닝한다. 그리고, 다이싱(dicing) 이나 레이저 커팅 방법으로 발광 소자 영역 사이의 커버층(600), 제 1 지지층(710)을 절단하여 칩을 완성한다.
도 23은 본 발명의 제 1 실시 예에 따른 발광 소자를 도 10을 이용하여 설명 한 공정으로 제조한 발광 소자에 전류를 인가하여 발광 소자가 발광하는 상태를 광학 현미경(optical microscope)로 관찰한 사진으로서, 기판 모두가 완벽하게 사파이어 기판으로부터 분리된 것을 보여주며, 그 상에 제조된 발광 소자가 모두 양호한 상태를 나타내고 있다.
도 24(a) 및 도 24(b)는 본 발명의 제 1 실시 예에 따른 수직형 발광 소자(A)와 종래의 수평형 발광 소자(B)의 전기 및 광학 특성을 비교한 그래프이다.
도 24(a)는 수직형 발광 소자(A)와 수평형 발광 소자(B)의 전류-전압 특성을 비교한 그래프이다. 전류가 100㎃일 때 수직형 발광 소자(A)의 순방향 전압(forward voltage)은 2.8V로 수평형 발광 소자(B)의 2.9V에 비해 0.1V 정도 낮은 것으로 분석되었다. 이는 곧 본 발명에 따른 수직형 발광 소자(A)가 종래의 수평형 발광 소자(B)에 비해 전력 소모가 적은 것을 보여준다.
도 24(b)는 수직형 발광 소자(A)와 수평형 발광 소자(B)의 광 출력 특성을 비교한 그래프이다. 전류가 100㎃일 때 수직형 발광 소자(A)의 광 출력 특성이 수평형 발광 소자(B)에 비해 2.5배 이상 향상됨을 보여준다. 이것은 수직형 발광 소자(A)가 동일 소비 전력에서 수평형 발광 소자(B)에 비해 2.5배 더 밝은 빛을 방출함을 보여준다.
도 25는 본 발명에 따른 수직형 발광 소자와 종래의 수평형 발광 소자의 전류에 따른 광 출력 특성을 비교한 그래프이다.
도시된 바와 같이 수직형 발광 소자(A)가 수평형 발광 소자(B)에 비해 약 2.5배 밝은 광을 방출하며 더 큰 전류를 인가할 수 있음을 보여준다. 이는 열 방출 계수가 수평형 발광 소자(B)에 사용되는 사파이어 기판에 비해 수직형 발광 소자(A)의 금속 또는 도전성 기판이 더 크기 때문이다. 따라서, 수직형 발광 소자(A)가 고출력 소자로 더 적합함을 보여준다.
도 1은 본 발명의 제 1 실시 예에 따른 발광 소자의 단면도.
도 2는 본 발명의 제 2 실시 예에 따른 발광 소자의 단면도.
도 3은 본 발명의 제 3 실시 예에 따른 발광 소자의 단면도.
도 4는 본 발명의 제 4 실시 예에 따른 발광 소자의 단면도.
도 5는 본 발명의 제 5 실시 예에 따른 발광 소자의 단면도.
도 6은 본 발명의 제 6 실시 예에 따른 발광 소자의 단면도.
도 7은 본 발명의 제 7 실시 예에 따른 발광 소자의 단면도.
도 8은 본 발명의 제 8 실시 예에 따른 발광 소자의 단면도.
도 9는 GaN과 MgO의 식각 선택비를 도시한 그래프.
도 10(a) 내지 도 10(g)는 본 발명의 제 1 실시 예에 따른 발광 소자의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 11(a) 내지 도 11(d)는 본 발명의 제 1 실시 예에 따른 발광 소자의 제조 방법의 다른 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 12(a) 내지 도 12(d)는 본 발명의 제 1 실시 예에 따른 발광 소자의 제조 방법의 또다른 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 13(a) 내지 도 13(d)는 본 발명의 제 2 실시 예에 따른 발광 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 14(a) 내지 도 14(d)는 본 발명의 제 3 실시 예에 따른 발광 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 15(a) 내지 도 15(d)는 본 발명의 제 4 실시 예에 따른 발광 소자의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 16(a) 내지 도 16(d)는 본 발명의 제 4 실시 예에 따른 발광 소자의 제조 방법의 다른 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 17(a) 내지 도 17(d)는 본 발명의 제 5 실시 예에 따른 발광 소자의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 18(a) 내지 도 18(d)는 본 발명의 제 5 실시 예에 따른 발광 소자의 제조 방법의 다른 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 19(a) 내지 도 19(d)는 본 발명의 제 6 실시 예에 따른 발광 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 20(a) 내지 도 20(d)는 본 발명의 제 7 실시 예에 따른 발광 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 21(a) 내지 도 21(d)는 본 발명의 제 8 실시 예에 따른 발광 소자의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 22(a) 내지 도 22(d)는 본 발명의 제 8 실시 예에 따른 발광 소자의 제조 방법의 다른 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 23은 본 발명에 따른 발광 소자의 발광 상태를 관찰한 광학 현미경 사진.
도 24(a) 및 도 24(b)는 본 발명에 따른 수직형 발광 소자와 종래의 수평형 발광 소자의 전기 및 광학 특성을 비교한 그래프.
도 25는 본 발명에 따른 수직형 발광 소자와 종래의 수평형 발광 소자의 주 입 전류에 따라 광출력 특성을 비교한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100 : n형 반도체층 200 : 활성층
300 : p형 반도체층 400 : p형 전극층
500 : 에칭 스탑층 600 : 커버층
700 : 지지층 800 : 보호층
900 : n형 전극층

Claims (37)

  1. 적층 형성된 p형 반도체층, 활성층 및 n형 반도체층;
    상기 p형 반도체층 상에 형성된 p형 전극층 및 에칭 스탑층;
    상기 p형 전극층 및 에칭 스탑층 상에 형성된 커버층;
    상기 커버층 상에 형성된 도전성 지지층; 및
    상기 n형 반도체층 상에 형성된 n형 전극층을 포함하는 발광 소자.
  2. 제 1 항에 있어서, 상기 p형 전극층은 상기 p형 반도체층 상의 일부 영역에형성되는 발광 소자.
  3. 제 2 항에 있어서, 상기 p형 전극층은 전극 금속과 반사 금속을 이용하여 단일층 또는 다층 구조로 형성된 발광 소자.
  4. 제 2 항에 있어서, 상기 커버층은 상기 p형 전극층을 감싸도록 상기 p형 전극층 및 에칭 스탑층 상에 형성된 발광 소자.
  5. 제 2 항에 있어서, 상기 p형 전극층 상에 형성된 반사층을 더 포함하는 발광 소자.
  6. 제 1 항에 있어서, 상기 p형 전극층은 상기 p형 반도체층 상의 전체 영역에 형성되는 발광 소자.
  7. 제 6 항에 있어서, 상기 p형 전극층 상의 일부 영역에 형성된 반사층을 더 포함하는 발광 소자.
  8. 제 7 항에 있어서, 상기 에칭 스탑층은 상기 반사층과 이격되어 상기 p형 전극층 상의 일부 영역에 형성된 발광 소자.
  9. 제 5 항 또는 제 7 항에 있어서, 상기 커버층은 상기 반사층을 감싸도록 형성된 발광 소자.
  10. 제 1 항에 있어서, 상기 커버층은 상기 p형 전극층 및 상기 전도성 지지층과 접착력이 우수한 금속으로 형성된 발광 소자.
  11. 제 10 항에 있어서, 상기 커버층과 상기 전도성 지지층 사이에 형성된 확산 방지층을 더 포함하는 발광 소자.
  12. 제 1 항에 있어서, 상기 도전성 지지층은 금속층, 전도성 세라믹층 또는 불순물이 도핑된 반도체층중 적어도 어느 하나가 단일층 또는 다층으로 형성된 발광 소자.
  13. 제 12 항에 있어서, 상기 전도성 세라믹은 Nb가 도핑된 SrTiO3, Al이 도핑된 ZnO, ITO 또는 IZO중 적어도 어느 하나를 포함하는 발광 소자.
  14. 제 12 항에 있어서, 상기 반도체층은 B가 도핑된 Si, As가 도핑된 Si, 불순 물이 도핑된 다이아몬드, 불순물이 도핑된 Ge중 적어도 어느 하나를 포함하는 발광 소자.
  15. 제 1 항에 있어서, 상기 커버층과 상기 도전성 지지층 사이에 형성된 본딩층을 더 포함하는 발광 소자.
  16. 제 1 항에 있어서, 상기 p형 반도체층, 활성층 및 n형 반도체층의 측벽과 상기 n형 반도체층 상의 일부에 형성된 보호층을 더 포함하는 발광 소자.
  17. 제 16 항에 있어서, 상기 보호층은 상기 에칭 스탑층 상부 및 하부에 더 형성된 발광 소자.
  18. 제 1 항에 있어서, 상기 n형 전극층 상부 또는 하부에 형성된 반사 방지막을 더 포함하는 발광 소자.
  19. 절연성 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 순차적으로 형성하는 단계;
    상기 p형 반도체층 상에 서로 이격되도록 p형 전극층 및 에칭 스탑층을 형성하는 단계;
    상기 p형 전극층을 감싸도록 상기 p형 전극층 상에 커버층을 형성하는 단계;
    상기 커버층 상에 전도성 지지층을 형성한 후 상기 절연성 기판을 분리시키는 단계;
    상기 에칭 스탑층이 노출되도록 상기 n형 반도체층, 활성층 및 p형 반도체층을 식각한 후 이들층을 감싸도록 보호층을 형성하는 단계; 및
    상기 n형 반도체층 상부에 n형 전극층을 형성한 후 절단하는 단계를 포함하는 발광 소자의 제조 방법.
  20. 제 19 항에 있어서, 상기 n형 반도체층, 활성층 및 p형 반도체층을 형성한 후 이들 층들의 소정 영역을 식각하여 상기 절연성 기판을 노출시키는 단계를 더 포함하는 발광 소자의 제조 방법.
  21. 제 20 항에 있어서, 상기 식각된 영역에 절연 물질을 형성하는 단계를 더 포함하는 발광 소자의 제조 방법.
  22. 제 21 항에 있어서, 상기 절연 물질은 감광막 또는 에칭 스탑층을 포함하는 발광 소자의 제조 방법.
  23. 제 19 항에 있어서, 상기 p형 전극층은 전극 금속 및 반사 금속을 적층하여 상기 p형 반도체층 상의 일부 영역에 형성되는 발광 소자의 제조 방법.
  24. 제 23 항에 있어서, 상기 p형 전극층을 형성한 후 질소 분위기 또는 0.1% 이상의 산소를 포함하는 분위기와 250℃ 내지 660℃의 온도에서 30초 내지 30분 열처리하는 단계를 더 포함하는 발광 소자의 제조 방법.
  25. 제 19 항에 있어서, 상기 p형 전극층은 상기 p형 반도체층 상의 전체 영역에 형성되는 발광 소자의 제조 방법.
  26. 제 25 항에 있어서, 상기 p형 전극층 상에 반사층을 형성하는 단계를 더 포함하는 발광 소자의 제조 방법.
  27. 제 26 항에 있어서, 상기 p형 전극층은 투명 전도성 물질로 형성하고, 상기 투명 전도성 물질을 200℃ 내지 800℃의 온도에서 열처리하는 발광 소자의 제조 방법.
  28. 제 19 항에 있어서, 상기 에칭 스탑층은 상기 p형 반도체층, 활성층 및 n형 반도체층과 식각 선택비가 차이나는 물질로 형성하는 발광 소자의 제조 방법.
  29. 제 28 항에 있어서, 상기 에칭 스탑층은 MgO, Al2O3, ZrO2, IrO2, RuO2, TaO2, WO3, VO3, HfO2, RhO2, NbO2, YO3, ReO3중 적어도 어느 하나로 형성하는 발광 소자의 제조 방법.
  30. 제 19 항에 있어서, 상기 전도성 지지층은 금속층, 전도성 세라믹층 또는 불순물이 도핑된 반도체층이 단일층중 적어도 하나를 단일층 또는 다층으로 형성하는 발광 소자의 제조 방법.
  31. 제 30 항에 있어서, 상기 금속층은 전기 도금 또는 진공 증착 방법으로 형성하는 발광 소자의 제조 방법.
  32. 제 30 항에 있어서, 상기 금속층, 전도성 세라믹층 또는 불순물이 도핑된 반도체층은 본딩층에 의해 상기 커버층과 본딩되는 발광 소자의 제조 방법.
  33. 제 32 항에 있어서, 상기 본딩층은 Au가 80%이고 Sn이 20%인 용융 합금을 상기 커버층 및 상기 도전성 지지층중 적어도 하나의 상부에 도포한 후 280℃ 내지 400℃의 온도에서 1분 내지 120분 열처리하여 형성하는 발광 소자의 제조 방법.
  34. 제 32 항에 있어서, 상기 본딩층은 Au가 10%이고 Sn이 90%인 용융 합금을 사기 커버층 및 상기 도전성 지지층중 적어도 어느 하나의 상부에 도포한 후 220℃ 내지 300℃의 온도에서 1분 내지 120분 열처리하여 형성하는 발광 소자의 제조 방법.
  35. 제 19 항에 있어서, 상기 n형 전극 상부 또는 하부에 반사 방지막을 형성하는 단계를 더 포함하는 발광 소자의 제조 방법.
  36. 제 35 항에 있어서, 상기 반사 방지막은 ITO, ZnO, SiO2, Si3N4, IZO중 적어도 어느 하나를 이용하여 형성하는 발광 소자의 제조 방법.
  37. 제 19 항에 있어서, 상기 n형 반도체층의 소정 영역을 러프닝 처리하는 단계를 더 포함하는 발광 소자의 제조 방법.
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