KR100999798B1 - 반도체 발광소자 및 그 제조방법 - Google Patents

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예는 반도체 발광소자는, 제1도전형 반도체층, 제2도전형 반도체층 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 활성층을 포함하는 복수의 화합물 반도체층; 상기 복수의 화합물 반도체층의 둘레에 절연층; 상기 절연층의 에지 영역에 루프 형상의 홈; 상기 제1도전형 반도체층에 전기적으로 연결된 전극; 상기 복수의 화합물 반도체층의 아래에 전극층; 및 상기 복수의 화합물 반도체층의 아래 외측에 배치된 투광성의 채널층을 포함한다.

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 기판의 분리 공정에 따른 화합물 반도체층의 손해를 개선시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 반도체 발광소자는, 제1도전형 반도체층, 제2도전형 반도체층 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 활성층을 포함하는 복수의 화합물 반도체층; 상기 복수의 화합물 반도체층의 둘레에 절연층; 상기 절연층의 에지 영역에 루프 형상의 홈; 상기 제1도전형 반도체층에 전기적으로 연결된 전극; 상기 복수의 화합물 반도체층의 아래에 전극층; 및 상기 복수의 화합물 반도체층의 아래 외측에 배치된 투광성의 채널층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 상기 기판의 밴드 갭 미만의 물질을 포함하며 제1간격을 갖는 루프 형상의 흡수층을 형성하는 단계; 상기 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층을 형성하는 단계; 상기 복수의 화합물 반도체층의 외측 둘레에 투광성의 채널층을 형성하는 단계; 상기 복수의 화합물 반도체층 위에 전극층을 형성하는 단계; 상기 기판을 통해 레이저를 상기 제1간격의 샷 크기로 조사하여 상기 기판을 분리하는 단계; 상기 흡수층을 제거하는 단계; 및 상기 제1도전형 반도체층에 전기적으로 연결된 제1전극을 형성하는 단계를 포함한다.
실시 예는 성장 기판의 제거에 따른 반도체층의 손해(damage)를 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 평면도이다.
도 3 내지 도 13은 도 1의 제조과정을 나타낸 도면이다.
도 14는 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 15는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 16 및 도 17은 제4실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 18 및 도 19는 제5실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 20은 제6실시 예에 따른 발광소자 패키지를 나타낸 측 단면도이다.
실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 실시 예를 설명함에 있어서, 각 층의 위 또는 아래는 도면을 참조하여 설명하기로 한다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이며, 도 2는 도 1의 평면도이다.
도 1 및 도 2를 참조하면, 반도체 발광소자(100)는 전극(115), 복수의 화합물 반도체층(110,120,130)을 갖는 발광 구조물(135), 채널층(140), 전극층(150), 접합층(160), 전도성 지지부재(170), 및 절연층(180)을 포함한다.
상기 반도체 발광소자(100)는 화합물 반도체 예컨대, 3족-5족 원소의 화합물 반도체를 포함하는 LED(Light emitting diode)로 구현될 수 있으며, 상기 LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 UV LED일 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(135)은 3족-5족 화합물 반도체를 포함하는 제 1도전형 반도체층(110), 활성층(120), 및 제 2도전형 반도체층(130)을 포함한다.
상기 제 1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(110)의 상면에는 러프니스 또는 패턴이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 1 및 도 2를 참조하면, 상기 제1도전형 반도체층(110)의 둘레는 홈(104)이 형성되며, 상기 홈(104)은 연속적인 스페이서 영역 또는 단차진 영역으로서, 고리 형상, 프레임 형상, 또는 띠 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 홈(104)의 형상은 예컨대, 측 단면이 사각형과 같은 다각형 또는 반구형 형상으로 형성될 수 있으며, 상기 홈(104)의 상측, 또는 상측 및 외측이 개방된 형태로 형성될 수 있다. 상기 홈(104)은 소정 깊이 예컨대, 제1도전형 반도체층(110)의 두께 미만으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 홈(104)은 상기 제1도전형 반도체층(110) 및 상기 절연층(180)의 외측 둘레에 스페이서 또는 단차진 형상으로 제공될 수 있으며, 단차진 구조를 통해 광 추출 효율이나 광 지향 분포를 개선시켜 줄 수 있다.
상기 홈(104) 사이의 간격(T1)은 레이저의 샷(laser shot)의 간격에 대응되는 길이로서, 실질적으로 레이저의 1샷의 크기에 대응되는 간격으로 형성될 수 있다. 상기 홈(104)의 간격(T1)은 상기 제1도전형 반도체층(110)의 상면 폭보다는 적어도 길게 형성될 수 있다.
상기 홈(104)의 폭은 상기 레이저 샷의 에지 영역이거나 인접한 레이저 샷의 중첩 영역보다 크게 형성될 수 있다. 여기서, 레이저는 반도체층이 성장되는 기판 예컨대, 성장 기판을 제거할 때 조사되는 광으로서, 일정 영역의 샷 크기로 상기 성장 기판에 조사될 수 있으며, 이러한 샷 크기에 따라 상기 홈(104) 사이의 간격이나 홈의 폭을 변경시켜 줄 수 있다.
상기 제 1도전형 반도체층(110) 위에는 전극(115)이 형성될 수 있다. 상기 전극(115)은 패드이거나, 상기 패드에 연결된 분기 구조의 패턴을 갖는 전극을 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극(115)은 상기 제1도전형 반도체층(110)의 상면에 오믹 접촉되고, Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu 및 Au 중 어느 하나 또는 복수의 물질을 혼합하여 단층 또는 다층으로 형성할 수 있다. 상기 전극(115)은 제1도전형 반도체층(110)과의 오믹 접촉, 금속층 간의 접착성, 반사 특성, 전도성 특성 등을 고려하여 상기 물질 등에서 선택될 수 있다.
상기 활성층(120)은 상기 제1도전형 반도체층(110) 아래에 형성되며, 단일 양자 우물 구조, 다중 양자우물 구조, 양자선(Quantum wire) 구조, 또는 양자점(Quantum dot)로 형성될 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 또는 InGaN 우물층/InGaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수도 있으며, 상기 도전형 클래드층은 GaN계 반도체로 형성될 수 있다.
상기 제 2도전형 반도체층(130)은 상기 활성층(120) 아래에 형성되며, 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 발광 구조물(135)은 상기 제 2도전형 반도체층(120) 아래에 제3도전형 반도체층을 더 포함할 수 있으며, 상기 제3도전형 반도체층은 상기 제2도전형 반도체층과 반대의 극성을 가질 수 있다. 또한 상기 제 1도전형 반도체층(110)이 P형 반도체층이고, 상기 제 2도전형 반도체층(130)이 N형 반도체층으로 구현될 수도 있다. 이에 따라 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합, 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(130) 또는 제3도전형 반도체층의 아래에는 채널층(140) 및 전극층(150)이 형성된다. 이하, 설명의 편의를 위해 발광 구조물(135)의 최하층은 제2도전형 반도체층(130)을 일 예로 설명하기로 한다.
상기 전극층(150)은 상기 제2도전형 반도체층(130)의 하면 내측에 배치되며, 상기 채널층(140)은 상기 제2도전형 반도체층(130)의 하면 둘레에 배치된다.
상기 채널층(140)은 칩의 외측 영역인 채널 영역(M1)에 노출되거나, 상기 절연층(180)의 아래에 배치될 수 있다. 상기 채널층(140)이 배치된 채널 영역(M1)은 칩과 칩 사이에 분리되는 경계 영역으로서 발광 소자의 둘레 영역이 된다. 상기 채널층(140)의 상면 내측은 소정 폭(예: 수 ~ 수 십 ㎛)으로 상기 제2도전형 반도체층(130)의 하면에 접촉되며, 상기 폭은 칩 사이즈에 따라 달라질 수 있다. 상기 채널층(140)은 0.02~5㎛의 두께로 형성될 수 있으며, 상기 두께는 칩 사이즈에 따라 달라질 수 있다.
도 1 및 도 2를 참조하면, 상기 채널층(140)은 상기 제2도전형 반도체층(130)의 하면 둘레에 루프 형상, 고리 형상, 또는 프레임 형상 등의 패턴으로 형성될 수 있다. 상기 채널층(140)은 연속적인 패턴 형상 또는 불연속적인 패턴 형상을 포함할 수 있다.
상기 채널층(140)은 3족-5족 화합물 반도체의 굴절률보다 낮은 물질 예컨대, 투광성 산화물, 투광성 질화물 또는 투광성 절연층의 재질 중에서 선택될 수 있다. 상기 채널층(140)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다.
상기 채널층(140)은 상기 발광 구조물(135)의 외벽이 습기에 노출되더라도, 서로 쇼트가 발생되는 것을 방지하여, 고습에 강한 LED를 제공할 수 있다. 상기 채널층(140)이 투광성 물질인 경우 레이저 스크라이빙시 조사되는 레이저가 투과됨으로써, 채널 영역(M1)에서 레이저로 인해 금속 물질의 파편 발생을 방지하므로, 발광 구조물(135)의 측벽에서의 층간 단락 문제를 방지할 수 있다.
상기 채널층(140)은 상기 발광 구조물(135)의 각 층(110,120,130)의 외벽과 상기 전극층(150) 사이의 간격을 이격시켜 줄 수 있다.
상기 전극층(150)은 상기 제2도전형 반도체층(130)의 아래에 배치되며, 오믹 접촉층, 전극층, 접착층 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 상기 오믹 접촉층은 층 또는 복수의 패턴으로 형성될 수 있으며, 금속 재질 및 산화물 재질 중 적어도 하나를 포함할 수 있다. 상기 오믹층은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd 중 적어도 하나를 포함할 수 있다. 상기 반사층은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 전극층(150)은 씨드 금속을 포함할 수 있으며, 상기 씨드 금속은 도금 공정을 위해 사용된다. 이에 따라 상기 전극층(150)은 오믹층, 씨드층, 전극층 등과 같은 층이 선택적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극층(150)은 상기 채널층(140)의 하면 전체를 덮거나, 상기 채널층(140)의 하면 폭의 80% 이하로 형성될 수 있다.
상기 전극층(150)은 발광 구조물(135)의 영역보다 큰 폭으로 형성되므로, 입사되는 광을 효과적으로 반사시켜 줄 수 있다. 이에 따라 광 추출 효율은 개선될 수 있다.
상기 전극층(150)은 상기 채널층(150)에 일부 또는 전체에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 접합층(160)은 상기 전극층(150)의 아래에 형성되고, 상기 채널층(140)의 아래에 상기 전극층(150)의 구조에 따라 접촉될 수 있으며, 이에 대해 한정하지는 않는다. 상기 접합층(160)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 접합층(160)은 예컨대, 본딩층으로 기능하며, 그 아래에 전도성 지지부재(170)가 접합된다. 또한 상기 접합층(160)을 형성하지 않고, 상기 전극층(150)에 상기 전도성 지지부재(170)를 도금이나 시트 등으로 부착시켜 줄 수 있다.
상기 접합층(160)의 아래에는 전도성 지지부재(170)가 형성되며, 상기 전도성 지지부재(170)는 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, GaN 등) 등으로 구현될 수 있다. 또한 상기 전도성 지지부재(170)는 형성하지 않거나, 전도성 시트로 구현될 수 있다.
상기 발광 구조물(135)의 외측에는 절연층(180)이 형성될 수 있다. 상기 제1도전형 반도체층(110)의 상면부터 상기 발광 구조물(135)의 각 층(110,120,13)의 측면에 형성될 수 있으며, 또한 상기 채널층(140)의 상면까지 더 연장되게 형성될 수 있다. 상기 절연층(140)은 예컨대, 상기 화합물 반도체의 굴절률(예: GaN:2.4) 보다는 낮은 굴절률을 갖는 물질 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등으로 형성될 수 있다.
도 3 내지 도 13은 도 1의 제조과정을 나타낸 도면이다.
도 3 및 도 4를 참조하면, 기판(101)은 성장 장비에 로딩되고, 그 위에 2족 내지 6족 원소의 화합물 반도체가 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(101)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(101)의 상면에는 요철 패턴이 형성될 수 있다.
상기 기판(101)의 상면 둘레에는 흡수층(105)이 형성될 수 있다. 상기 흡수층(105)은 마스크 패턴을 이용하여 스퍼터링 방법, 또는 증착 방법 등을 이용하여 형성할 수 있으며, 이러한 형성 공정은 실시 예의 기술적 범위 내에서 변경될 수 있다. 상기 흡수층(101)의 두께는 100~30000Å 이상이고 박막 GaN 두께 예컨대, 제1도전형 반도체층(110)의 두께 미만으로 형성될 수 있으며, 그 폭은 10~30㎛ 정도로 형성될 수 있다.
상기 흡수층(105)은 에피 성장 온도에서 견디는 물질이고, 상기 기판(101)을 제거할 때 사용되는 레이저 파장의 에너지보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있어, 상기 레이저 파장의 광을 흡수하게 된다.
또한 상기 흡수층(105)은 상기 기판(101)의 열 팽창 계수보다는 작고 화합물 반도체(예: GaN)의 열 팽창 계수보다는 작은 물질로 형성하여, 화합물 반도체의 성장시 열 팽창 차이에 따른 스트레스를 완화시켜 줄 수 있다. 상기 흡수층(105)이 ZnO이고, 상기 기판(101)이 사파이어 재질이며, 상기 질화물 반도체가 GaN인 경우, 상기 ZnO는 2.9×10-6/K 정도이며, 상기 사파이어의 열 팽창 계수는 7×10-6/K 정도이고, GaN의 열 팽창 계수는 5.6×10-6/K 정도이며, 이러한 열 팽창 계수의 수치는 변경될 수 있다.
상기 흡수층(105)은 금속 산화물 또는 금속 질화물을 포함할 수 있다. 상기 흡수층(105)은 ZnO, WO, MoO 등을 이용하여 단층 또는 다층으로 형성될 수 있다. 여기서, ZnO, WO, MoO은 고온(즉, 에피 성장 온도)에서 견디고 예컨대, 3.3eV 정도의 밴드 갭을 가진다. 여기서, 기판(101)이 사파이어인 경우 그 밴드 갭은 9.9eV 정도이며, GaN의 밴드 갭은 4~5eV 정도이다. 또한 상기 흡수층(105)은 TiO2, SiO2, Si3N4,TiN, AlN, GaN, W, Mo 을 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 흡수층(105)은 레이저의 1샷(shot) 간격(T1)으로 이격되게 형성될 수 있으며, 그 형상은 고리 형상, 띠 형상, 및 프레임 형상 중 적어도 한 형상으로 갖고 연속적인 패턴으로 형성될 수 있다. 상기 흡수층(105)은 레이저의 1샷과 다음 샷이 중첩되는 영역보다 큰 폭으로 형성될 수 있다.
도 5를 참조하면, 상기 기판(101) 위에는 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴이 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수 있다. 상기 버퍼층 또는 언도프드 반도체층은 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다. 이하, 실시 예의 편의를 위해 상기 기판(101) 위에 제1도전형 반도체층(110)이 형성되는 구조를 일 예로 설명하기로 한다.
상기 기판(101) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다.
상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110)은 상기 기판(101) 및 상기 흡수층(105)의 위에 형성될 수 있으며, 상기 흡수층(105) 위에 성장될 때 상기 흡수층(105)을 봉합할 수 있는 조건으로 성장할 수 있는 데, 예컨대 압력, 온도, 가스 유량 등을 조절하여 플랫한 상면으로 성장할 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 제1도전형 반도체층(110)은 상기 기판(101)과의 사이의 계면에서 두 물질의 열 팽창 계수의 차이에 따라 제1응력(P1)이 발생되고, 상기 흡수층(105)과의 사이의 계면에서 두 물질의 열 팽창 계수의 차이에 따라 제2응력(P2)이 발생된다. 이에 따라 상기 제1도전형 반도체층(110)은 인접한 물질들과 제1응력(P1)과 제2응력(P2)이 서로 상쇄되도록 작용하여, 인접한 물질과의 열 팽창 계수 차이에 따른 스트레스를 줄여줄 수 있다.
상기 기판(101)은 3족-5족 화합물 반도체 예컨대, GaN 보다는 열 팽창 계수가 큰 물질로서, 사파이어 기판으로 사용할 수 있다. 상기 흡수층(105)은 예컨대, ZnO를 사용하여 미리 정해진 간격으로 이격될 수 있다. 상기 ZnO는 2.9×10-6/K 정도이며, 상기 사파이어의 열 팽창 계수는 7×10-6/K 정도이고, GaN의 열 팽창 계수는 5.6×10-6/K 정도이며, 이러한 열 팽창 계수의 수치는 변경될 수 있다.
상기 제1도전형 반도체층과 같은 화합물 반도체층은 상기 기판(101)과 상기 흡수층(105) 사이의 응력이 서로 상쇄되므로, 열 팽창 계수의 차이에 의한 기판의 휨 현상을 제거할 수 있으며, 전위 결함을 억제할 수 있고, 크랙을 현저하게 감소시켜 줄 수 있다. 또한 크랙 프리(crack free)한 질화물 반도체 박막이 성장될 수 있다.
상기 제1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자 선 구조, 또는 양자 점 구조 등과 같이 형성될 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, InGaN우물층/InGaN 장벽층의 주기 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 GaN계 반도체로 형성될 수 있다.
상기 활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110), 상기 활성층(120) 및 상기 제2도전형 반도체층(130)은 발광 구조물(135)로 정의될 수 있다. 또한 상기 제2도전형 반도체층(130) 위에는 제2도전형과 반대의 극성을 갖는 제3도전형 반도체층 예컨대, N형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다.
도 5 및 도 6을 참조하면, 제2도전형 반도체층(130) 위에는 채널층(140)이 형성되며, 상기 채널층(140)은 개별 칩 경계인 채널 영역에 형성된다. 상기 채널층(140)은 마스크 패턴을 이용하여 개별 칩 영역의 둘레에 형성되며, 링 형상, 고리 형상, 프레임 형상 등의 패턴을 갖고 연속적인 패턴 형상 또는 불연속적인 패턴 형상으로 형성될 수 있다. 상기 채널층(140)은 3족-5족 화합물 반도체보다 굴절률이 낮은 물질 예컨대, 산화물, 질화물 또는 절연층의 재질 중에서 선택될 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다. 이러한 채널층(140)은 리소그라피에 의해 마스크 및 패터닝하고, 상기의 물질을 사용하여 스퍼터링 방법 또는 증착 방법 등을 이용하여 형성할 수 있다. 상기 채널층(140)은 전도성 산화물인 경우, 전류 확산과 전류 주입 층으로도 기능하게 된다.
도 6 및 도 7을 참조하면, 상기 제2도전형 반도체층(130) 위에 전극층(150)이 형성된다. 상기 전극층(150)은 상기 제2도전형 반도체층(130) 위에 접촉된다. 상기 전극층(150)은 상기 제2도전형 반도체층(130) 위에 형성되어, 접촉 저항을 낮추어 줄 수 있다.
상기 전극층(150)은 오믹 접촉층, 반사층, 접착층 중 적어도 하나를 포함할 수 있다. 상기 오믹 접촉층은 층 또는 복수의 패턴으로 형성될 수 있으며, 금속 재질 및 산화물 재질 중 적어도 하나를 포함할 수 있다. 상기 오믹층은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh and Pd. 중 적어도 하나를 포함할 수 있다. 상기 반사층은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 전극층(150)은 예컨대, E-beam(electron beam) 방식으로 증착하거나 스퍼터링 방식, 또는 도금 방식 등으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극층(150)은 예컨대, 제1접착층/전극층/제2접착층/씨드층의 적층 구조로 형성될 수 있으며, 상기 제1 및 제2접착층은 Ni를 포함하며, 전극층은 Ag를 포함하고, 씨드층은 Cu를 포함할 수 있다. 상기 제1접착층은 수 nm 이하의 두께로 형성되고, 상기 전극층은 수 백nm 이하로 형성되며, 상기 제2접착층은 수십 nm 이하로 형성될 수 있으며, 상기 씨드층은 1㎛ 이하로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극층(150)은 상기 채널층(140)의 위까지 덮는 형태로 형성되거나, 일부만 덮는 형태로 형성될 수 있다. 상기 전극층(150)은 반사 금속을 이용하여 구현되므로, 전극 역할을 수행할 수 있다. 또한 상기 전극층(150)과 그 위의 금속 물질들이 전극 역할을 수행할 수 있다.
상기 전극층(150) 위에는 접합층(160)이 형성된다. 상기 접합층(160)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 접합층(160)은 본딩층으로서, 그 위에 전도성 지지부재(170)가 접합될 수 있다. 상기 전도성 지지부재(170)는 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, GaN 등) 등으로 구현될 수 있다. 상기 전도성 지지부재(170)는 상기 접합층(160)에 본딩되거나, 도금층으로 형성되거나, 또는 전도성 시트 형태로 부착될 수 있다. 실시 예에서 상기 접합층(160)은 형성하지 않을 수 있으며, 이 경우 상기 전극층(150) 위에 상기 전도성 지지부재(170)가 형성될 수 있다.
도 8 내지 도 10을 참조하면, 상기 전도성 지지부재(170)를 베이스에 위치시키고, 상기 발광 구조물(135) 위에 상기 기판(101)을 배치하여, 상기 기판(101)을 제거하게 된다.
상기 기판(101)의 제거 방법은 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 제거할 수 있다. 상기 레이저 리프트 오프 방식은 상기 기판(101)에 일정 영역의 파장(예: 248nm, 193nm 등)을 가지는 레이저를 조사하여 분리시키는 방식이다. 상기의 레이저 파장은 레이저 에너지보다 큰 밴드 갭을 갖는 상기 기판(101)은 투과하게 되며, 상기 레이저 에너지보다 낮은 밴드 갭을 갖는 층 예컨대, 흡수층(105)과 상기 제1도전형 반도체층(110)에서는 흡수가 일어나게 된다. 이때 상기 흡수층(105) 및 상기 제1도전형 반도체층(110)은 상기 기판(101)과의 계면이 분해되어, 상기 기판(101)이 분리될 수 있다.
도 8 및 도 9를 참조하면, 상기 레이저의 샷은 상기 기판(101) 위에서 조사되며 1샷(1shot) 영역 크기로 스캔 방향(SD)을 따라 순차적으로 조사된다. 여기서, 1 샷의 한 변(X1)의 길이에 대해 한정하지는 않는다. 인접한 레이저 샷은 상기 흡수층(105) 상에 중첩되게 조사되며, 상기 중첩된 영역(D1)은 5~10㎛ 정도이며, 상기 중첩된 영역(D1)은 상기 흡수층(105)의 폭(D2) 이하로 형성될 수 있으며, 상기 흡수층(105)(예: 10~30㎛) 내에 배치될 수 있다.
상기 레이저의 샷이 중첩된 영역에 흡수층(105)이 배치됨으로써, 레이저 샷의 에지 부분의 중첩 영역에서 상기 레이저의 광을 흡수하여 반도체층(110,120,130)에 손해를 가하는 문제를 제거할 수 있다.
여기서, 도 10과 같이 상기 기판(101) 위에 레이저가 순차적으로 조사될 때, 상기 레이저가 조사된 기판(101)의 영역부터 순차적으로 분리된다. 이때 레이저가 조사된 영역은 기판(101)의 분리가 일어나고, 레이저가 조사되지 않는 영역은 흡수층(105)의 영역에 상기 기판(101)의 분리에 의한 크랙(Crack)(C1)이 발생될 수 있다. 상기 크랙(C1)은 상기 흡수층(105) 내에 존재하고 다른 반도체층 영역으로 전파되지 않게 된다. 이에 따라 기판(101)의 분리시 제1도전형 반도체층(110)의 표면에 크랙이 생기는 것을 차단할 수 있다.
도 11과 같이 기판이 제거되면, 상기 제1도전형 반도체층(110) 및 상기 흡수층(105)의 상면은 노출된다.
도 11 내지 도 13을 참조하면, 아이솔레이션 에칭에 의해 칩과 칩 사이의 경계 영역인 채널 영역(M1)의 발광 구조물(135)을 제거하게 된다. 즉, 칩과 칩 경계 영역에 대해 아이솔레이션 에칭을 수행하여, 상기 아이솔레이션 에칭에 의해 상기 채널 영역(M1)에는 상기 채널층(140)의 일부가 노출될 수 있으며, 상기 발광 구조물(135)의 측면은 경사지거나 수직하게 형성될 수 있다.
상기 제1도전형 반도체층(110)의 상측에 형성된 흡수층은 제거되고 홈(104)이 형성된다. 상기 홈(104)은 습식 에칭에 의해 제거될 수 있으며, 이러한 흡수층 제거공정은 상기 아이솔레이션 에칭 전 또는 후에 수행될 수 있으며, 이에 대해 한정하지는 않는다. 상기 습식 에칭은 불산(HF),질산(HNO3),초산(CH3COOH),인산(H3PO4),황산(H2SO4) 등을 선택적으로 포함하는 에칭 액을 이용하여 에칭할 수 있으며, 이러한 습식 에칭 방식은 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 아이솔레이션 에칭에 의해 상기 홈(104)은 상측이 개방될 수 있고, 제1도전형 반도체층(110)의 에지를 따라 연속적인 홈 형상으로 형성될 수 있다.
여기서, 상기 채널층(140)은 투광성 물질로서, 레이저가 투과됨으로써, 그 아래의 금속 재료 예컨대, 전극층(150), 접합층(160), 전도성 지지부재(170)의 재료가 레이저가 조사되는 방향으로 돌출되거나 파편이 발생되는 것을 억제할 수 있있고, 발광 구조물(135)의 각 층의 외벽을 보호할 수 있다.
그리고, 상기 제1도전형 반도체층(110)의 상면에 대해 에칭을 수행하여, 러프니스 또는 패턴을 형성할 수 있다. 상기 러프니스 또는 패턴은 광 추출 효율을 개선시켜 줄 수 있다. 상기 발광 구조물(135)의 둘레에 절연층(180)을 형성할 수 있다. 상기 절연층(180)은 상기 제1도전형 반도체층(110)의 상면부터 상기 발광 구조물(135)의 각 층(110,120,13)의 측면에 형성될 수 있으며, 또한 상기 채널층(140)의 상면까지 더 연장되게 형성될 수 있다. 상기 절연층(140)은 예컨대, 상기 화합물 반도체의 굴절률(예: GaN:2.4) 보다는 낮은 굴절률을 갖는 물질 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등으로 형성될 수 있다. 또한 상기 절연층(180) 및 상기 채널층(140)은 칩 내부로 습기가 침투하는 것을 방지할 수 있다. 상기 절연층(180)은 상기 제1도전형 반도체층(104)의 외측 둘레에 형성된 홈(104)이 형성된다. 상기 홈(104)은 상기 절연층(180)에 스페이서 또는 단차진 형상으로 제공될 수 있으며, 단차진 구조를 통해 광 추출 효율이나 광 지향 분포를 개선시켜 줄 수 있다.
상기 제1도전형 반도체층(110)의 위에는 전극(115)이 형성되며, 상기 전극(115)은 소정 형상의 분기형 패턴 및 패드를 포함할 수 있다.
그리고, 칩 경계를 기준으로 개별 칩 단위로 분리하게 된다. 이때 칩 단위의 분리 방식은 커팅 공정, 레이저 또는 브레이킹 공정을 선택적으로 이용할 수 있으며, 이에 대해 한정하지는 않는다. 상기 채널층(140)의 상면 내측은 상기 제2도전형 반도체층(130)의 하면 외측에 접촉된다.
여기서, 상기 제1도전형 반도체층(110)의 상면을 폴리싱 또는 래핑하는 과정에서 상기 홈(104)은 제거될 수 있다.
도 14는 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 14를 참조하면, 반도체 발광소자(100A)는 제1도전형 반도체층(110) 위에 루프 형상의 홈(104A)을 형성하게 되며, 상기 루프 형상의 홈(104A)은 상부가 개방되고 다른 면은 개방되지 않는 구조이다.
상기 홈(104A)은 제1도전형 반도체층(110)의 내측 상부에 배치되며, 그 홈(104A) 사이의 간격은 레이저의 1샷(Shot) 사이의 간격일 수 있다. 여기서, 레이저의 1샷 간격은 칩 크기에 따라 아이솔레이션 에칭된 채널 영역(M1)과는 다른 위치에 배치될 수 있다. 예컨대, 대면적의 칩이 필요한 경우 상기 레이저의 1샷 간격에 해당되는 상기 홈(104A)은 칩의 에지보다 안쪽에 배치될 수 있다.
상기 발광 구조물(135)의 둘레에는 절연층(180)이 배치될 수 있다. 상기 절연층(180)은 발광 구조물(135)의 외측으로 유입되는 습기 등의 침투를 방지할 수 있다.
상기 발광 구조물(135)의 아래 외측에는 전극층(150)이 연장되어 배치될 수 있으며, 채널 영역의 상기 전극층(150) 위에는 상기 절연층(180)이 연장될 수 있다.
상기 전극층(150)과 상기 제2도전형 반도체층(130) 사이에는 전류 블록킹층(137)이 형성될 수 있으며, 상기 전류 블록킹층(137)은 전극(115)과 어긋나게 배치되거나 대응되는 위치에 배치될 수 있다. 상기 전류 블록킹층(137)은 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiO2 중 적어도 하나를 포함한다. 여기서, 상기 전극층(150)이 Ag인 경우, 상기 전류 블록킹층(137)은 ITO, ZnO, SiO2등의 물질로 형성될 수 있다. 또는 상기 전극층(150)과 상기 제2도전형 반도체층(130) 사이에는 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiO2, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질을 선택적으로 이용하며, 단층 또는 다층의 패턴 또는 층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 15는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제3실시 예를 설명함에 있어서, 제1 및 제2실시 예와 동일한 부분에 대해서는 상기에 개시된 실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 15를 참조하면, 반도체 발광소자(100B)는 채널층(140)의 간격(T2)과 홈(104A)의 간격(T1)이 상이한 구조이다.
상기 채널층(140)은 제2도전형 반도체층(130)과 전극층(140) 사이의 둘레에 폐 루프 형상으로 형성되며, 단층 또는 다층으로 형성될 수 있다. 상기 채널층(140)의 간격(T2)은 하나의 칩 간격으로 형성될 수 있다.
상기 제1도전형 반도체층(110)의 상면 둘레에 홈(104A)이 형성된다. 상기 홈(104A)의 간격(T1)은 상기 채널층(140)의 간격(T2) 미만으로 형성될 수 있다. 여기서, 상기 채널층(140)의 간격(T2)은 아이솔레이션 에칭에 의해 형성되며, 상기 홈(104A)의 간격(T1)은 레이저 리프트 공정에 의해 형성되는 것으로서, 칩 크기에 따라 상기 채널층(140)의 간격(T2)이 클 경우 상기 홈(104A)은 상기 제1도전형 반도체층(110)의 에지 안쪽 영역에 배치될 수 있다.
상기 발광 구조물(135)의 둘레는 절연층(182)이 형성되며, 상기 절연층(182)은 하단이 상기 채널층(140) 위에 형성되고, 상단이 상기 제1도전형 반도체층(110)의 상면에 배치될 수 있다. 상기 채널층(140)의 상면 또는/및 하면에는 러프니스 또는 패턴이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 16 및 도 17은 제4실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 측 단면도이다. 제4실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분에 대해서는 상기에 개시된 실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 16 및 도 17을 참조하면, 기판(101) 위에는 흡수층(106) 및 상기 흡수층(106) 위에 캡핑층(Capping layer)(107)을 형성한다. 상기 흡수층(106)은 밴드 갭이 질화물 반도체 또는 상기 기판(101)의 밴드 갭보다 낮은 물질 예컨대, ZnO, WO, MoO 등과 같은 금속 산화물 형성될 수 있다.
상기 캡핑층(107)은 Al2O3, AlN, TiN, CrN 등으로 형성될 수 있다. 상기 캡핑층(107)은 상기 흡수층의 상면을 커버하게 되며, 화합물 반도체의 성장을 위한 버퍼로 기능하게 된다.
상기 캡핑층(107)은 상기 흡수층(106)보다 격자 상수의 차이가 적은 물질 예컨대, Al2O3, AlN로 형성되거나, 화합물 반도체와의 접착력을 개선시켜 주기 위한 물질 TiN, CrN 등으로 형성될 수 있다.
상기 흡수층(106)은 레이저 리프트 오프시 조사되는 레이저의 광을 흡수하며, 상기 기판(101)이 분리된다. 상기 캡핑층(107)은 상기 흡수층(106)의 물질로 인해 화합물 반도체가 잘 성장되지 않는 문제를 해결해 줄 수 있다. 실시 예는 흡수층(106) 및 캡핑층(107)의 적층 구조로 제시하였으나, 상기 흡수층(107) 또는 상기 캡핑층(107)의 아래에 투과층이 배치될 수 있으며, 상기 투과층은 SiO2, Al2O3 등을 포함하거나 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등을 포함할 수 있다. 상기 캡핑층(107) 및/또는 상기 투과층은 기판(101)이 분리될 때의 손해를 완충시키는 역할을 한다.
상기 기판(101)의 레이저 리프트 오프 후, 상기 기판(101)이 제거되고, 상기 흡수층(106) 및 상기 캡핑층(107)은 습식 에칭에 의해 제거되며, 아이솔레이션 에칭과 칩 분리 과정에 의해 도 17과 같은 소자가 제조될 수 있다. 여기서, 최종 반도체 소자의 제1도전형 반도체층(110)의 홈(104)에는 상기 캡핑층 또는/및 투과층이 존재할 수 있으며, 이에 대해 한정하지는 않는다.
도 18 및 도 19는 제5실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 측 단면도이다. 제5실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분에 대해서는 상기에 개시된 실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 18 및 도 19를 참조하면, 기판 위에는 레이저 샷 간격으로 흡수층(108)이 형성되고, 상기 흡수층(108)의 내측 및 상면을 커버하는 캡핑층(109)을 포함한다. 상기 흡수층(108)은 기판 위 또는 투과층 위에 배치될 수 있으며, 상기 캡핑층(109)은 상기 흡수층(108)의 측면 및 상면에 형성될 수 있어, 상기 흡수층(108)을 에워싸는 형태로 형성된다.
상기 흡수층(108)과 상기 캡핑층(109)은 개별 칩 크기에서 상기 제1도전형 반도체층(110)의 에지 부분이거나 에지 안쪽에 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(101)의 레이저 리프트 오프 후, 상기 기판(101)이 제거되고, 상기 흡수층(108) 및 상기 캡핑층(109)은 습식 에칭에 의해 제거되며, 아이솔레이션 에칭과 칩 분리 과정에 의해 도 19와 같은 소자가 제조될 수 있다. 여기서, 최종 반도체 소자의 제1도전형 반도체층(110)의 홈(104)에는 상기 캡핑층 또는/및 투과층이 존재할 수 있으며, 이에 대해 한정하지는 않는다.
도 20은 제6실시 예에 따른 발광 소자 패키지의 단면도이다.
도 20을 참조하면, 발광 소자 패키지는 몸체부(20)와, 상기 몸체부(20)에 설치된 제1 리드 전극(31) 및 제2리드 전극(32)과, 상기 몸체부(20)에 설치되어 상기 제1리드전극(31) 및 제2리드전극(32)과 전기적으로 연결되는 실시 예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(40)를 포함한다.
상기 몸체부(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1리드 전극(31) 및 제2리드 전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1리드 전극(31) 및 제2 리드 전극(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 몸체부(20) 상에 설치되거나 상기 제1 리드전극(31) 또는 제2리드 전극(32) 상에 설치될 수 있다.
상기 발광 소자(100)는 와이어를 통해 상기 제1 리드 전극(31)과 전기적으로 연결되며, 제2리드 전극(32)와는 다이 본딩 형태로 연결될 수 있다.
상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광 소자 패키지 또는 반도체 발광 소자는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 패키지를 포함하는 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
상기 실시 예(들)에 따른 발광소자 또는 이를 구비한 패키지는 수지 재질이나 실리콘과 같은 반도체 기판, 절연 기판, 세라믹 기판 등에 탑재되고, 지시 장치, 조명 장치, 표시 장치 등의 광원으로 사용될 수 있다. 또한 상기 각 실시 예는 각 실시 예로 한정되지 않고, 상기에 개시된 다른 실시 예에 선택적으로 적용될 수 있으며, 각 실시 예로 한정하지는 않는다. 실시 예의 패키지는 탑뷰 형태로 도시하고 설명하였으나, 사이드 뷰 방식으로 구현할 수 있다.
상기 각 실시 예는 각 실시 예로 한정되지 않고, 상기에 개시된 다른 실시 예에 선택적으로 적용될 수 있으며, 각 실시 예의 특징으로 한정하지는 않는다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1001,100A, : 반도체 발광소자, 101:기판, 104,104A : 홈, 105 : 흡수층, 110 : 제1도전형반도체층, 120 : 활성층, 130: 제2도전형 반도체층, 135:발광 구조물, 140 : 채널층, 150: 전극층, 160: 접합층, 170 : 전도성 지지부재, 180 : 절연층, 115 : 전극

Claims (18)

  1. 제1도전형 반도체층, 제2도전형 반도체층 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 활성층을 포함하는 복수의 화합물 반도체층;
    상기 복수의 화합물 반도체층의 측면에 절연층;
    상기 제1도전형 반도체층에 전기적으로 연결된 전극;
    상기 복수의 화합물 반도체층의 아래에 전극층; 및
    상기 복수의 화합물 반도체층의 아래 외측에 배치된 채널층을 포함하며,
    상기 제1도전형 반도체층은 에지 영역에 상기 제1도전형 반도체층의 상면보다 낮은 단차부를 포함하며,
    상기 절연층은 상기 제1도전형 반도체층의 측면으로부터 상기 제1도전형 반도체층의 에지 영역에 배치된 상기 단차부의 내측까지 연장되는 반도체 발광소자.
  2. 제1항에 있어서, 상기 단차부는 상기 단차부로부터 상기 제1도전형 반도체층의 상면 일부까지 더 연장되는 반도체 발광소자.
  3. 제1항에 있어서, 상기 단차부은 상기 제1도전형 반도체층의 상면보다 낮게 단차진 플랫한 상면을 갖고 상기 제1도전형 반도체층의 두께 미만의 깊이로 형성되는 반도체 발광소자.
  4. 제1항에 있어서, 상기 단차부에 배치된 캡핑층 및 투과층 중 적어도 하나를 포함하며,
    상기 캡핑층은 Al2O3, AlN, TiN, 및 CrN의 그룹 중 선택된 적어도 하나를 포함하며,
    상기 투과층은 SiO2, Al2O3, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, 및 ATO의 그룹 중에서 선택된 적어도 하나를 포함하는 반도체 발광소자.
  5. 제1항에 있어서, 상기 단차부는 상기 제1도전형 반도체층의 에지 영역에 연속적인 스페이서 영역으로 형성되는 반도체 발광소자.
  6. 제1항에 있어서, 상기 제1도전형 반도체층의 에지 영역에 서로 마주보는 양측 단차부 사이의 간격은 상기 화합물 반도체층의 아래 양측에 배치된 상기 채널층 사이의 간격 이하로 형성되는 반도체 발광소자.
  7. 제1항에 있어서, 상기 채널층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함하며, 단층 또는 다층으로 형성되는 반도체 발광소자.
  8. 제1항에 있어서, 상기 전극층은 오믹 물질 및 반사 물질을 포함하며,
    상기 전극층 아래에 접합층 및 전도성 지지부재 중 적어도 하나를 포함하는 반도체 발광소자.
  9. 제1항에 있어서, 상기 채널층의 외측부는 상기 복수의 화합물 반도체층의 측면보다 바깥으로 더 연장되며,
    상기 전극층은 상기 채널층의 아래 일부 또는 아래 전체에 형성되는 반도체 발광소자.
  10. 제1항에 있어서, 상기 제2도전형 반도체층과 상기 전극층 사이에 전류 블록킹층; 및 상기 제1도전형 반도체층 위에 러프니스 또는 패턴을 포함하는 반도체 발광소자.
  11. 기판 위에 상기 기판의 밴드 갭 미만의 물질을 포함하며 제1간격을 갖는 루프 형상의 흡수층을 형성하는 단계;
    상기 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층을 형성하는 단계;
    상기 복수의 화합물 반도체층의 외측 둘레에 투광성의 채널층을 형성하는 단계;
    상기 복수의 화합물 반도체층 위에 전극층을 형성하는 단계;
    상기 기판을 통해 레이저를 상기 제1간격의 샷 크기로 조사하여 상기 기판을 분리하는 단계;
    상기 흡수층을 제거하는 단계; 및
    상기 제1도전형 반도체층에 전기적으로 연결된 제1전극을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  12. 제11항에 있어서, 상기 제1도전형 반도체층의 상측은 상기 흡수층 위치에 루프 형상의 단차부이 형성되며,
    상기 단차부은 상기 제1도전형 반도체층의 에지 영역 또는 상기 에지 영역보다 안쪽에 형성되는 반도체 발광소자 제조방법.
  13. 제11항에 있어서, 상기 흡수층의 두께는 100Å~30000Å로 형성되며, 그 폭은 15~25㎛로 형성되는 반도체 발광소자 제조방법.
  14. 제11항에 있어서, 상기 흡수층은 상기 레이저보다 낮은 밴드 갭을 갖는 고융점 금속 산화물로 형성되는 반도체 발광소자 제조방법.
  15. 제11항 또는 제14항에 있어서, 상기 흡수층과 상기 제1도전형 반도체층 사이에 형성된 캡핑층을 포함하며,
    상기 흡수층은 ZnO, WO, 및 MoO 중 적어도 하나를 포함하며,
    상기 캡핑층은 Al2O3, AlN, TiN, 및 CrN 중 적어도 하나를 포함하는 반도체 발광소자 제조방법.
  16. 제11항에 있어서, 상기 흡수층은 상기 제1간격의 레이저 샷 크기의 경계 영역에 배치되는 반도체 발광소자 제조방법.
  17. 제11항에 있어서, 상기 복수의 화합물 반도체층에 대해 상기 제1간격보다 큰 크기의 칩을 갖도록 아이솔레이션 에칭하는 단계를 포함하는 반도체 발광소자 제조방법.
  18. 제12항에 있어서, 상기 복수의 화합물 반도체층의 둘레에 절연층을 형성하는 단계를 더 포함하며, 상기 절연층의 에지 영역은 상기 단차부 구조로 형성되는 반도체 발광소자 제조방법.
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