KR101014013B1 - 반도체 발광소자 및 그 제조방법 - Google Patents
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Abstract
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 복수의 화합물 반도체층을 포함하는 발광 구조물; 상기 화합물 반도체층 위에 전극; 상기 화합물 반도체층 아래에 전극층을 포함하며, 상기 전극은 상기 화합물 반도체층 위에 접촉된 오믹 접촉층; 상기 오믹 접촉층 위에 제1베리어층; 상기 제1베리어층 위에 구리를 포함하는 전도층; 상기 전도층 위에 제2베리어층; 및 상기 제2베리어층 위에 본딩층을 포함한다.
반도체, 발광소자, 수직형
Description
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 화합물 반도체층 위에 형성된 전극의 전기적을 특성을 개선한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 복수의 화합물 반도체층을 포함하는 발광 구조물; 상기 화합물 반도체층 위에 전극; 상기 화합물 반도체층 아래에 전극층을 포함하며, 상기 전극은 상기 화합물 반도체층 위에 접촉된 오믹 접촉층; 상기 오믹 접촉층 위에 제1베리어층; 상기 제1베리어층 위에 구리를 포함하는 전도층; 상기 전도층 위에 제2베리어층; 및 상기 제2베리어층 위에 본딩층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 복수의 화합물 반도체층을 형성하는 단계; 상기 화합물 반도체층 위에 전극층을 형성하는 단계; 상기 기판을 제거하는 단계; 상기 화합물 반도체층을 에칭하는 단계; 및 상기 화합물 반도체층 위에 전극을 형성하는 단계를 포함하며,
상기 전극 형성 단계는, 상기 화합물 반도체층 위에 오믹 접촉층을 형성하는 단계; 상기 오믹 접촉층 위에 제1베리어층을 형성하는 단계; 상기 제1베리어층 위에 구리를 포함한 전도층을 형성하는 단계; 상기 전도층 위에 제2베리어층을 형성하는 단계; 및 상기 제2베리어층 위에 본딩층을 형성하는 단계를 포함한다.
실시 예는 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 반도체층 아래의 금속층과 금속층 사이, 금속층과 비 금속층 사이의 접합에 따른 신뢰성을 개선하고자 한다.
실시 예는 반도체층 위에 형성된 전극의 전기적 특성을 개선시켜 줄 수 있다.
실시 예는 수직형 칩의 낮은 동작 전압과 고 전류에 안정적인 특성이 있다.
실시 예는 칩 신뢰성을 개선시켜 줄 수 있다.
실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 실시 예를 설명함에 있어서, 각 층의 위 또는 아래는 도면을 참조하여 설명하기로 한다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이며, 도 2는 도 1의 A-A측 단면도이다.
도 1 및 도 2를 참조하면, 반도체 발광소자(100)는 발광 구조물(135), 채널 층(140), 오믹층(150), 전극층(160), 접합층(170), 전도성 지지부재(175)를 포함한다.
상기 반도체 발광소자(100)는 화합물 반도체 예컨대, 3족-5족 원소의 화합물 반도체를 포함하는 LED(Light emitting diode)로 구현될 수 있으며, 상기 LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 UV LED일 수 있으며, 실시 예의 기술적 범위 내에서 다양하게 구현될 수 있다.
상기 발광 구조물(135)은 제 1도전형 반도체층(110), 활성층(120), 및 제 2도전형 반도체층(130)을 포함한다.
상기 제 1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제 1도전형 반도체층(110)의 위에는 전극(115)이 형성될 수 있다. 상기 전극(115)은 소정의 패턴 형상으로 분기될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(110)의 상면은 광 추출 효율을 위해 러프니스 패턴(112)이 형성될 수 있다. 상기 전극(115)의 상면에는 러프니스 패턴이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극(115)은 상기 제1도전형 반도체층(110)의 상면 즉, N-face 면에 접촉될 수 있다. 또한 상기 전극(115)은 적어도 하나의 패드, 상기 패드에 연결된 적어도 한 가지 형상의 전극 패턴이 동일 적층 구조로 형성될 수 있다.
상기 활성층(120)은 상기 제1도전형 반도체층(110) 아래에 형성되며, 단일 또는 다중 양자우물 구조로 형성될 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수도 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 제 2도전형 반도체층(130)은 상기 활성층(120) 아래에 형성되며, 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 발광 구조물(135)은 상기 제 2도전형 반도체층(120) 아래에 제3도전형 반도체층을 포함할 수 있다. 상기 제3도전형 반도체층은 제2도전형 반도체층과 반대의 극성을 가질 수 있다. 또한 상기 제 1도전형 반도체층(110)이 P형 반도체층이고, 상기 제 2도전형 반도체층(130)이 N형 반도체층으로 구현될 수도 있다. 이에 따라 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합, 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(130) 또는 제3도전형 반도체층의 아래에는 채널층(140) 및 오믹층(150)이 형성된다. 이하, 설명의 편의를 위해 발광 구조물(135) 의 최 하층은 제2도전형 반도체층(130)으로 설명하기로 한다.
상기 채널층(140)은 상기 제2도전형 반도체층(130)과 상기 접합층(170)의 외측 둘레에 형성된다. 여기서, 상기 발광 구조물(135)의 둘레 영역(105)은 채널 영역으로서, 상기 채널층(140) 또는/및 절연층(180)이 노출될 수 있다.
상기 채널층(140)의 내측 영역(D0)은 상기 제2도전형 반도체층(130)의 하면 둘레에 접촉되고, 그 외측은 상기 발광 구조물(135)의 끝단 바깥으로 연장된다. 상기 채널층(140)은 상기 제2도전형 반도체층(130)의 하면 외측 둘레에 루프 형상, 고리 형상, 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(140)은 폐 루프 형태로 형성될 수 있다.
상기 채널층(140)은 산화물, 질화물 또는 절연층의 재질 중에서 선택될 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다.
상기 채널층(140)은 상기 발광 구조물(135)의 외벽이 습기에 노출되더라도, 서로 쇼트가 발생되는 것을 방지하여, 고습에 강한 LED를 제공할 수 있다. 상기 채널층(140)을 투광성 물질을 사용하는 경우, 레이저 스크라이빙시 조사되는 레이저가 투과됨으로써, 기존에 레이저로 인해 금속 물질의 파편 발생을 방지하므로, 발 광 구조물의 측벽에서의 층간 단락 문제를 방지할 수 있다.
상기 채널층(140)은 상기 발광 구조물(135)의 각 층(110,120,130)의 외벽과 상기 접합층(170) 사이의 간격을 이격시켜 줄 수 있다.
상기 오믹층(150)은 상기 채널층(140)의 내측과 상기 제2도전형 반도체층(130)의 아래에는 형성된다. 상기 오믹층(150)은 상기 제2도전형 반도체층(130)에 오믹 접촉되며, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등으로 구현될 수 있다. 즉, 상기 오믹층(150)은 전도성 산화물과 금속을 선택적으로 사용할 수 있으며, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
상기 오믹층(150)의 단부(152)는 상기 채널층(140)의 하면 내측에 접촉될 수 있다. 상기 오믹층(150)의 단부(152)는 상기 접합층(170)의 외벽부터 안쪽으로 소정 거리(D1)만큼 이격됨으로써, 칩 외측에 노출되지 않기 때문에, 상기 오믹층(150)과 다른 층 사이의 계면에서의 박리 문제를 해결할 수 있다. 또한 상기 오믹층(150)의 단부(152)가 상기 채널층(140)의 내측단 아래에 덮는 형태로 형성됨으로써, 상기 채널층(140)의 내측단(채널층의 내측면)을 보호할 수 있다.
또한 상기 제2도전형 반도체층(130) 아래에는 전류 블록킹층(145)이 형성될 수 있다. 상기 전류 블록킹층(145)은 상기 오믹층(150) 내에 형성되거나, 상기 오 믹층(150)과 상기 제2도전형 반도체층(130) 사이에 형성되거나, 상기 전극층(160)과 상기 오믹층(150) 사이에 형성될 수 있다.
상기 전류 블록킹층(145)은 상기 전극층(160) 또는 상기 접합층(170)보다 전기 전도성이 낮도록 형성될 수 있으며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiO2 중 적어도 하나를 포함한다. 여기서, 상기 전극층(160)이 Ag인 경우, 상기 전류 블록킹층(145)은 ITO, ZnO, SiO2등의 물질로 형성될 수 있다.
상기 전류 블록킹층(145)은 상기 전극(115)의 패턴에 따라 형성될 수 있으며, 상기 전극(115)과 대응되는 영역에 형성될 수 있으며, 그 크기는 전류 분포에 따라 변경될 수 있다.
상기 전극층(160)은 상기 오믹층(150) 아래에 형성되며, 상기 전극층(160)은 반사층으로 기능하며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다. 또한 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 전도성 산화물질을 이용하여 다층으로 형성할 수 있으며, 예컨대, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다.
상기 전극층(160)은 상기 오믹층(150)의 아래에 형성되고, 그 단부(162)가 상기 채널층(140)에 접촉되지 않게 형성되므로, 채널층(140)의 산화물 재료(ITO, SiO2)와 금속(예: Ag)의 접촉에 따른 접착력이 저하되는 문제나 칩 신뢰성 문제를 개선시켜 줄 수 있다.
상기 전극층(160)은 발광 구조물(135)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다.
상기 전극층(160)의 아래에는 접합층(170)이 형성된다. 상기 접합층(170)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 접합층(170)은 본딩층으로서, 상기 전극층(160)과 상기 채널층(140)의 아래에 형성된다. 상기 접합층(170)는 칩 외벽에 노출되며, 상기 전극층(160), 상기 오믹층(150)의 단부(152), 상기 채널층(140)에 접촉되어, 상기 층 사이의 접착력을 강화시켜 줄 수 있다.
상기 접합층(170)의 아래에는 전도성 지지부재(175)가 형성되며, 상기 전도성 지지부재(175)는 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, GaN, SiGe 등) 등으로 구현될 수 있다. 상기 전도성 지지부재(175)의 두께 또는 강도에 따라 상기 전도성 지지부재(175)는 형성되지 않을 수 있거나, 두 층이 단일 층으로 형성될 수 있다. 또한 상기 전도성 지지부재(175)는 전도성 시트로 구현될 수 있다.
상기 발광 구조물(135)의 둘레는 경사지게 형성될 수 있으며, 상기 둘레에는 절연층(180)이 형성될 수 있다. 상기 절연층(180)은 하단(182)이 상기 채널층(140) 위에 배치되고, 상단(184)이 상기 제1도전형 반도체층(110)의 둘레에 형성될 수 있 다. 이에 따라 상기 절연층(180)의 접착력을 강화시켜 주고, 상기 발광 구조물(135)의 층간 쇼트를 방지할 수 있다.
도 2를 참조하면, 반도체 영역(E1)의 내측에는 상기 채널층(140)의 내측이 배치되며, 반도체 영역(E1)의 외측 영역(C1*C2)은 채널층(140)의 외측이 배치될 수 있다. 상기 전류 블록킹층(145)은 오믹층(150)의 내측 예컨대, 도 1의 전극(115)에 대응되는 영역에 배치된다.
도 3은 도 1의 전극을 상세하게 나타낸 도면이다.
도 3을 참조하면, 전극(115)은 패드 또는 패드에 연결된 전극 패턴을 포함한다. 상기 패드 및 전극 패턴은 스퍼터링, E-beam 증착 방법 또는 도금 방법을 이용하여 수 um 이하의 두께로 형성될 수 있다. 상기 패드 및 전극 패턴은 동일 금속층으로 적층될 수 있다.
상기 전극(115)의 형성 방법은, 포토 레지스트를 코팅하고, 노광, 현상하여 선택 영역을 노출하게 패터닝한 후 상기 각 금속층을 형성하거나, 상기 각 금속층을 형성한 다음 상기 패터닝 공정을 수행할 수 있으며, 이러한 포토 레지스트 공정은 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 전극(115)은 오믹 접촉층(L1), 제1베리어층(L2), 구리를 갖는 전도층(L3), 제2베리어층(L4), 본딩층(L5)을 포함한다.
상기 오믹 접촉층(L1)은 상기 제1도전형 반도체층(도 1의 110) 위에 오믹 접촉된다. 이때 상기 오믹 접촉층(L1)은 상기 제1도전형 반도체층의 상면 즉, N-face 면에 접촉된다. 또한 상기 오믹 접촉층(L1)은 상기 제1도전형 반도체층의 상면에 러프니스 패턴이 형성된 경우, 상기 패턴을 따라 형성될 수 있다.
상기 오믹 접촉층(L1)은 상기 제1도전형 반도체층(도 1의 110)과의 오믹 접촉이 좋은 금속 예컨대, Cr, Cr-Alloy, Al, Al-Alloy, Ti, Ti-Alloy, Ag, Ag-Alloy, Ni, Ni-Alloy 중 적어도 하나를 포함할 수 있다. 상기 오믹 접촉층(L1)의 두께는 0.5nm~100nm로 형성될 수 있다. 상기 오믹 접촉층(L1)은 광 반사를 위해 Al 등과 같은 반사 특성의 금속을 상층에 올려 다층 구조로 형성될 수 있다.
상기 오믹 접촉층(L1) 위에는 제1베리어층(L2)가 형성된다. 상기 제1베리어층(L2)는 고온의 환경에서 상기 전도층(L3)에 의한 상기 오믹층(L1)의 전기적 특성이 감소되는 것을 차단해 준다.
상기 제1베리어층(L2)은 Ni, Ni-Alloy, Ti, Ti-Alloy 중 적어도 하나로 형성될 수 있으며, 그 두께는 10nm ~ 500nm 정도로 형성될 수 있다.
상기 제1베리어층(L2) 위에는 전도층(L3)이 형성되며, 상기 전도층(L3)은 Cu 또는 Cu-Alloy 로 이루어질 수 있으며, 그 두께는 500nm ~ 5000nm로 형성될 수 있다. 상기 전도층(L3)은 Cu를 포함하는 금속으로 다른 층에 비해 두껍게 형성됨으로써, 낮은 동작 전압을 제공할 수 있고, 또 고 전류 인가시에도 안정적인 동작 특성을 제공할 수 있다. 상기 전도층(L3)은 본딩 물질(예: Au)에 비해 저항성(resistivity)이 우수하여, 전기적인 특성을 개선시켜 줄 수 있다.
상기 전도층(L3) 위에는 제2베리어층(L4)이 형성된다. 상기 제2베리어층(L4)은 고온의 환경에서 상기 전도층(L3)에 의한 상기 본딩층(L5)의 전기적 특성이 감 소되는 것을 차단해 준다. 상기 제2베리어층(L4)은 Ni, Ni-Alloy, Ti, Ti-Alloy 중 적어도 하나로 형성될 수 있으며, 그 두께는 10nm ~ 500nm 정도로 형성될 수 있다.
상기 전도층(L3)의 아래/위에 제1베리어층(L2) 및 제2베리어층(L4)를 적층시켜 줌으로써, 상기 오믹 접촉층(L1)과 본딩층(L5)의 전기적인 특성이 감소되는 것을 방지할 수 있다.
상기 제2베리어층(L4) 위에는 본딩층(L5)이 형성되며, 상기 본딩층(L5)은 Au, Al, Cu, Cu-Alloy 중에 적어도 하나로 단층 또는 다층으로 형성될 수 있다. 상기 본딩층(L5)은 와이어 등의 본딩을 위한 접합성을 고려하여 형성될 수 있으며, 그 두께는 500nm ~ 3000nm로 형성될 수 있다.
실시 예의 전극(115)은 오믹 접촉층(L1), 제1베리어층(L2), 전도층(L3), 제2베리어층(L4), 본딩층(L5)의 적층 구조로서, 예컨대 Cr/Ni/Cu/Ni/Au 등의 구조로 적층될 수 있다. 이러한 적층 구조를 갖는 전극(115)은 하이 파워 칩 제작시 상기 전도층(L3)의 두께를 Cu를 통해 증가시킬 수 있어, 낮은 동작 전압과 하이 파워 칩에서 안적적인 패드 특성을 제공할 수 있다.
도 4 내지 도 14는 도 1의 제조과정을 나타낸 도면이다.
도 4 및 도 5를 참조하면, 기판(101)은 성장 장비에 로딩되고, 그 위에 2족 내지 6족 원소의 화합물 반도체가 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착 기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(101)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(101)의 상면에는 요철 패턴이 형성될 수 있다. 또한 상기 기판(101) 위에는 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴이 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수 있다. 상기 버퍼층 또는 언도프드 반도체층은 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
상기 기판(101) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다.
상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포 함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110), 상기 활성층(120) 및 상기 제2도전형 반도체층(130)은 발광 구조물(135)로 정의될 수 있다. 또한 상기 제2도전형 반도체층(130) 위에는 제3도전형 반도체층 예컨대, N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접 합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다.
개별 칩 경계 영역(채널 영역)에는 채널층(140)이 형성된다. 상기 채널층(140)은 마스크 패턴을 이용하여 개별 칩 영역의 둘레에 형성되며, 링 형상, 루프 형상, 프레임 형상 등으로 형성될 수 있다. 상기 채널층(140)은 산화물, 질화물 또는 절연층의 재질 중에서 선택될 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다. 이러한 채널층(140)은 스퍼터링 방법 또는 증착 방법 등을 이용하여 형성할 수 있다.
도 5 및 도 6을 참조하면, 상기 제2도전형 반도체층(130) 위에는 전류 블록킹층(145)이 형성된다. 상기 채널층(140)은 마스크 패턴을 이용하여 형성되며, 상기 전류 블록킹층(145)과 동일한 물질 또는 다른 물질로 형성될 수 있으며, 이러한 물질 차이에 따라 그 형성 순서는 변경될 수 있다.
상기 전류 블록킹층(145)은 반도체층보다 낮은 전기 전도성을 갖도록 형성될 수 있다. 상기 전류 블록킹층(145)은 예컨대, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiO2 중 적어도 하나의 물질을 포함할 수 있다. 상기 전류 블록킹층(145)은 마스크 패턴을 이용하여 형성될 수 있는데, 이때 전극이 형성된 영역에 대응되게 형성될 수 있다. 상기 전류 블록킹 층(145)은 전극 패턴과 동일한 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 6 및 도 7을 참조하면, 상기 제2도전형 반도체층(130) 위에 오믹층(150)이 형성되어 오믹 접촉된다. 상기 오믹층(150)은 상기 제2도전형 반도체층(130)과 상기 전류 블록킹층(145)의 위에 형성되어, 접촉 저항을 낮추어 줄 수 있다.
상기 전류 블록킹층(145)은 그 주변 영역에 비해 거의 전류가 흐르지 않기 때문에, 전류를 확산시켜 공급할 수 있다.
상기 오믹층(150)의 단부(152)는 상기 채널층(140)의 위까지 덮는 형태로 형성될 수 있다. 하나의 칩 영역에서 상기 오믹층(150)의 단부(152)는 상기 채널층(140)의 내측 단과 일정 폭(D2)만큼 겹쳐짐으로써, 상기 채널층(140)의 내측 단을 보호할 수 있다.
상기 오믹층(150)의 단부(152)는 하나의 칩 경계에서 소정 거리(D1)만큼 이격됨으로써, 개별 칩의 외측에 노출되지 않게 할 수 있다.
도 7 및 도 8을 참조하면, 오믹층(150) 위에는 전극층(160)이 형성된다. 상기 전극층(160)은 반사 기능을 포함하며, 입사되는 광을 반사시켜 주어 광 추출 효율을 개선시켜 줄 수 있다. 상기 전극층(160)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다. 또한 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 전도성 산화물질을 이용하여 다층으로 형성할 수 있으며, 예컨대, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다.
상기 전극층(160)은 상기 오믹층(150)의 위에 형성되고, 그 단부(162)가 상기 채널층(140)에 접촉되지 않게 형성되므로, 상기 채널층(140)의 산화물 재료(ITO, SiO2)와 금속(예: Ag)의 접촉에 따른 접착력이 저하되는 문제나 칩 신뢰성 문제를 개선시켜 줄 수 있다.
도 8 및 도 9를 참조하면, 상기 전극층(160)의 위에는 접합층(170)이 형성된다. 상기 접합층(170)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 접합층(170)은 본딩층으로서, 상기 전극층(160)과 상기 채널층(140)의 위에 형성된다. 상기 접합층(170)은 칩의 경계 영역에 형성되며, 상기 전극층(160), 상기 오믹층(150)의 단부(152), 상기 채널층(140)에 접촉되어, 상기 층 사이의 접착력을 강화시켜 줄 수 있다.
상기 접합층(170)의 위에는 전도성 지지부재(175)가 형성되며, 상기 전도성 지지부재(175)는 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, GaN 등) 등으로 구현될 수 있다. 상기 전도성 지지부재(175)는 상기 접합층(170)에 본딩되거나, 도금층으로 형성되거나, 또는 전도성 시트 형태로 부착될 수 있다.
도 9 내지 도 11을 참조하면, 상기 전도성 지지부재(175)를 베이스에 위치시키고, 상기 발광 구조물(135) 위에 상기 기판을 배치하여, 상기 기판(101)을 제거하게 된다.
상기 기판(101)의 제거 방법은 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 제거할 수 있다. 상기 레이저 리프트 오프 방식은 상기 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하여 분리시키는 방식이다. 여기서, 상기 기판(101)과 제 1도전형 반도체층(110) 사이에 다른 반도체층(예: 버퍼층)이나 에어 갭이 있는 경우, 습식 식각 액을 이용하여 상기 기판을 분리할 수도 있다.
여기서, 상기 레이저는 상기 기판(101)과 반도체층 사이의 계면, 또는 두 반도체층 사이의 계면으로 조사될 때, 상기 채널층(140)이 투광성 물질인 경우 상기 레이저의 광이 투과됨으로써, 채널 영역에서 레이저에 의한 금속 파편 발생을 방지하고, 발광 구조물(135)의 각 층의 외벽을 보호할 수 있다.
상기 기판(101)이 제거된 상기 제 1도전형 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
도 11 및 도 12를 참조하면, 발광 구조물(135)은 칩과 칩 경계 영역(즉, 채널 영역)이 아이솔레이션 에칭으로 제거한다. 상기 아이솔레이션 에칭에 의해 제거된 영역(105)은 칩 경계 영역에서 상기 채널층(140)이 노출되는 정도로 에칭될 수 있으며, 이에 한정하지는 않는다. 상기 발광 구조물(135)의 측면(A1)은 경사지게 형성될 수 있다.
그리고, 상기 제1도전형 반도체층(110)의 상면에 대해 에칭을 수행하여, 러프니스 패턴(112)을 형성하게 된다. 상기 러프니스 패턴(112)은 광 추출 효율을 개선시켜 줄 수 있다.
도 12 내지 도 14를 참조하면, 상기 발광 구조물(135)의 둘레에 절연층(180)을 형성하게 된다. 상기 절연층(180)은 칩 둘레에 형성되는 데, 하단(182)은 상기 채널층(140)의 위에 형성되고, 상단(184)은 상기 제1도전형 반도체층(110)의 상면 둘레에 형성된다. 상기 절연층(180)은 상기 발광 구조물(135)의 둘레에 형성되어, 층들(110,120,130) 사이의 쇼트를 방지할 수 있다. 또한 상기 절연층(180) 및 상기 채널층(140)은 칩 내부로 습기가 침투하는 것을 방지할 수 있다.
상기 제1도전형 반도체층(110)의 위에는 전극(115)이 형성되며, 상기 전극(115)은 소정 패턴으로 형성하게 된다. 상기 절연층(180) 및 상기 전극(115)의 형성 과정은 칩 분리 전 또는 후에 수행될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전극(115)의 상면에 러프니스 패턴(미도시)이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극(115)은 도 3의 적층 구조와 같이, 오믹 접촉층(L1), 제1베리어층(L2), 전도층(L3), 제2베리어층(L4) 및 본딩층(L5)의 적층 구조로 형성된다.
도 3에 도시된 바와 같이, 상기 전극(115)은 패드 또는 패드에 연결된 전극 패턴을 포함한다. 상기 패드 및 전극 패턴은 스퍼터링, E-beam 증착 방법 또는 도금 방법을 이용하여 수 um 이하의 두께를 갖는, 다층 구조로 형성할 수 있다.
상기 전극(115)의 형성 방법은, 포토 레지스트를 코팅하고, 노광, 현상하여 선택 영역을 노출하게 패터닝한 후 상기 각 금속층을 형성하거나, 상기 각 금속층을 형성한 다음 상기 패터닝 공정을 수행할 수 있으며, 이러한 포토 레지스트 공정은 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 오믹 접촉층(L1)은 상기 제1도전형 반도체층의 상면 즉, N-face면에 접촉되며, 그 물질은 예컨대, Cr, Cr-Alloy, Al, Al-Alloy, Ti, Ti-Alloy, Ag, Ag-Alloy, Ni, Ni-Alloy 중 적어도 하나를 포함할 수 있다. 상기 오믹 접촉층(L1)의 두께는 0.5nm~100nm로 형성될 수 있다. 상기 오믹 접촉층(L1)은 광 반사를 위해 Al 등과 같은 반사 특성의 금속을 상층에 올려 다층 구조로 형성될 수 있다.
상기 오믹 접촉층(L1) 위에는 제1베리어층(L2)가 형성된다. 상기 제1베리어층(L2)는 고온의 환경에서 상기 전도층(L3)에 의한 상기 오믹층(L1)의 전기적 특성이 감소되는 것을 차단해 준다. 상기 제1베리어층(L2)은 Ni, Ni-Alloy, Ti, Ti-Alloy 중 적어도 하나로 형성될 수 있으며, 그 두께는 10nm ~ 500nm 정도로 형성될 수 있다.
상기 제1베리어층(L2) 위에는 전도층(L3)이 형성되며, 상기 전도층(L3)은 Cu 또는 Cu-Alloy 로 이루어질 수 있으며, 그 두께는 500nm ~ 5000nm로 형성될 수 있다. 상기 전도층(L3)은 Cu를 포함하는 금속으로 다른 층에 비해 두껍게 형성됨으로써, 낮은 동작 전압을 제공할 수 있고, 또 고 전류 인가시에도 안정적인 동작 특성을 제공할 수 있다.
상기 전도층(L3) 위에는 제2베리어층(L4)이 형성된다. 상기 제2베리어층(L4)은 고온의 환경에서 상기 전도층(L3)에 의한 상기 본딩층(L5)의 전기적 특성이 감소되는 것을 차단해 준다. 상기 제2베리어층(L4)은 Ni, Ni-Alloy, Ti, Ti-Alloy 중 적어도 하나로 형성될 수 있으며, 그 두께는 10nm ~ 500nm 정도로 형성될 수 있다.
상기 전도층(L3)의 아래/위에 제1베리어층(L2) 및 제2베리어층(L4)를 적층시 켜 줌으로써, 상기 오믹 접촉층(L1)과 본딩층(L5)의 전기적인 특성이 감소되는 것을 방지할 수 있다.
상기 제2베리어층(L4) 위에는 본딩층(L5)이 형성되며, 상기 본딩층(L5)은 Au, Al, Cu, Cu-Alloy 중에 적어도 하나로 단층 또는 다층으로 형성될 수 있다. 상기 본딩층(L5)은 와이어 등의 본딩을 위한 접합성을 고려하여 형성될 수 있으며, 그 두께는 500nm ~ 3000nm로 형성될 수 있다.
실시 예의 전극(115)은 오믹 접촉층(L1), 제1베리어층(L2), 전도층(L3), 제2베리어층(L4), 본딩층(L5)의 적층 구조로서, 예컨대 Cr/Ni/Cu/Ni/Au 등의 구조로 적층될 수 있다. 이러한 적층 구조를 갖는 전극(115)은 하이 파워 칩 제작시 상기 전도층(L3)의 두께를 Cu를 통해 증가시킬 수 있어, 낮은 동작 전압과 하이 파워 칩에서 안적적인 패드 특성을 제공할 수 있다.
그리고, 칩 경계를 기준으로 개별 칩 단위로 분리하게 된다. 이때 칩 단위의 분리 방식은 레이저로 이용할 수 있거나, 브레이킹 공정을 이용할 수 있다.
도 15는 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제2실시 예를 설명함에 있어서, 제1실시 예를 참조하여 설명하기로 한다.
도 15를 참조하면, 반도체 발광소자(100A)는 채널층(140)과 상기 접합층(170) 사이에 전극층(160A)이 형성된다. 상기 전극층(160A)은 상기 발광 구조물(135)보다 큰 직경 또는 더 넓은 면적으로 형성됨으로써, 광 반사 효율을 개선시켜 줄 수 있다.
또한 상기 전극층(160A)은 상기 오믹층(150)과 상기 채널층(140)의 아래에 형성되고, 칩 외부에 노출된다. 상기 오믹층(150)은 반도체층 영역보다 작은 직경으로 형성되며, 상기 전극층(160A)은 상기 반도체층 영역보다 큰 직경으로 형성하여 주게 된다.
제2실시 예는 제1실시 예와는 달리, 전극층(160A)을 칩 외측까지 연장하여 광 반사 효율을 개선시켜 줄 수 있다.
도 16은 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제3실시 예를 설명함에 있어서, 제1실시 예를 참조하여 설명하기로 한다.
도 16을 참조하면, 반도체 발광소자(100B)는 발광 구조물(135)의 아래에 오믹층(150A), 채널층(140), 전극층(160A), 접합층(170) 및 전도성 지지부재(175)가 배치된다.
상기 오믹층(150A)은 제2도전형 반도체층(130)의 아래에 오믹 접촉되고, 칩 외측까지 연장된다. 상기 오믹층(150A)은 상기 제2도전형 반도체층(130)부터 상기 채널층(140)의 아래까지 연장되어 배치될 수 있다.
상기 전극층(160A)은 상기 오믹층(150A)의 아래에 형성된다. 이에 따라 상기 오믹층(150A)과 상기 전극층(160A)은 상기 채널층(140)의 아래에서 적층된 구조로 형성되고, 칩 외측에 노출된다.
도 17은 제4실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이며, 도 18 은 도 17의 B-B 측 단면도이다. 제4실시 예를 설명함에 있어서, 제1실시 예를 참조하여 설명하기로 한다.
도 17 및 도 18을 참조하면, 반도체 발광소자(100C)는 채널층(140)과 전극층(160B) 사이에 캡핑층(155)이 형성된다. 상기 캡핑층(155)은 상기 채널층(140)의 물질과 접착력이 좋은 물질 예컨대, Ti, Ni, Pt, Pd, Cu, Al, Ir, Rh 등의 물질 중 어느 하나 또는 복수의 혼합 금속으로 이루어질 수 있다. 즉 상기 캡핑층(155)은 접착층으로서, 금속과 산화물 사이의 접착력을 개선시켜 주어, 칩 외측에서의 박리 문제를 개선시켜 줄 수 있다.
상기 캡핑층(155)은 상기 채널층(140)과 상기 전극층(160B) 사이에 형성되어, 상기 전극층(160B)의 접착력을 강화시켜 줄 수 있다.
또한 상기 캡핑층(155)의 내측단은 상기 채널층(140)과 상기 오믹층(150B) 사이를 통해 상기 제2도전형 반도체층(130)의 하면에 접촉될 수 있다. 이에 따라 상기 제2도전형 반도체층(130)은 상기 오믹층(150B), 상기 채널층(140), 전류 블록킹층(145), 상기 캡핑층(155)에 접촉되므로, 칩 외측에서는 상기 채널층(140)에 의해 보호를 받을 수 있으며, 칩 내측에서는 상기 오믹층(150B)과 상기 캡핑층(155)을 통해 전류가 제공될 수 있다.
여기서, 상기 캡핑층(155)은 상기 오믹층(150B) 보다 전기 전도성이 높기 때문에, 전류를 칩 외측으로 확산시켜 주는 효과가 있다.
상기 캡핑층(155)은 상기 오믹층(150B)와 이격되거나, 상기 오믹층(150B) 아래로 겹쳐지게 형성될 수 있다. 이러한 변형 예는 실시 예의 기술적 범위 내에서 구현될 수 있다. 또한 상기 캡핑층(155)의 하면에는 전극층(160B) 또는/및 상기 접합층(170)이 접촉될 수 있다.
도 18을 참조하면, 캡핑층(155)은 상기 오믹층(150B)과 상기 채널층(140)의 사이를 따라 루프 형상, 프레임 형상, 고리 형상 등으로 형성된다. 상기 캡핑층(155)의 내측단은 요철 형상으로 형성될 수 있으며, 이 경우 상기 오믹층(150B)이 상기 채널층(140B)과 상기 캡핑층(155)에 교대로 접촉되는 구조로 배치될 수 있다.
도 19는 제5실시 예에 따른 발광 소자 패키지의 단면도이다.
도 19를 참조하면, 발광 소자 패키지는 몸체부(20)와, 상기 몸체부(20)에 설치된 제1 리드 전극(31) 및 제2리드 전극(32)과, 상기 몸체부(20)에 설치되어 상기 제1리드전극(31) 및 제2리드전극(32)과 전기적으로 연결되는 실시 예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(40)를 포함한다.
상기 몸체부(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1리드 전극(31) 및 제2리드 전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1리드 전극(31) 및 제2 리드 전극(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 몸체부(20) 상에 설치되거나 상기 제1 리드전 극(31) 또는 제2리드 전극(32) 상에 설치될 수 있다.
상기 발광 소자(100)는 와이어를 통해 상기 제1 리드 전극(31)과 전기적으로 연결되며, 제2리드 전극(32)와는 다이 본딩 형태로 연결될 수 있다.
상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
상기 제1내지 제4실시 예에 따른 반도체 발광소자는 수지 재질이나 실리콘과 같은 반도체 기판, 절연 기판, 세라믹 기판 등에 패키징되고, 지시 장치, 조명 장치, 표시 장치 등의 광원으로 사용될 수 있다. 또한 상기 각 실시 예는 각 실시 예로 한정되지 않고, 상기에 개시된 다른 실시 예에 선택적으로 적용될 수 있으며, 각 실시 예로 한정하지는 않는다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 A-A측 단면도이다.
도 3은 도 1의 전극 구조를 나타낸 단면도이다.
도 4 내지 도 14는 도 1의 제조과정을 나타낸 도면이다.
도 15는 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 16은 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 17은 제4실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 18은 도 17의 B-B 측 단면도이다.
도 19는 제5실시 예에 따른 발광 소자 패키지를 나타낸 측 단면도이다.
Claims (16)
- 복수의 화합물 반도체층을 포함하는 발광 구조물;상기 화합물 반도체층 위에 전극;상기 화합물 반도체층 아래에 전극층을 포함하며,상기 전극은 상기 화합물 반도체층 위에 접촉된 오믹 접촉층; 상기 오믹 접촉층 위에 제1베리어층; 상기 제1베리어층 위에 구리를 포함하는 전도층; 상기 전도층 위에 제2베리어층; 및 상기 제2베리어층 위에 본딩층을 포함하는 반도체 발광소자.
- 제1항에 있어서, 상기 오믹 접촉층은 Cr, Cr-Alloy, Al, Al-Alloy, Ti, Ti-Alloy, Ag, Ag-Alloy, Ni, Ni-Alloy 중 적어도 하나를 포함하는 반도체 발광소자.
- 제1항 또는 제2항에 있어서, 상기 제1베리어층 및 상기 제2베리어층은 Ni, Ni-Alloy, Ti, Ti-Alloy 중 적어도 하나를 포함하는 반도체 발광소자.
- 제3항에 있어서, 상기 전도층의 두께는 500nm~5000nm 이며,상기 제1베리어층과 상기 제2베리어층은 10nm ~ 500nm로 형성되는 반도체 발광소자.
- 제3항에 있어서, 상기 화합물 반도체층의 상층은 N형 반도체층이며,상기 오믹 접촉층은 N-face 면에 접촉되는 반도체 발광소자.
- 제3항에 있어서, 상기 화합물 반도체층과 상기 전극층 사이에 오믹층; 상기 전극층 아래에 접합층; 및 상기 화합물 반도체층의 하면 둘레에 투광성의 채널층을 포함하는 반도체 발광소자.
- 제6항에 있어서, 상기 오믹층과 상기 화합물 반도체층 사이에 상기 오믹층보다 전기 전도성이 낮은 비 금속의 전류 블록킹층을 포함하는 반도체 발광소자.
- 제6항에 있어서, 상기 채널층은 투광성 산화물, 투광성 질화물, 및 투광성 절연물질 중 적어도 하나를 포함하는 반도체 발광소자.
- 제6항에 있어서, 상기 오믹층은 상기 채널층의 하면 내측에 접촉되며, 상기 채널층의 하면 외측에는 상기 전극층 또는 상기 접합층이 접촉되는 반도체 발광소자.
- 제6항에 있어서, 상기 채널층의 아래에 캡핑층을 포함하며,상기 캡핑층의 하면에는 상기 전극층 및 접합층 중 적어도 하나가 접촉되는 반도체 발광소자.
- 제10항에 있어서, 상기 캡핑층은 Ti, Ni, Pt, Pd, Cu, Al, Ir, Rh 물질 중 어느 하나 또는 복수의 혼합 금속으로 이루어지는 반도체 발광소자.
- 제1항에 있어서, 상기 전극층 아래에 전도성 지지부재를 포함하는 반도체 발광소자.
- 제1항에 있어서, 상기 화합물 반도체층 위에 러프니스 패턴을 포함하는 반도체 발광소자.
- 기판 위에 복수의 화합물 반도체층을 형성하는 단계;상기 화합물 반도체층 위에 전극층을 형성하는 단계;상기 기판을 제거하는 단계;상기 화합물 반도체층을 에칭하는 단계; 및상기 화합물 반도체층 위에 전극을 형성하는 단계를 포함하며,상기 전극 형성 단계는, 상기 화합물 반도체층 위에 오믹 접촉층을 형성하는 단계; 상기 오믹 접촉층 위에 제1베리어층을 형성하는 단계; 상기 제1베리어층 위에 구리를 포함한 전도층을 형성하는 단계; 상기 전도층 위에 제2베리어층을 형성하는 단계; 및 상기 제2베리어층 위에 본딩층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
- 제14항에 있어서, 상기 전극층 형성 전에,상기 화합물 반도체층의 상면 둘레에 투광성의 채널층을 형성하고, 상기 화합물 반도체층 위에 오믹층을 형성한 다음, 상기 오믹층 위에 반사 금속을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
- 제14항에 있어서, 상기 기판 제거 전에,상기 전극층 위에 접합층을 형성하고, 상기 접합층 위에 전도성 지지부재를 형성한 후, 상기 기판을 물리적 또는 화학적 방식으로 제거하는 반도체 발광소자 제조방법.
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