JP2000261042A - 半導体発光素子及びその製造方法 - Google Patents
半導体発光素子及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】ｎ型クラッド層とｐ型クラッド層との間のリー
ク電流を防止し、ＥＳＤ耐圧を向上させた半導体発光素
子及びその製造方法を提供すること。 【解決手段】上部電極１１まで形成した半導体発光素子
形成用ウェーハの発光素子と発光素子との間の素子分離
領域に、断面形状がＶ字状で深さがｎ型クラッド層３に
達する程度のトレンチ１２を形成し、シリコン酸化膜や
シリコン窒化膜等の絶縁膜１３で埋め込む。その後、Ｇ
ａＡｓ基板１の裏面を所定の厚さになるまで削り下部電
極１４を形成した後に、スクライブ工程によりＬＥＤ素
子にチップ化する。
ク電流を防止し、ＥＳＤ耐圧を向上させた半導体発光素
子及びその製造方法を提供すること。 【解決手段】上部電極１１まで形成した半導体発光素子
形成用ウェーハの発光素子と発光素子との間の素子分離
領域に、断面形状がＶ字状で深さがｎ型クラッド層３に
達する程度のトレンチ１２を形成し、シリコン酸化膜や
シリコン窒化膜等の絶縁膜１３で埋め込む。その後、Ｇ
ａＡｓ基板１の裏面を所定の厚さになるまで削り下部電
極１４を形成した後に、スクライブ工程によりＬＥＤ素
子にチップ化する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体発光素子及
びその製造方法のうち、特に、素子分離及びスクライブ
工程に関するものである。
びその製造方法のうち、特に、素子分離及びスクライブ
工程に関するものである。
【０００２】
【従来の技術】従来の半導体発光素子及びその製造方法
について図面を参照して説明する。図５は、従来のＬＥ
Ｄ(Light Emitting Diode)素子の断面図、また、図６
は従来の半導体発光素子の製造工程を説明する断面図で
ある。まず、図６（ａ）に示されるように、ＧａＡｓ基
板１０１上にｎ−ＧａＡｓ／ｎ−Ｉｎ０．５Ａｌ０．５
Ｐの１０層ペアからなる反射層１０２を形成し、次にｎ
型クラッド層１０３、Ｐ―活性層１０４、ｐ型クラッド
層１０５、ｐ型電流拡散層１０６、ｐ型コンタクト層１
０７および電流ブロック層１０９となるｎ型導電層１０
８を同一バッチで連続エピタキシャル成長により形成す
る。次に、図６（ｂ）に示されるように、レジストマス
クを用いてエッチングを行ない所定の径のｎ型電流ブロ
ック層１０９を形成する。その後、Ｉｎ酸化膜とＳｎ酸
化膜との混合膜であるＩＴＯ(Indium Tin Oxide)膜を
スパッタ法により全面に堆積させて透明電極１１０を形
成する。次に、透明電極１１０で覆われたｎ型電流ブロ
ック層１０９上の中央にＡｕを堆積し、上部電極１１１
を形成する。次に、ＧａＡｓ基板１０１の裏面を所定の
厚さまで薄くした後にＡｕＧｅからなる下部電極１１２
を形成する。
について図面を参照して説明する。図５は、従来のＬＥ
Ｄ(Light Emitting Diode)素子の断面図、また、図６
は従来の半導体発光素子の製造工程を説明する断面図で
ある。まず、図６（ａ）に示されるように、ＧａＡｓ基
板１０１上にｎ−ＧａＡｓ／ｎ−Ｉｎ０．５Ａｌ０．５
Ｐの１０層ペアからなる反射層１０２を形成し、次にｎ
型クラッド層１０３、Ｐ―活性層１０４、ｐ型クラッド
層１０５、ｐ型電流拡散層１０６、ｐ型コンタクト層１
０７および電流ブロック層１０９となるｎ型導電層１０
８を同一バッチで連続エピタキシャル成長により形成す
る。次に、図６（ｂ）に示されるように、レジストマス
クを用いてエッチングを行ない所定の径のｎ型電流ブロ
ック層１０９を形成する。その後、Ｉｎ酸化膜とＳｎ酸
化膜との混合膜であるＩＴＯ(Indium Tin Oxide)膜を
スパッタ法により全面に堆積させて透明電極１１０を形
成する。次に、透明電極１１０で覆われたｎ型電流ブロ
ック層１０９上の中央にＡｕを堆積し、上部電極１１１
を形成する。次に、ＧａＡｓ基板１０１の裏面を所定の
厚さまで薄くした後にＡｕＧｅからなる下部電極１１２
を形成する。
【０００３】次に、図６（ｃ）に示されるように、ウェ
ーハ表面の所定の位置にダイアモンドで浅くダイシング
してスクライブ位置を決定する。その後、ウェーハ裏面
に針を当てて、ウェーハを複数のチップにスクライブす
る。以上により図５に示されるようなＬＥＤ素子が製造
される。
ーハ表面の所定の位置にダイアモンドで浅くダイシング
してスクライブ位置を決定する。その後、ウェーハ裏面
に針を当てて、ウェーハを複数のチップにスクライブす
る。以上により図５に示されるようなＬＥＤ素子が製造
される。
【０００４】
【発明が解決しようとする課題】従来、ＬＥＤ等の半導
体発光素子を形成する際には、ＧａＡｓ基板１０１上に
発光素子を形成した後にダイシング及びスクライブ工程
によりチップに分けるため、チップ側壁にはパッシベー
ション膜となるようなものはなく、図７のＬＥＤの断面
図に示されているように、スクライブ工程後にｎ型クラ
ッド層１０３からｐ型クラッド層１０５にかけて導電性
のごみ１１４が付着した場合、リーク電流が発生すると
いう問題があった。図８の従来の半導体発光素子のＥＳ
Ｄ(Electro Static Destruction)耐圧不良発生分布図
に示されているように、従来、２００〜４００Ｖ程度の
低い電圧値でＥＳＤ耐圧不良が発生するしているのは、
チップ側壁に付着したごみ１１４によるリーク電流が原
因であると思われる。また、スクライブ前に浅くダイシ
ングするため、ＬＥＤチップ側壁上部に表面けがきによ
るダメージが発生するという問題があった。本発明は上
記のような事情を考慮し、ｎ型クラッド層とｐ型クラッ
ド層との間のリーク電流を防止し、ＥＳＤ耐圧を向上さ
せた半導体発光素子及びその製造方法を実現することを
目的としている。
体発光素子を形成する際には、ＧａＡｓ基板１０１上に
発光素子を形成した後にダイシング及びスクライブ工程
によりチップに分けるため、チップ側壁にはパッシベー
ション膜となるようなものはなく、図７のＬＥＤの断面
図に示されているように、スクライブ工程後にｎ型クラ
ッド層１０３からｐ型クラッド層１０５にかけて導電性
のごみ１１４が付着した場合、リーク電流が発生すると
いう問題があった。図８の従来の半導体発光素子のＥＳ
Ｄ(Electro Static Destruction)耐圧不良発生分布図
に示されているように、従来、２００〜４００Ｖ程度の
低い電圧値でＥＳＤ耐圧不良が発生するしているのは、
チップ側壁に付着したごみ１１４によるリーク電流が原
因であると思われる。また、スクライブ前に浅くダイシ
ングするため、ＬＥＤチップ側壁上部に表面けがきによ
るダメージが発生するという問題があった。本発明は上
記のような事情を考慮し、ｎ型クラッド層とｐ型クラッ
ド層との間のリーク電流を防止し、ＥＳＤ耐圧を向上さ
せた半導体発光素子及びその製造方法を実現することを
目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体発光素子は、半導体基板と、前記半導
体基板上に形成され活性層を介して下部クラッド層及び
上部クラッド層を有する発光層と、前記発光層上に形成
された前記上部クラッド層と同導電型の電流拡散層と、
前記電流拡散層上の所定の領域に形成された複数の電流
ブロック層と、前記電流拡散層上及び前記電流ブロック
層上に形成された透明電極と、前記各電流ブロック層上
の前記透明電極上に形成された複数の上部電極と、前記
上部電極間に形成された少なくとも下部クラッド層に達
する深さのトレンチと、前記トレンチ内に少なくとも内
壁を覆うように形成された絶縁膜とを具備したことを特
徴とするものである。また、前記絶縁膜はトレンチ内を
埋め込んでいることが望ましい。更に、前記トレンチは
断面形状がＶ字状の溝であることが望ましい。また、半
導体基板上に活性層を介して下部クラッド層及び上部ク
ラッド層を有する発光層を形成する工程と、前記発光層
上に前記上部クラッド層と同導電型の電流拡散層を形成
する工程と、前記電流拡散層上の所定の領域に選択的に
複数の電流ブロック層を形成する工程と、前記電流拡散
層上及び前記電流ブロック層上の全面に透明電極を形成
する工程と、前記電流ブロック層上の前記透明電極上に
各々上部電極を形成する工程と、前記上部電極間の所定
の領域に少なくとも下部クラッド層まで達する深さのト
レンチを形成する工程と、前記トレンチの内壁を絶縁膜
で覆う工程とを具備したことを特徴とする半導体発光素
子の製造方法がある。
に本発明の半導体発光素子は、半導体基板と、前記半導
体基板上に形成され活性層を介して下部クラッド層及び
上部クラッド層を有する発光層と、前記発光層上に形成
された前記上部クラッド層と同導電型の電流拡散層と、
前記電流拡散層上の所定の領域に形成された複数の電流
ブロック層と、前記電流拡散層上及び前記電流ブロック
層上に形成された透明電極と、前記各電流ブロック層上
の前記透明電極上に形成された複数の上部電極と、前記
上部電極間に形成された少なくとも下部クラッド層に達
する深さのトレンチと、前記トレンチ内に少なくとも内
壁を覆うように形成された絶縁膜とを具備したことを特
徴とするものである。また、前記絶縁膜はトレンチ内を
埋め込んでいることが望ましい。更に、前記トレンチは
断面形状がＶ字状の溝であることが望ましい。また、半
導体基板上に活性層を介して下部クラッド層及び上部ク
ラッド層を有する発光層を形成する工程と、前記発光層
上に前記上部クラッド層と同導電型の電流拡散層を形成
する工程と、前記電流拡散層上の所定の領域に選択的に
複数の電流ブロック層を形成する工程と、前記電流拡散
層上及び前記電流ブロック層上の全面に透明電極を形成
する工程と、前記電流ブロック層上の前記透明電極上に
各々上部電極を形成する工程と、前記上部電極間の所定
の領域に少なくとも下部クラッド層まで達する深さのト
レンチを形成する工程と、前記トレンチの内壁を絶縁膜
で覆う工程とを具備したことを特徴とする半導体発光素
子の製造方法がある。
【０００６】また、本発明の半導体発光素子は、半導体
基板と、前記半導体基板上に形成され活性層を介して下
部クラッド層及び上部クラッド層を有する発光層と、前
記発光層上に形成された前記上部クラッド層と同導電型
の電流拡散層と、前記電流拡散層上の所定の領域に形成
された電流ブロック層と、前記電流拡散層上及び前記電
流ブロック層上に形成された透明電極と、前記電流ブロ
ック層上の前記透明電極上に形成された上部電極と、少
なくとも同一側面上の前記下部クラッド層の側壁上から
前記上部クラッド層の側壁上にわたって形成された絶縁
膜とを具備したことを特徴とするものである。
基板と、前記半導体基板上に形成され活性層を介して下
部クラッド層及び上部クラッド層を有する発光層と、前
記発光層上に形成された前記上部クラッド層と同導電型
の電流拡散層と、前記電流拡散層上の所定の領域に形成
された電流ブロック層と、前記電流拡散層上及び前記電
流ブロック層上に形成された透明電極と、前記電流ブロ
ック層上の前記透明電極上に形成された上部電極と、少
なくとも同一側面上の前記下部クラッド層の側壁上から
前記上部クラッド層の側壁上にわたって形成された絶縁
膜とを具備したことを特徴とするものである。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の第
1の実施の形態にかかる半導体発光素子及びその製造方
法について説明する。図１は、本発明の第１の実施の形
態にかかる緑色ＬＥＤ素子の断面図、図２は、本発明の
第１の実施の形態にかかる半導体発光素子の製造工程を
説明した断面図である。まず、図２（ａ）に示されるよ
うに、例えば、約２５０μｍの厚さを有するＧａＡｓ基
板１上に０．５μｍ程度厚さののｎ型ＧａＡｓ層(図示
せず)をエピタキシャル成長により形成する。その後、
ｎ−ＧａＡｓ／ｎ−Ｉｎ０．５Ａｌ０．５Ｐの１０層ペ
アからなる合計で約０．７６μｍ程度の厚さの反射層２
を形成する。次に、Ｉｎ０．５Ａｌ０．５Ｐからなる約
０．６μｍ程度の厚さのｎ型クラッド層３、Ｉｎ０．５
(Ｇａ０．５５Ａｌ０．４５)０．５Ｐからなり不純物濃
度：約５Ｅ１６〜２Ｅ１７ｃｍ−３程度の約１．０μｍ
程度の厚さのＰ−活性層４、Ｉｎ０．５Ａｌ０．５Ｐか
らなる約１．０μｍ程度の厚さのｐ型クラッド層５、Ｇ
ａ０．２Ａｌ０．８Ａｓからなる約１．０μｍ程度の厚
さのｐ型電流拡散層６、ＧａＡｓからなる約０．０１μ
ｍ程度の厚さのｐ型コンタクト層７、Ｉｎ０．５(Ｇａ
１−ＸＡｌＸ)０．５Ｐ(１≧Ｘ＞０．５)からなる約
０．２μｍ程度の厚さのｎ型電流ブロック層９となるｎ
型導電層８を順次エピタキシャル成長により形成する。
ｎ型ＧａＡｓ層(図示せず)からｎ型導電層８までを形成
する工程は、同一バッチで連続して行なわれる。
1の実施の形態にかかる半導体発光素子及びその製造方
法について説明する。図１は、本発明の第１の実施の形
態にかかる緑色ＬＥＤ素子の断面図、図２は、本発明の
第１の実施の形態にかかる半導体発光素子の製造工程を
説明した断面図である。まず、図２（ａ）に示されるよ
うに、例えば、約２５０μｍの厚さを有するＧａＡｓ基
板１上に０．５μｍ程度厚さののｎ型ＧａＡｓ層(図示
せず)をエピタキシャル成長により形成する。その後、
ｎ−ＧａＡｓ／ｎ−Ｉｎ０．５Ａｌ０．５Ｐの１０層ペ
アからなる合計で約０．７６μｍ程度の厚さの反射層２
を形成する。次に、Ｉｎ０．５Ａｌ０．５Ｐからなる約
０．６μｍ程度の厚さのｎ型クラッド層３、Ｉｎ０．５
(Ｇａ０．５５Ａｌ０．４５)０．５Ｐからなり不純物濃
度：約５Ｅ１６〜２Ｅ１７ｃｍ−３程度の約１．０μｍ
程度の厚さのＰ−活性層４、Ｉｎ０．５Ａｌ０．５Ｐか
らなる約１．０μｍ程度の厚さのｐ型クラッド層５、Ｇ
ａ０．２Ａｌ０．８Ａｓからなる約１．０μｍ程度の厚
さのｐ型電流拡散層６、ＧａＡｓからなる約０．０１μ
ｍ程度の厚さのｐ型コンタクト層７、Ｉｎ０．５(Ｇａ
１−ＸＡｌＸ)０．５Ｐ(１≧Ｘ＞０．５)からなる約
０．２μｍ程度の厚さのｎ型電流ブロック層９となるｎ
型導電層８を順次エピタキシャル成長により形成する。
ｎ型ＧａＡｓ層(図示せず)からｎ型導電層８までを形成
する工程は、同一バッチで連続して行なわれる。
【０００８】次に、図２（ｂ）に示されるように、レジ
ストマスクを用いてｎ型導電層８を選択的にエッチング
し、約１２０μｍφ程度のｎ型電流ブロック層９を形成
する。次に、ｐ型コンタクト層７と後に形成する透明電
極１０との間の密着性を向上させる為に、表面上全面
に、例えば、ＺｎあるいはＺｎを含むＡｕをスパッタ法
により厚さ約１〜５ｎｍ程度形成し(図示せず)、その
後、Ａｒ：Ｏ＝１００：１、真空度：約１Ｅ−３Ｔｏｒ
ｒ、基板温度：約１５０〜２００℃の条件下で、スパッ
タ法により表面上全面にＩＴＯ膜を堆積させ、透明電極
１０を形成する。次に、透明電極１０を介してｎ型電流
ブロック層９上の中央に厚さ約１．０μｍ程度のＡｕを
堆積させ、約１００μｍφ程度の上部電極１１を形成す
る。次に、図２（ｃ）に示されるように、レジストマス
クを用いて、ＢＣｌ３とＣｌ ２との混合ガスを使用した
ＲＩＥ法による異方性エッチングを行なうことにより、
各々上部電極１１が形成されている各素子間の素子分離
領域となる領域に断面形状がＶ字状で、開口径が約３μ
ｍ程度のトレンチ１２を形成する。トレンチ１２の深さ
は、少なくともｎ型クラッド層３に達する程度で、且つ
ウェーハの強度を考慮し、約３〜５μｍ程度が望まし
い。
ストマスクを用いてｎ型導電層８を選択的にエッチング
し、約１２０μｍφ程度のｎ型電流ブロック層９を形成
する。次に、ｐ型コンタクト層７と後に形成する透明電
極１０との間の密着性を向上させる為に、表面上全面
に、例えば、ＺｎあるいはＺｎを含むＡｕをスパッタ法
により厚さ約１〜５ｎｍ程度形成し(図示せず)、その
後、Ａｒ：Ｏ＝１００：１、真空度：約１Ｅ−３Ｔｏｒ
ｒ、基板温度：約１５０〜２００℃の条件下で、スパッ
タ法により表面上全面にＩＴＯ膜を堆積させ、透明電極
１０を形成する。次に、透明電極１０を介してｎ型電流
ブロック層９上の中央に厚さ約１．０μｍ程度のＡｕを
堆積させ、約１００μｍφ程度の上部電極１１を形成す
る。次に、図２（ｃ）に示されるように、レジストマス
クを用いて、ＢＣｌ３とＣｌ ２との混合ガスを使用した
ＲＩＥ法による異方性エッチングを行なうことにより、
各々上部電極１１が形成されている各素子間の素子分離
領域となる領域に断面形状がＶ字状で、開口径が約３μ
ｍ程度のトレンチ１２を形成する。トレンチ１２の深さ
は、少なくともｎ型クラッド層３に達する程度で、且つ
ウェーハの強度を考慮し、約３〜５μｍ程度が望まし
い。
【０００９】次に、図２（ｄ）に示されるように、ＣＶ
Ｄ法により、シリコン酸化膜やシリコン窒化膜等の絶縁
膜１３でトレンチ内を埋め込む。次にＧａＡｓ基板１の
裏面をＧａＡｓ基板１の厚さが約１５０μｍ程度になる
まで薄くし、裏面全面にスパッタ法により厚さ２００ｎ
ｍ程度のＡｕＧｅを堆積させ、下部電極１４を形成す
る。次に、Ａｒ雰囲気中で４５０℃、１５分程度の熱処
理を行なう。その後、スクライブ工程を経て、図１に示
されるようなＬＥＤ素子にチップ化される。素子分離領
域にトレンチ１２を形成して絶縁膜１３で埋め込んでか
らスクライブを行なうことによって、チップ化した素子
の側壁に絶縁膜１３が形成されているので、スクライブ
後ＬＥＤ素子の側壁に導電性のごみが付着してもｐ型ク
ラッド層５とｎ型クラッド層３との間でリーク電流が発
生することはなく、ＥＳＤ耐圧は向上する。図３の本発
明にかかる半導体発光素子のＥＳＤ耐圧不良発生分布図
に示されているように、本発明による半導体発光素子を
製造することによって、２００〜４００Ｖ程度の低い耐
圧での不良発生を防止することができ、ＥＳＤ耐圧は向
上する。また、トレンチ１２の断面形状をＶ字状にする
ことによって、トレンチ１２内を埋め込む絶縁膜１３の
条件にかかわらず、スクライブ工程において、ウェーハ
の表面にダメージを与えることなく、トレンチ１２の中
央で左右対称にスクライブすることができ、両側壁に良
好に絶縁膜１３が形成されているＬＥＤ素子を得ること
ができる。
Ｄ法により、シリコン酸化膜やシリコン窒化膜等の絶縁
膜１３でトレンチ内を埋め込む。次にＧａＡｓ基板１の
裏面をＧａＡｓ基板１の厚さが約１５０μｍ程度になる
まで薄くし、裏面全面にスパッタ法により厚さ２００ｎ
ｍ程度のＡｕＧｅを堆積させ、下部電極１４を形成す
る。次に、Ａｒ雰囲気中で４５０℃、１５分程度の熱処
理を行なう。その後、スクライブ工程を経て、図１に示
されるようなＬＥＤ素子にチップ化される。素子分離領
域にトレンチ１２を形成して絶縁膜１３で埋め込んでか
らスクライブを行なうことによって、チップ化した素子
の側壁に絶縁膜１３が形成されているので、スクライブ
後ＬＥＤ素子の側壁に導電性のごみが付着してもｐ型ク
ラッド層５とｎ型クラッド層３との間でリーク電流が発
生することはなく、ＥＳＤ耐圧は向上する。図３の本発
明にかかる半導体発光素子のＥＳＤ耐圧不良発生分布図
に示されているように、本発明による半導体発光素子を
製造することによって、２００〜４００Ｖ程度の低い耐
圧での不良発生を防止することができ、ＥＳＤ耐圧は向
上する。また、トレンチ１２の断面形状をＶ字状にする
ことによって、トレンチ１２内を埋め込む絶縁膜１３の
条件にかかわらず、スクライブ工程において、ウェーハ
の表面にダメージを与えることなく、トレンチ１２の中
央で左右対称にスクライブすることができ、両側壁に良
好に絶縁膜１３が形成されているＬＥＤ素子を得ること
ができる。
【００１０】尚、トレンチ１２の断面形状は、Ｖ字状に
は限定されず、通常半導体装置の素子分離として用いら
れる形状でもよい。また、トレンチ１２内を埋め込む絶
縁膜１３は、トレンチ１２内を完全に埋め込む必要はな
く、トレンチ１２内壁を覆う程度堆積されていれば、効
果が得られる。尚、本発明の第１の実施の形態に限定さ
れず、緑以外の可視光製品のＬＥＤ素子にも適用するこ
とが可能である。次に、図４を参照して本発明の第２の
実施の形態について説明する。図４は、本発明の第２の
実施の形態にかかるＬＥＤ素子の断面図である。図４に
示されるようなＬＥＤ素子は内部狭窄タイプと称されて
おり、ｐ型クラッド層５を形成するまでは、第１の実施
の形態と同様なので説明を省略する。次に、Ｉｎ０．５
(Ｇａ１−ＸＡｌＸ)０．５Ｐ(１≧Ｘ＞０．５)からなる
約０．２μｍ程度の厚さのｎ型電流ブロック層２１とな
るｎ型導電層をエピタキシャル成長により形成する。こ
こまでの工程は、同一バッチで連続して行なわれる。次
に、レジストマスクを用いてｎ型導電層を選択的にエッ
チングし、約１２０μｍφ程度のｎ型電流ブロック層２
１を形成する。その後、表面上全面に、Ｇａ０． ２Ａｌ
０．８Ａｓからなる約５．０μｍ程度の厚さのｐ型電流
拡散層２２、ＧａＡｓからなる約０．０１μｍ程度の厚
さのｐ型コンタクト層２３、ｐ型コンタクト層２３と後
に形成する透明電極２４との間の密着性を向上させる為
の厚さ約１〜５ｎｍ程度ＺｎあるいはＺｎを含むＡｕ膜
(図示せず)、ＩＴＯ膜を堆積させた透明電極２４を順次
形成する。次に、ｎ型電流ブロック層２１上の中央に相
当する表面上に、厚さ約１．０μｍ程度のＡｕを堆積さ
せ、約１００μｍφ程度の上部電極２５を形成する。次
に、レジストマスクを用いて、ＲＩＥ法による異方性エ
ッチングを行なうことにより、各々上部電極２５が形成
されている各素子間の素子分離領域となる領域に断面形
状がＶ字状で、開口径が約３μｍ程度、深さが約７〜９
μｍ程度のトレンチを形成する。次に、ＣＶＤ法によ
り、シリコン酸化膜やシリコン窒化膜等の絶縁膜２６で
トレンチ内を埋め込む。次にＧａＡｓ基板１の裏面をＧ
ａＡｓ基板１の厚さが約１５０μｍ程度になるまで薄く
し、裏面全面にスパッタ法により厚さ２００ｎｍ程度の
ＡｕＧｅを堆積させ、下部電極２７を形成する。次に、
Ａｒ雰囲気中で４５０℃、１５分程度の熱処理を行な
う。その後、スクライブ工程を経て、図４に示されるよ
うなＬＥＤ素子にチップ化される。
は限定されず、通常半導体装置の素子分離として用いら
れる形状でもよい。また、トレンチ１２内を埋め込む絶
縁膜１３は、トレンチ１２内を完全に埋め込む必要はな
く、トレンチ１２内壁を覆う程度堆積されていれば、効
果が得られる。尚、本発明の第１の実施の形態に限定さ
れず、緑以外の可視光製品のＬＥＤ素子にも適用するこ
とが可能である。次に、図４を参照して本発明の第２の
実施の形態について説明する。図４は、本発明の第２の
実施の形態にかかるＬＥＤ素子の断面図である。図４に
示されるようなＬＥＤ素子は内部狭窄タイプと称されて
おり、ｐ型クラッド層５を形成するまでは、第１の実施
の形態と同様なので説明を省略する。次に、Ｉｎ０．５
(Ｇａ１−ＸＡｌＸ)０．５Ｐ(１≧Ｘ＞０．５)からなる
約０．２μｍ程度の厚さのｎ型電流ブロック層２１とな
るｎ型導電層をエピタキシャル成長により形成する。こ
こまでの工程は、同一バッチで連続して行なわれる。次
に、レジストマスクを用いてｎ型導電層を選択的にエッ
チングし、約１２０μｍφ程度のｎ型電流ブロック層２
１を形成する。その後、表面上全面に、Ｇａ０． ２Ａｌ
０．８Ａｓからなる約５．０μｍ程度の厚さのｐ型電流
拡散層２２、ＧａＡｓからなる約０．０１μｍ程度の厚
さのｐ型コンタクト層２３、ｐ型コンタクト層２３と後
に形成する透明電極２４との間の密着性を向上させる為
の厚さ約１〜５ｎｍ程度ＺｎあるいはＺｎを含むＡｕ膜
(図示せず)、ＩＴＯ膜を堆積させた透明電極２４を順次
形成する。次に、ｎ型電流ブロック層２１上の中央に相
当する表面上に、厚さ約１．０μｍ程度のＡｕを堆積さ
せ、約１００μｍφ程度の上部電極２５を形成する。次
に、レジストマスクを用いて、ＲＩＥ法による異方性エ
ッチングを行なうことにより、各々上部電極２５が形成
されている各素子間の素子分離領域となる領域に断面形
状がＶ字状で、開口径が約３μｍ程度、深さが約７〜９
μｍ程度のトレンチを形成する。次に、ＣＶＤ法によ
り、シリコン酸化膜やシリコン窒化膜等の絶縁膜２６で
トレンチ内を埋め込む。次にＧａＡｓ基板１の裏面をＧ
ａＡｓ基板１の厚さが約１５０μｍ程度になるまで薄く
し、裏面全面にスパッタ法により厚さ２００ｎｍ程度の
ＡｕＧｅを堆積させ、下部電極２７を形成する。次に、
Ａｒ雰囲気中で４５０℃、１５分程度の熱処理を行な
う。その後、スクライブ工程を経て、図４に示されるよ
うなＬＥＤ素子にチップ化される。
【００１１】本発明の第２の実施の形態にかかる半導体
発光素子も、第１の実施の形態にかかる半導体発光素子
と同様、チップ化されたＬＥＤ素子の側壁に絶縁膜２６
が形成されているため、導電性のごみが付着してもｐ型
クラッド層５とｎ型クラッド層３との間のリーク電流の
発生を防止することができ、ＥＳＤ耐圧を向上させるこ
とができる。また、トレンチの断面形状は特に限定され
ず、トレンチ内に埋め込まれる絶縁膜２６も完全に埋め
込まれずトレンチの内壁が覆われている程度でもよい。
また、
発光素子も、第１の実施の形態にかかる半導体発光素子
と同様、チップ化されたＬＥＤ素子の側壁に絶縁膜２６
が形成されているため、導電性のごみが付着してもｐ型
クラッド層５とｎ型クラッド層３との間のリーク電流の
発生を防止することができ、ＥＳＤ耐圧を向上させるこ
とができる。また、トレンチの断面形状は特に限定され
ず、トレンチ内に埋め込まれる絶縁膜２６も完全に埋め
込まれずトレンチの内壁が覆われている程度でもよい。
また、
【発明の効果】本発明によれば、基板上に形成されたＬ
ＥＤ素子間の素子分離領域にトレンチを形成し、絶縁膜
で少なくともトレンチ内壁を覆ってから各素子にスクラ
イブし各素子の側壁に絶縁膜を形成することによって、
導電性のごみが付着してもｐ型クラッド層とｎ型クラッ
ド層との間のリーク電流の発生を防止し、ＥＳＤ耐圧を
向上させることができる。また、トレンチの断面形状を
Ｖ字状にすることによって、スクライブ時に表面にダメ
ージを与えることなくトレンチの内壁両側に良好に絶縁
膜が形成されている状態で各素子に分離することができ
る。
ＥＤ素子間の素子分離領域にトレンチを形成し、絶縁膜
で少なくともトレンチ内壁を覆ってから各素子にスクラ
イブし各素子の側壁に絶縁膜を形成することによって、
導電性のごみが付着してもｐ型クラッド層とｎ型クラッ
ド層との間のリーク電流の発生を防止し、ＥＳＤ耐圧を
向上させることができる。また、トレンチの断面形状を
Ｖ字状にすることによって、スクライブ時に表面にダメ
ージを与えることなくトレンチの内壁両側に良好に絶縁
膜が形成されている状態で各素子に分離することができ
る。
【図１】本発明の第１の実施の形態にかかるＬＥＤ素子
の断面図。
の断面図。
【図２】本発明の第１の実施の形態にかかる半導体発光
素子の製造工程を説明した断面図。
素子の製造工程を説明した断面図。
【図３】本発明にかかる半導体発光素子のＥＳＤ耐圧不
良発生分布図。
良発生分布図。
【図４】本発明の第２の実施の形態にかかるＬＥＤ素子
の断面図。
の断面図。
【図５】従来のＬＥＤ素子の断面図。
【図６】従来の半導体発光素子の製造工程を説明した断
面図。
面図。
【図７】従来の半導体発光素子の問題例図。
【図８】従来の半導体発光素子のＥＳＤ耐圧不良発生分
布図。
布図。
１，１０１…ＧａＡｓ基板、 ２， １０２…反射層、 ３，１０３…ｎ型クラッド層、 ４， １０４…Ｐ−活性層、 ５， １０５…ｐ型クラッド層、 ６， ２２，１０６…ｐ型電流拡散層、 ７，２３，１０７…ｐ型コンタクト層、 ８， １０８…ｎ型導電層、 ９，２１，１０９…ｎ型電流ブロック層、 １０，２４，１１０…透明電極、 １１，２５，１１１…上部電極、 １２…トレンチ、 １３，２６…絶縁膜、 １４，２７，１１２…下部電極， １１３…表面ダイシング、 １１４…導電性ごみ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F041 AA25 AA43 CA04 CA12 CA34 CA35 CA74 CA75 CA76 CA77 CA85 CA88 CB11 CB15 5F045 AA19 AB32 AB33 AB40 BB14 CA10 HA16
Claims (7)
- 【請求項１】 半導体基板と、前記半導体基板上に形成
され活性層を介して下部クラッド層及び上部クラッド層
を有する発光層と、前記発光層上に形成された前記上部
クラッド層と同導電型の電流拡散層と、前記電流拡散層
上の所定の領域に形成された複数の電流ブロック層と、
前記電流拡散層上及び前記電流ブロック層上に形成され
た透明電極と、前記各電流ブロック層上の前記透明電極
上に形成された複数の上部電極と、前記上部電極間に形
成された少なくとも下部クラッド層に達する深さのトレ
ンチと、前記トレンチ内に少なくとも内壁を覆うように
形成された絶縁膜とを具備したことを特徴とする半導体
発光素子。 - 【請求項２】 前記絶縁膜はトレンチ内を埋め込んでい
ることを特徴とする請求項１記載の半導体発光素子。 - 【請求項３】 前記トレンチは断面形状がＶ字状の溝で
あることを特徴とずる請求項１または請求項２記載の半
導体発行素子。 - 【請求項４】 半導体基板上に活性層を介して下部クラ
ッド層及び上部クラッド層を有する発光層を形成する工
程と、前記発光層上に前記上部クラッド層と同導電型の
電流拡散層を形成する工程と、前記電流拡散層上の所定
の領域に選択的に複数の電流ブロック層を形成する工程
と、前記電流拡散層上及び前記電流ブロック層上の全面
に透明電極を形成する工程と、前記電流ブロック層上の
前記透明電極上に各々上部電極を形成する工程と、前記
上部電極間の所定の領域に少なくとも下部クラッド層ま
で達する深さのトレンチを形成する工程と、前記トレン
チの内壁を絶縁膜で覆う工程とを具備したことを特徴と
する半導体発光素子の製造方法。 - 【請求項５】 前記絶縁膜は前記トレンチを充填する程
度形成することを特徴とする請求項４記載の半導体発光
素子の製造方法。 - 【請求項６】 前記トレンチは断面形状をＶ字状に形成
することを特徴とする請求項４または請求項５記載の半
導体発光素子の製造方法。 - 【請求項７】 半導体基板と、前記半導体基板上に形成
され活性層を介して下部クラッド層及び上部クラッド層
を有する発光層と、前記発光層上に形成された前記上部
クラッド層と同導電型の電流拡散層と、前記電流拡散層
上の所定の領域に形成された電流ブロック層と、前記電
流拡散層上及び前記電流ブロック層上に形成された透明
電極と、前記電流ブロック層上の前記透明電極上に形成
された上部電極と、少なくとも同一側面上の前記下部ク
ラッド層の側壁上から前記上部クラッド層の側壁上にわ
たって形成された絶縁膜とを具備したことを特徴とする
半導体発光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5779199A JP2000261042A (ja) | 1999-03-05 | 1999-03-05 | 半導体発光素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5779199A JP2000261042A (ja) | 1999-03-05 | 1999-03-05 | 半導体発光素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000261042A true JP2000261042A (ja) | 2000-09-22 |
Family
ID=13065725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5779199A Abandoned JP2000261042A (ja) | 1999-03-05 | 1999-03-05 | 半導体発光素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000261042A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-03-05 JP JP5779199A patent/JP2000261042A/ja not_active Abandoned
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