JPH11340222A

JPH11340222A - 半導体デバイス及びその製造方法

Info

Publication number: JPH11340222A
Application number: JP14267298A
Authority: JP
Inventors: Shoji Sarayama; 正二皿山; Kiyoshi Yamaguchi; 清山口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-05-25
Filing date: 1998-05-25
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】この発明は、基板のダイシングストリートと半
導体素子との間のＳｉＯ₂膜のパターンや段差溝等でコ
ストが増大し絶縁膜やパッシベーション膜に多数のクラ
ックや膜剥がれが発生するという課題を解決しようとす
るものである。【解決手段】この発明は、基板に半導体素子を形成
し、この半導体素子を形成した前記基板を複数のチップ
形状の半導体デバイスに分離する半導体デバイス製造方
法において、前記基板の表面に接している膜を成膜する
工程の前に、真空容器内にて還元性ガスを主とした雰囲
気で前記基板上にプラズマ処理を施す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は端面発光型発光ダイ
オードアレイなどの半導体デバイス及びその製造方法に
関する。

【０００２】

【従来の技術】発光ダイオードアレイなどの半導体デバ
イスを製造する半導体デバイス製造方法においては、Ｇ
ａＡｓ系の基板（ウェハ）に結晶成長により複数の半導
体素子を形成した後、その上に絶縁膜やパッシベーショ
ン膜、電極などを形成し、次のウェハカット工程でダイ
シング法又はスクライブ法により基板を複数個のチップ
形状の半導体デバイスに分離している。ダイシング法は
基板をそのダイシングストリートに沿ってダイシングブ
レードで切削することで基板を各半導体デバイスに分離
し、スクライブ法は基板にスクライブ針で割溝を入れて
基板をその割溝から切断している。

【０００３】特開平７ー２６３３８０号公報には、半導
体デバイスを製造する際に基板を各半導体デバイスに分
離するためのダイシング工程で発生するチッピングを軽
減するために、基板のダイシングストリートと半導体素
子との間にＳｉＯ₂膜のパターンや段差等を設けるよう
にしたものが記載されている。

【０００４】

【発明が解決しようとする課題】上記特開平７ー２６３
３８０号公報記載のものでは、基板のダイシングストリ
ートと半導体素子との間にＳｉＯ₂膜のパターンや段差
溝等を設けるので、段差溝を形成するためのプロセスが
増えたり、絶縁膜やパッシベーション膜の端部とダイシ
ングストリートとの間に一定のマージンを設ける必要が
あり、このため、同一面積でのチップの取れ数が少なく
なる。これらのために、コストの増大につながる。

【０００５】半導体デバイス製造方法では、通常の絶縁
膜やパッシベーション膜をその形成プロセスで作製した
基板をウェハカット工程でダイシング法又はスクライブ
法により複数個のチップ形状の半導体デバイスに分離す
る際に、絶縁膜やパッシベーション膜にダイシングブレ
ードあるいはスクライブ針が接触した場合には、図１２
や図１３に示すように絶縁膜やパッシベーション膜に多
数のクラックや膜剥がれが発生してしまう。

【０００６】請求項１、３、５に係る発明は、半導体素
子のクラックや膜剥がれを発生すること無く半導体デバ
イスの分離を行うことができ、低コストで実現でき、同
一面積でのチップ取れ数を多くすることができる半導体
デバイス製造方法を提供することを目的とする。請求項
２、４、６に係る発明は、半導体素子のクラックや膜剥
がれがなく低コストにできる半導体デバイスを提供する
ことを目的とする。

【０００７】請求項７に係る発明は、発光ダイオードア
レイのクラックや膜剥がれを発生すること無く発光ダイ
オードアレイの分離を行うことができ、低コストで実現
でき、同一面積でのチップ取れ数を多くすることができ
る半導体デバイス製造方法を提供することを目的とす
る。請求項８に係る発明は、発光ダイオードアレイのク
ラックや膜剥がれがなく低コストにできる半導体デバイ
スを提供することを目的とする。

【０００８】請求項９に係る発明は、端面発光型発光ダ
イオードアレイのクラックや膜剥がれを発生すること無
く端面発光型発光ダイオードアレイの分離を行うことが
でき、低コストで実現でき、同一面積でのチップ取れ数
を多くすることができる半導体デバイス製造方法を提供
することを目的とする。請求項１０に係る発明は、端面
発光型発光ダイオードアレイのクラックや膜剥がれがな
く低コストにできる半導体デバイスを提供することを目
的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、基板に半導体素子を形成
し、この半導体素子を形成した前記基板を複数のチップ
形状の半導体デバイスに分離する半導体デバイス製造方
法において、前記基板の表面に接している膜を成膜する
工程の前に、真空容器内にて還元性ガスを主とした雰囲
気で前記基板上にプラズマ処理を施す。

【００１０】請求項２に係る発明は、請求項１記載の半
導体デバイス製造方法により製造したものである。請求
項３に係る発明は、請求項１記載の半導体デバイス製造
方法において、前記雰囲気は水素ガスを主とした雰囲気
である。請求項４に係る発明は、請求項３記載の半導体
デバイス製造方法により製造したものである。

【００１１】請求項５に係る発明は、請求項３記載の半
導体デバイス製造方法において、前記プラズマ処理の後
に、引き続き同じ真空容器内で前記基板の表面に接して
いる膜を成膜する。請求項６に係る発明は、請求項５記
載の半導体デバイス製造方法により製造したものであ
る。請求項７に係る発明は、請求項１記載の半導体デバ
イス製造方法において、前記半導体デバイスが発光ダイ
オードアレイである。

【００１２】請求項８に係る発明は、請求項７記載の半
導体デバイス製造方法により製造したものである。請求
項９に係る発明は、請求項７記載の半導体デバイス製造
方法において、前記発光ダイオードアレイが端面発光型
発光ダイオードアレイである。請求項１０に係る発明
は、請求項９記載の半導体デバイス製造方法により製造
したものである。

【００１３】

【発明の実施の形態】図１は本発明の一実施形態を示
す。この実施形態は、半導体デバイスとして端面発光型
発光ダイオードアレイを製造する半導体デバイス製造方
法の実施形態であり、半導体基板（ウェハ）上に結晶
成長により半導体素子としての端面発光型発光ダイオー
ドアレイを形成し、素子分離用マスクを基板上に形成
し、各半導体素子を分離し、絶縁膜前処理としてプ
ラズマ処理を基板上に行い、基板上に絶縁膜を形成
し、基板上にコンタクトホールを形成し、電極、配
線、パッドを基板上に形成し、ブローディングテスト
を行い、ウェハをダイシング法又はスクライブ法によ
りカットして各々半導体素子を含む半導体素子チップか
らなる半導体デバイスを分離する。

【００１４】この実施形態を具体的に説明すると、まず
最初に、図２に示すように、ＧａＡｓからなる基板１上
に順次に結晶成長により、ｎ型ＧａＡｓからなるバッフ
ァ層２を厚さ０．４μｍ、ｎ型Ａｌ₀．₄Ｇａ₀．₆Ａｓか
らなる下部クラッド層３を厚さ１．１５μｍ、Ａｌ₀．₂
Ｇａ₀．₈Ａｓからなる活性層４を厚さ０．０５μｍ、ｐ
型Ａｌ₀．₄Ｇａ₀．₆Ａｓからなる上部クラッド層５を厚
さ１．１５μｍ、ｐ型ＧａＡｓからなるキャップ層６を
厚さ０．２μｍ形成することで、半導体素子としての端
面発光型発光ダイオードの結晶成長層を形成する。

【００１５】次に、図３に示すようにキャップ層６の上
に素子分離用マスクとしてのエッチングマスク７をフォ
トリソグラフィ工程により形成し、図４に示すようにド
ライエッチング工程により基板１上の各半導体素子を電
気的、光学的に分離する。次に、図５に示すようにエッ
チングマスク７を除去した後、ＰＥ−ＣＶＤ法を用いて
絶縁膜８を基板１上に堆積する。

【００１６】このＰＥ−ＣＶＤ法による絶縁膜形成の前
処理としてプラズマ処理を基板１上に行う。このプラズ
マ処理は絶縁膜８を基板１上に堆積する反応容器と同一
の真空容器にて還元性ガスとしての水素ガスを主とした
雰囲気で基板１上に行う。このプラズマ処理の条件は次
の通りである。反応容器内のターゲットに印加する周波
数＝１３．５６ＭＨｚの高周波電力＝５０Ｗ、反応容器
内の圧力＝５００ｍＴｏｒｒ、基板温度＝３００℃、反
応時間＝１０分、反応容器内へ導入する還元性ガスとし
ての水素ガスの流量＝５００ｃｃ／分。

【００１７】その後、引き続いてプラズマ処理と同一の
反応容器内で次の条件で基板１上にＳｉＯ₂からなる絶
縁膜８を５０００Å成膜する。このＳｉＯ₂の成膜条件
は次の通りである。反応容器内のターゲットに印加する
高周波電力＝１００Ｗ、反応容器内の圧力＝５００ｍＴ
ｏｒｒ、基板温度＝３００℃、反応時間＝１２分、反応
容器内へ導入するＳｉＨ₄の流量＝３ｃｃ／分、反応容
器内へ導入するＮ₂Ｏの流量＝１００ｃｃ／分、反応容
器内へ導入するＨｅの流量＝５００ｃｃ／分。

【００１８】その後、図６に示すように絶縁膜８にフォ
トリソ、エッチング工程を経てコンタクトホール９を形
成する。このとき、従来技術のように基板上に絶縁膜が
形成されていないダイシングストリートやスクライブラ
インを形成する必要がある場合には、この工程で形成さ
れることになる。即ち、前記フォトリソ、エッチング工
程により、コンタクトホールと同様に最終的に分割され
るチップ間の境界領域として、基板上に絶縁膜が形成さ
れていない、ダイシングストリートやスクライブライン
が形成されることになる。その後、図７に示すように電
極、配線、パッドとしてＡｌからなる膜１０をコンタク
トホール９内及び絶縁膜８上に形成する。次に、図８に
示すようにフォトリソ、エッチング工程を経て電極、配
線、パッドとしてのＡｌからなる膜１０のパターン形成
を行い、基板１の裏面に裏面電極１１を形成する。

【００１９】以上で半導体デバイスとしての端面発光型
発光ダイオードアレイのウェハプロセスは終了であり、
図９に示すように一列に配列された複数の端面発光型発
光ダイオード２１、２２、２３・・・、電極、配線、パ
ッド１０、１０・・・を有する端面発光型発光ダイオー
ドアレイを複数個有するウェハが得られる。なお、図８
は図９のＡ−Ａ’線断面を示す。

【００２０】このウェハはダイシング法又はスクライブ
法によりチップ状にカットして各々半導体素子としての
端面発光型発光ダイオードアレイを含む半導体素子デバ
イスを分離する。このとき、プラズマ処理を行っている
ことで、図１０及び図１１に示すように絶縁膜８のクラ
ックや膜剥がれは発生しない。なお、図１０はウェハを
ダイシング法によりカットした場合を示し、図１１はウ
ェハをスクライブ法によりカットした場合を示す。

【００２１】この実施形態は、請求項１に係る発明の一
実施形態であり、基板１に半導体素子としての端面発光
型発光ダイオードアレイ２〜６を形成し、この半導体素
子２〜６を形成した前記基板１を複数のチップ形状の半
導体デバイスに分離する半導体デバイス製造方法におい
て、前記基板１の表面に接している最も外側の膜として
の絶縁膜８を成膜する工程の前に、真空容器内にて還元
性ガスを主とした雰囲気で前記基板１上にプラズマ処理
を施すので、絶縁膜にクラックや膜剥がれを発生させる
こと無く良好なウェハカットを実現できる。これによ
り、ダイシングストリートと絶縁膜の端部とのマージン
の考慮や特殊な段差溝の形成等を行うことなく、低コス
トの半導体デバイス製造方法を実現できる。また、各チ
ップ間の間隔を小さくすることが可能となり、同一面積
でのチップの取れ数を多くすることが可能となる。

【００２２】基板１の表面に接している膜としての絶縁
膜８を成膜する工程の前に、真空容器内にて還元性ガス
を主とした雰囲気で基板１上にプラズマ処理を施すこと
で、絶縁膜のクラックや膜剥がれを抑制できる原因は、
基板１の表面に接している膜８の密着性の向上がある。
還元性ガスを主とした雰囲気で基板上にプラズマ処理を
施すことで、基板表面の自然酸化膜が除去され或いは低
減され、その結果、基板表面に堆積された絶縁膜と基板
との密着性が向上する。

【００２３】また、この実施形態により製造された半導
体デバイスは、請求項２に係る発明の一実施形態であ
り、請求項１記載の半導体デバイス製造方法により製造
したので、絶縁膜にクラックや膜剥がれがなく、低コス
トにできる。

【００２４】また、この実施形態は、請求項３に係る発
明の一実施形態であり、請求項１記載の半導体デバイス
製造方法において、前記雰囲気は水素ガスを主とした雰
囲気であるので、絶縁膜にクラックや膜剥がれを発生さ
せること無く良好なウェハカットを実現できる。これに
より、ダイシングストリートと絶縁膜の端部とのマージ
ンの考慮や特殊な段差溝の形成等を行うことなく、低コ
ストの半導体デバイス製造方法を実現できる。また、各
チップ間の間隔を小さくすることが可能となり、同一面
積でのチップの取れ数を多くすることが可能となる。

【００２５】また、この実施形態により製造された半導
体デバイスは、請求項４に係る発明の一実施形態であ
り、請求項３記載の半導体デバイス製造方法により製造
したので、絶縁膜にクラックや膜剥がれがなく、低コス
トにできる。

【００２６】また、この実施形態は、請求項５に係る発
明の一実施形態であり、請求項３記載の半導体デバイス
製造方法において、前記プラズマ処理の後に、引き続き
同じ真空容器内で前記基板１の表面に接している膜とし
ての絶縁膜８を成膜するので、絶縁膜にクラックや膜剥
がれを発生させること無く良好なウェハカットを実現で
きる。これにより、ダイシングストリートと絶縁膜の端
部とのマージンの考慮や特殊な段差溝の形成等を行うこ
となく、低コストの半導体デバイス製造方法を実現でき
る。また、各チップ間の間隔を小さくすることが可能と
なり、同一面積でのチップの取れ数を多くすることが可
能となり、更に品質の良い半導体デバイスを製造するこ
とができる。

【００２７】また、この実施形態により製造された半導
体デバイスは、請求項６に係る発明の一実施形態であ
り、請求項５記載の半導体デバイス製造方法により製造
したので、絶縁膜にクラックや膜剥がれがなく、低コス
トにでき、更に品質が良くなる。

【００２８】また、この実施形態は、請求項７に係る発
明の一実施形態であり、請求項１記載の半導体デバイス
製造方法において、前記半導体デバイスが発光ダイオー
ドアレイであるので、発光ダイオードアレイの絶縁膜に
クラックや膜剥がれを発生させること無く良好なウェハ
カットを実現できる。これにより、ダイシングストリー
トと絶縁膜の端部とのマージンの考慮や特殊な段差溝の
形成等を行うことなく、低コストの発光ダイオードアレ
イ製造方法を実現できる。また、各チップ間の間隔を小
さくすることが可能となり、同一面積でのチップの取れ
数を多くすることが可能となる。

【００２９】また、この実施形態により製造された半導
体デバイスは、請求項８に係る発明の一実施形態であ
り、請求項７記載の半導体デバイス製造方法により製造
したので、発光ダイオードアレイの絶縁膜にクラックや
膜剥がれがなく、低コストにできる。

【００３０】また、この実施形態は、請求項９に係る発
明の一実施形態であり、請求項７記載の半導体デバイス
製造方法において、前記発光ダイオードアレイが端面発
光型発光ダイオードアレイであるので、端面発光型発光
ダイオードアレイの絶縁膜にクラックや膜剥がれを発生
させること無く良好なウェハカットを実現できる。これ
により、ダイシングストリートと絶縁膜の端部とのマー
ジンの考慮や特殊な段差溝の形成等を行うことなく、低
コストの端面発光型発光ダイオードアレイ製造方法を実
現できる。また、各チップ間の間隔を小さくすることが
可能となり、同一面積でのチップの取れ数を多くするこ
とが可能となる。

【００３１】このとき、各端面発光型発光ダイオードに
おいては、配線、パッドが形成されていない前方の光出
射端面より光が出射されるために、面発光型発光ダイオ
ード等の他の半導体デバイスに比較して、より一層絶縁
膜の膜剥がれやクラックを防ぐことによる、歩留まり向
上に効果がある。即ち、端面発光型発光ダイオードの光
出射端面より出た光が、その前方の基板領域で反射す
る。このとき、基板領域に形成されている絶縁膜に膜剥
がれやクラック等が発生している場合には、光量バラツ
キや発光パターンのバラツキにつながる。本発明はこう
した各種特性バラツキの低減に効果がある。

【００３２】また、この実施形態により製造された半導
体デバイスは、請求項１０に係る発明の一実施形態であ
り、請求項９記載の半導体デバイス製造方法により製造
したので、端面発光型発光ダイオードアレイの絶縁膜に
クラックや膜剥がれがなく、低コストにできる。

【００３３】上記実施形態において、プラズマ処理を、
水素ガスを主とした雰囲気の代りにＨｅ、Ｎ₂Ｏを主と
した雰囲気で行ったところ、上記実施形態の効果が得ら
れなかった。また、電極あるいは配線を機械的に保護し
たり、その信頼性を確保したりするために、パッシベー
ション膜をこれら電極、配線の上に形成した場合におい
ても、絶縁膜の堆積前に本発明のプラズマ処理を行って
いることで、ウェハカットの際のパッシベーション膜の
膜剥がれやクラックを防止することが可能となる。

【００３４】本発明は、端面発光型発光ダイオードアレ
イだけでなく面発光型発光ダイオードアレイにも有効で
あり、各面発光型発光ダイオードアレイの発光ダイオー
ド配列方向の分離を行う場合に絶縁膜のクラックや膜剥
がれを抑制することができる。また、本発明は、ＧａＡ
ｓ系の半導体デバイスの全てに適用することができ、発
光デバイスや電子デバイスに適用することができる。

【００３５】

【発明の効果】以上のように請求項１に係る発明によれ
ば、上記構成により、半導体素子のクラックや膜剥がれ
を発生すること無く半導体デバイスの分離を行うことが
でき、低コストで実現でき、同一面積でのチップ取れ数
を多くすることができる。請求項２に係る発明によれ
ば、上記構成により、半導体素子のクラックや膜剥がれ
がなく低コストにできる。

【００３６】請求項３に係る発明によれば、上記構成に
より、半導体素子のクラックや膜剥がれを発生すること
無く半導体デバイスの分離を行うことができ、低コスト
で実現でき、同一面積でのチップ取れ数を多くすること
ができる。請求項４に係る発明によれば、上記構成によ
り、半導体素子のクラックや膜剥がれがなく低コストに
できる。

【００３７】請求項５に係る発明によれば、上記構成に
より、半導体素子のクラックや膜剥がれを発生すること
無く半導体デバイスの分離を行うことができ、低コスト
で実現でき、同一面積でのチップ取れ数を多くすること
ができ、更に品質の良い半導体デバイスを製造すること
ができる。請求項６に係る発明によれば、上記構成によ
り、半導体素子のクラックや膜剥がれがなく低コストに
でき、更に品質が良くなる。

【００３８】請求項７に係る発明によれば、上記構成に
より、発光ダイオードアレイのクラックや膜剥がれを発
生すること無く発光ダイオードアレイの分離を行うこと
ができ、低コストで実現でき、同一面積でのチップ取れ
数を多くすることができる。請求項８に係る発明によれ
ば、上記構成により、発光ダイオードアレイのクラック
や膜剥がれがなく低コストにできる。

【００３９】請求項９に係る発明によれば、上記構成に
より、端面発光型発光ダイオードアレイのクラックや膜
剥がれを発生すること無く端面発光型発光ダイオードア
レイの分離を行うことができ、低コストで実現でき、同
一面積でのチップ取れ数を多くすることができる。請求
項１０に係る発明によれば、上記構成により、端面発光
型発光ダイオードアレイのクラックや膜剥がれがなく低
コストにできる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示す概略図である。

【図２】同実施形態の半導体素子形成工程を示す断面図
である。

【図３】同実施形態のエッチングマスク形成工程を説明
するための断面図である。

【図４】同実施形態の素子分離工程を説明するための断
面図である。

【図５】同実施形態の絶縁膜堆積工程を説明するための
断面図である。

【図６】同実施形態のコンタクトホール形成工程を説明
するための断面図である。

【図７】同実施形態の電極配線堆積工程を説明するため
の断面図である。

【図８】同実施形態の電極配線パターン形成及び裏面電
極形成工程を説明するための断面図である。

【図９】同実施形態で作成したウェハの一部を示す断面
図である。

【図１０】同実施形態で半導体基板をダイシング法によ
り分離したチップ形状の半導体デバイスを示す平面図で
ある。

【図１１】同実施形態で半導体基板をスクライブ法によ
り分離したチップ形状の半導体デバイスを示す平面図で
ある。

【図１２】従来のダイシング法により半導体基板を分離
したチップ形状の半導体デバイスを示す平面図である。

【図１３】従来のスクライブ法により半導体基板を分離
したチップ形状の半導体デバイスを示す平面図である。

【符号の説明】

１基板２バッファ層３下部クラッド層４活性層５上部クラッド層６キャップ層７エッチングマスク８絶縁膜９コンタクトホール１０Ａｌ膜１１裏面電極２１、２２、２３・・・端面発光型発光ダイオー
ド

Claims

【特許請求の範囲】

【請求項１】基板に半導体素子を形成し、この半導体素
子を形成した前記基板を複数のチップ形状の半導体デバ
イスに分離する半導体デバイス製造方法において、前記
基板の表面に接している膜を成膜する工程の前に、真空
容器内にて還元性ガスを主とした雰囲気で前記基板上に
プラズマ処理を施すことを特徴とする半導体デバイス製
造方法。
【請求項２】請求項１記載の半導体デバイス製造方法に
より製造したことを特徴とする半導体デバイス。
【請求項３】請求項１記載の半導体デバイス製造方法に
おいて、前記雰囲気は水素ガスを主とした雰囲気である
ことを特徴とする半導体デバイス製造方法。
【請求項４】請求項３記載の半導体デバイス製造方法に
より製造したことを特徴とする半導体デバイス。
【請求項５】請求項３記載の半導体デバイス製造方法に
おいて、前記プラズマ処理の後に、引き続き同じ真空容
器内で前記基板の表面に接している膜を成膜することを
特徴とする半導体デバイス製造方法。
【請求項６】請求項５記載の半導体デバイス製造方法に
より製造したことを特徴とする半導体デバイス。
【請求項７】請求項１記載の半導体デバイス製造方法に
おいて、前記半導体デバイスが発光ダイオードアレイで
あることを特徴とする半導体デバイス製造方法。
【請求項８】請求項７記載の半導体デバイス製造方法に
より製造したことを特徴とする半導体デバイス。
【請求項９】請求項７記載の半導体デバイス製造方法に
おいて、前記発光ダイオードアレイが端面発光型発光ダ
イオードアレイであることを特徴とする半導体デバイス
製造方法。
【請求項１０】請求項９記載の半導体デバイス製造方法
により製造したことを特徴とする半導体デバイス。