KR101643410B1 - 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지 - Google Patents

발광 소자, 발광 소자 제조방법 및 발광 소자 패키지 Download PDF

Info

Publication number
KR101643410B1
KR101643410B1 KR1020100020413A KR20100020413A KR101643410B1 KR 101643410 B1 KR101643410 B1 KR 101643410B1 KR 1020100020413 A KR1020100020413 A KR 1020100020413A KR 20100020413 A KR20100020413 A KR 20100020413A KR 101643410 B1 KR101643410 B1 KR 101643410B1
Authority
KR
South Korea
Prior art keywords
light emitting
layer
emitting structure
light
emitting device
Prior art date
Application number
KR1020100020413A
Other languages
English (en)
Other versions
KR20110101425A (ko
Inventor
박경욱
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020100020413A priority Critical patent/KR101643410B1/ko
Publication of KR20110101425A publication Critical patent/KR20110101425A/ko
Application granted granted Critical
Publication of KR101643410B1 publication Critical patent/KR101643410B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

실시예에 따른 발광 소자는 전도성 지지부재; 상기 전도성 지지부재 상에 형성되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상면의 전 영역에 광추출패턴이 형성된 발광 구조물; 상기 발광 구조물 상에 전극; 및 상기 발광 구조물의 상면 및 측면에 형성된 패시베이션층을 포함한다.

Description

발광 소자, 발광 소자 제조방법 및 발광 소자 패키지{LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE}
실시예는 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 관한 것이다.
발광 다이오드(LED)는 전기 에너지를 빛으로 변환하는 반도체 소자의 일종이다. 발광 다이오드는 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다. 이에 기존의 광원을 발광 다이오드로 대체하기 위한 많은 연구가 진행되고 있으며, 발광 다이오드는 실내외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등 등의 조명 장치의 광원으로서 사용이 증가되고 있는 추세이다.
실시예는 광 추출 효율 및 신뢰성이 향상된 발광 소자를 제공한다.
실시예에 따른 발광 소자는 전도성 지지부재; 상기 전도성 지지부재 상에 형성되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상면의 전 영역에 광추출패턴이 형성된 발광 구조물; 상기 발광 구조물 상에 전극; 및 상기 발광 구조물의 상면 및 측면에 형성된 패시베이션층을 포함한다.
실시예에 따른 발광 소자 제조방법은 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물을 형성하는 단계; 상기 발광 구조물 아래에 전도성 지지부재를 형성하는 단계; 상기 발광 구조물 상면에 광추출패턴을 형성하는 단계; 상기 발광 구조물의 칩 경계 영역에 아이솔레이션 에칭을 실시하는 단계; 상기 발광 구조물의 상면 및 측면에 패시베이션층을 형성하는 단계; 및 상기 발광 구조물 상에 전극을 형성하는 단계를 포함한다.
실시예에 따른 발광 소자 패키지는 몸체; 상기 몸체에 설치된 제1 전극층 및 제2 전극층; 및 상기 몸체에 설치되어 상기 제1 전극층 및 제2 전극층과 전기적으로 연결되는 발광 소자를 포함하며, 상기 발광 소자는 전도성 지지부재와, 상기 전도성 지지부재 상에 형성되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상면의 전 영역에 광추출패턴이 형성된 발광 구조물과, 상기 발광 구조물 상에 전극과, 상기 발광 구조물의 상면 및 측면에 형성된 패시베이션층을 포함한다.
실시예는 광 추출 효율 및 신뢰성이 향상된 발광 소자를 제공할 수 있다.
도 1은 실시예에 따른 발광 소자의 측단면도
도 2 내지 도 14는 실시예에 따른 발광 소자의 제조방법을 설명하는 도면
도 15는 다른 실시예에 따른 발광 소자의 측단면도
도 16은 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 대해 설명한다.
도 1은 실시예에 따른 발광 소자(100)의 측단면도이다.
도 1을 참조하면, 실시예에 따른 발광 소자(100)는 전도성 지지부재(175), 상기 전도성 지지부재(175) 상에 형성되어 빛을 생성하며, 상면의 전 영역에 광추출패턴(112)이 형성된 발광 구조물(135)과, 상기 발광 구조물(135) 상에 전극(115)과, 상기 발광 구조물(135)의 상면 및 측면에 형성된 패시베이션층(180)을 포함할 수 있다.
또한, 상기 전도성 지지부재(175) 및 상기 발광 구조물(145) 사이에는 보호부재(140), 오믹층(150), 반사층(160), 접합층(170) 및 전류 블록킹층(145)이 형성될 수 있다.
상기 발광 구조물(135)은 복수의 화합물 반도체층, 예를 들어, 제1 도전형 반도체층(130), 활성층(140) 및 제2 도전형 반도체층(150)을 포함하며, 상기 제1,2 도전형 반도체층(130,150)으로부터 제공되는 전자 및 정공이 상기 활성층(140)에서 재결합(Recombination)됨으로써 빛을 생성할 수 있다.
상기 전도성 지지부재(175)는 상기 발광 구조물(135)을 지지하며 상기 전극(115)과 함께 상기 발광 구조물(135)에 전원을 제공할 수 있다. 상기 전도성 지지부재(175)는 예를 들어, 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, Sic 등) 중 적어도 하나를 포함할 수 있다. 상기 전도성 지지부재(175)의 두께는 상기 발광 소자(100)의 설계에 따라 달라질 수 있으나, 예를 들어, 30μm 내지 500μm의 두께를 가질 수 있다.
상기 전도성 지지부재(175) 상에는 상기 접합층(170)이 형성될 수 있다. 상기 접합층(170)은 본딩층으로서, 상기 반사층(160)과 상기 보호부재(140) 아래에 형성된다. 상기 접합층(170)은 외측면이 노출되며, 상기 반사층(160), 상기 오믹층(150)의 단부 및 상기 보호부재(140)에 접촉되어, 상기 층들 사이의 접착력을 강화시켜 줄 수 있다.
상기 접합층(170)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 접합층(170) 상에는 상기 반사층(160)이 형성될 수 있다. 상기 반사층(160)은 상기 발광 구조물(135)로부터 입사되는 빛을 반사시켜 주어, 상기 발광 소자(100)의 발광 효율을 개선시켜 줄 수 있다.
상기 반사층(160)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또는, 상기 금속 또는 합금과 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 구체적으로는, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층될 수 있다.
상기 반사층(160) 상에는 상기 오믹층(150)이 형성될 수 있다. 상기 오믹층(150)은 상기 제2 도전형 반도체층(130)에 오믹 접촉되어 상기 발광 구조물(135)에 전원이 원활히 공급되도록 하며, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등으로 구현될 수 있다.
즉, 상기 오믹층(150)은 투광성 전도층과 금속을 선택적으로 사용할 수 있으며, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
상기 오믹층(150) 내에는 상기 제2 도전형 반도체층(130)과 접촉하도록 전류 블록킹층(Current Blocking Layer, CBL)(145)이 형성될 수 있다. 상기 전류 블록킹층(145)은 상기 전극(115)과 수직 방향으로 적어도 일부가 중첩되도록 형성될 수 있으며, 이에 따라 상기 전극(115)과 상기 전도성 지지부재(175) 사이의 최단 거리로 전류가 집중되는 현상을 완화하여 상기 발광 소자(100)의 발광 효율을 향상시킬 수 있다.
상기 전류 블록킹층(145)은 전기 절연성을 갖는 재질, 상기 반사층(160) 또는 상기 접합층(170)보다 전기 전도성이 낮은 재질 및 상기 제2 도전형 반도체층(130)과 쇼트키 접촉을 형성하는 재질 중 적어도 하나를 이용하여 형성될 수 있으며, 예를 들어, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiOx, Ti, Al, Cr 중 적어도 하나를 포함한다.
한편, 상기 전류 블록킹층(145)은 상기 오믹층(150)과 상기 제2 도전형 반도체층(130) 사이에 형성되거나, 상기 반사층(160)과 상기 오믹층(150) 사이에 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
상기 접합층(170)의 상면의 둘레 영역에는 상기 보호부재(140)가 형성될 수 있다. 즉, 상기 보호부재(140)는 상기 발광 구조물(135)과 상기 접합층(170) 사이의 둘레 영역에 형성될 수 있다.
상기 보호부재(140)는 상기 발광 구조물(135) 및 상기 전도성 지지부재(175)가 전기적 쇼트를 일으키는 것을 최소화할 수 있으며, 상기 발광 구조물(135) 및 상기 전도성 지지부재(175) 사이의 틈새로 수분 등이 침투되는 것을 방지할 수 있다.
상기 보호부재(140)는 전기 절연성을 갖는 재질, 상기 반사층(160) 또는 상기 접합층(170)보다 전기 전도성이 낮은 재질 및 상기 제2 도전형 반도체층(130)과 쇼트키 접촉을 형성하는 재질 중 적어도 하나를 이용하여 형성될 수 있으며, 예를 들어, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiOx, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
상기 오믹층(150) 및 상기 보호부재(140) 상에는 상기 발광 구조물(135)이 형성될 수 있다.
상기 발광 구조물(135)은 복수의 3족 내지 5족 원소의 화합물 반도체층을 포함할 수 있으며, 예를 들어, 제1 도전형 반도체층(110), 상기 제1 도전형 반도체층(110) 아래에 활성층(120), 상기 활성층(120) 아래에 상기 제2 도전형 반도체층(130)을 포함할 수 있다.
상기 제1 도전형 반도체층(110)은 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1 도전형 반도체층(110)이 N형 반도체층인 경우, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1 도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(120)은 상기 제1 도전형 반도체층(110) 아래에 형성되며, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수도 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 제2 도전형 반도체층(130)은 상기 활성층(120) 아래에 형성되며, 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형 반도체층(130)이 P형 반도체층인 경우, 상기 제2 도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함할 수 있다.
한편, 상기 발광 구조물(135)은 상기 제2 도전형 반도체층(130) 아래에 N형 반도체층을 포함할 수 있다. 또한 상기 제1 도전형 반도체층(110)이 P형 반도체층이고, 상기 제2 도전형 반도체층(130)이 N형 반도체층으로 구현될 수도 있다. 이에 따라 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 발광 구조물(135)의 측면은 복수개의 칩을 개별 칩 단위로 구분하는 아이솔레이션(isolation) 에칭에 의해 경사를 가질 수 있으며, 상기 아이솔레이션 에칭에 의해 상기 보호부재(140)의 상면의 일부가 노출될 수 있다.
또한, 상기 발광 구조물(135)의 상면에는 전 영역을 걸쳐 상기 광추출패턴(112)이 형성될 수 있다. 상기 광추출패턴(112)은 표면에서 전반사되는 빛의 양을 최소화하여 상기 발광 소자(100)의 광 추출 효율을 향상시킬 수 있다.
한편, 실시예에서는 상기 광추출패턴(112)이 상기 패시베이션층(180)의 아래에도 형성되게 된다. 즉, 상기 광추출패턴(112)과 상기 패시베이션층(180)은 적어도 일부 영역이 수직 방향으로 중첩될 수 있다. 이에 따라, 상기 발광 소자(100)의 광 추출 효율이 극대화되는 한편, 상기 패시베이션층(180)과 상기 제1 도전형 반도체층(110) 사이가 쉽게 박리되는 것이 방지되어 상기 발광 소자(100)의 신뢰성이 향상될 수 있다.
상기 광추출패턴(112)은 랜덤한 형상 및 배열을 갖거나, 원하는 형상 및 배열을 갖도록 형성될 수 있다.
예를 들어, 상기 광추출패턴(112)은 50nm 내지 3000nm의 주기를 갖는 광 결정(Photonic Crystal) 구조로 배열되어 형성될 수 있다. 상기 광 결정 구조는 간섭 효과 등에 의해 특정 파장 영역의 빛을 외부로 효율적으로 추출할 수 있다.
또한, 상기 광추출패턴(112)은 원기둥, 다각기둥, 원뿔, 다각뿔, 원뿔대, 다각뿔대 등 다양한 형상을 갖도록 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(135)의 상면에는 상기 전극(115)이 형성될 수 있다. 상기 전극(115)은 소정의 패턴 형상으로 분기될 수 있으며, 이에 대해 한정하지는 않는다.
이때, 상기 제1 도전형 반도체층(110)의 상면에 상기 광추출패턴(112)이 형성되므로, 제조 공정에 의해 상기 전극(115)의 상면에도 상기 광추출패턴(112)에 대응하는 패턴이 자연스럽게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극(115)은 상기 제1 도전형 반도체층(110)의 상면 즉, N-face 면에 접촉될 수 있다. 또한, 상기 전극(115)은 적어도 하나의 패드, 상기 패드에 연결된 적어도 한 가지 형상의 전극 패턴이 동일 또는 상이한 적층 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(135)의 상면 및 측면에는 상기 패시베이션층(180)이 형성될 수 있다. 구체적으로, 상기 패시베이션층(180)은 일단(184)이 상기 제1 도전형 반도체층(110)의 상면에 배치되고, 상기 발광 구조물(135)의 측면을 따라 타단(182)이 상기 보호부재(140)의 상면에 배치되도록 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 패시베이션층(180)은 상기 발광 구조물(135)이 외부 전극 등과 전기적 쇼트를 일으키는 것을 방지할 수 있으며, 전기 절연성 및 투광성을 갖는 재질, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 등으로 형성될 수 있다.
이하, 실시예에 따른 발광 소자(100)의 제조방법에 대해 상세히 설명한다. 다만, 앞에서 설명한 것과 중복되는 내용은 생략하거나 간략히 설명한다.
도 2 내지 도 14는 실시예에 따른 발광 소자(100)의 제조방법을 설명하는 도면이다.
도 2를 참조하면, 성장기판(101) 상에 상기 발광 구조물(135)을 형성할 수 있다.
상기 성장기판(101)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(135)은 상기 성장기판(101) 상에 상기 제1 도전형 반도체층(110), 활성층(120) 및 제2 도전형 반도체층(130)을 순차적으로 성장함으로써 형성될 수 있다.
상기 발광 구조물(135)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
한편, 상기 발광 구조물(135) 및 상기 성장기판(101) 사이에는 둘 사이의 격자 상수 차이를 완화하기 위해 버퍼층(미도시)이 형성될 수도 있다.
도 3을 참조하면, 상기 발광 구조물(135) 상에 칩 경계 영역을 따라 상기 보호부재(140)를 형성할 수 있다.
상기 보호부재(140)는 패턴닝된 마스크를 이용하여 개별 칩 영역의 둘레에 형성될 수 있으며, 링 형상, 루프 형상, 프레임 형상 등으로 형성될 수 있다. 상기 보호부재(140)는 예를 들어, 전자빔(E-beam) 증착, 스퍼터링(Sputtering), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 이용하여 형성할 수 있다.
도 4를 참조하면, 상기 제2 도전형 반도체층(130) 상에 상기 전류 블록킹층(145)을 형성할 수 있다. 상기 전류 블록킹층(145)은 패터닝된 마스크를 이용하여 형성될 수 있다.
상기 전류 블록킹층(145)은 상기 전극(115)과 수직 방향으로 적어도 일부가 중첩되는 위치에 형성되어, 전류가 상기 발광 구조물(135) 내의 특정 영역으로 편중되는 현상을 완화할 수 있다.
도 5 및 도 6을 참조하면, 상기 제2 도전형 반도체층(130) 및 상기 전류 블록킹층(145) 상에 상기 오믹층(150)을 형성하고, 상기 오믹층(150) 상에 상기 반사층(160)을 형성할 수 있다.
상기 오믹층(150) 및 상기 반사층(160)은 예를 들어, 전자빔(E-beam) 증착, 스퍼터링(Sputtering), PECVD(Plasma Enhanced Chemical Vapor Deposition) 중 어느 하나의 방법에 의해 형성될 수 있다.
도 7을 참조하면, 상기 반사층(160) 및 상기 보호부재(140) 상에 상기 접합층(170)을 형성하고, 상기 접합층(170) 상에 상기 전도성 지지부재(175)를 형성할 수 있다.
상기 접합층(170)은 상기 반사층(160), 상기 오믹층(150)의 단부 및 상기 보호부재(140)에 접촉되어, 상기 층들 사이의 접착력을 강화시켜 줄 수 있다.
상기 전도성 지지부재(175)는 별도의 시트(sheet)로 준비되어 상기 접합층(170) 상에 부착되는 본딩 방식에 의해 형성되거나, 도금 방식, 증착 방식 등에 의해 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
도 7 및 도 8을 참조하면, 도 7의 발광 소자를 180도 뒤집은 후에, 상기 성장기판(101)을 제거할 수 있다.
상기 성장기판(101)은 레이저 리프트 오프(Laser Lift Off) 또는 에칭 중 적어도 하나의 방법에 의해 제거될 수 있다.
상기 성장기판(101)을 제거함에 따라, 상기 제1 도전형 반도체층(110)의 표면이 노출될 수 있다.
도 9를 참조하면, 노출된 상기 제1 도전형 반도체층(110) 상의 칩 경계 영역에 제1 마스크(148)를 형성할 수 있다.
상기 제1 마스크(148)은 예를 들어, 포토 레지스트(Photo Resist) 또는 금속 재질 중 어느 하나로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
도 10을 참조하면, 상기 제1 도전형 반도체층(110)의 상면에 상기 광추출패턴(112)을 형성한다. 이때, 상기 제1 마스크(148)에 의해 가려지는 제1 도전형 반도체층(110) 상면의 영역을 제외하고 상기 광추출패턴(112)이 형성될 수 있다.
상기 광추출패턴(112)은 랜덤한 형상 및 배열을 갖거나, 원하는 형상 및 배열을 갖도록 형성될 수 있다.
랜덤한 형상을 갖는 광추출패턴(112)은, 상기 발광 구조물(135)의 상면에 웨트 에칭을 실시하거나, 표면을 연마하는 등의 물리적 방법을 통해 형성될 수 있다.
원하는 형상 및 배열을 갖는 광추출패턴(112)은, 상기 제1 도전형 반도체층(110)의 상면에 원하는 상기 광추출패턴(112)의 형상에 대응하는 패턴을 포함하는 패턴 마스크를 형성하고, 상기 패턴 마스크를 따라 에칭 공정을 실시함으로써 형성될 수 있다.
상기 광추출패턴(112)을 형성한 후에는, 상기 제1 마스크(148)를 제거할 수 있다.
도 11을 참조하면, 상기 제1 도전형 반도체층(110)의 상면의 상기 광추출패턴(112) 상에 제2 마스크(149)를 형성할 수 있다.
상기 제2 마스크(149)는 복수 개의 발광 소자를 개별 발광 소자 단위로 구분하기 위한 아이솔레이션(Isolation) 에칭을 실시하기 위해 형성될 수 있으며, 예를 들어, 상기 광추출패턴(112)의 전 영역 상에 형성되거나, 상기 광추출패턴(112)이 형성된 영역 중 일부 둘레 영역을 제외하고 형성될 수 있다.
상기 제2 마스크(149)는 예를 들어, 포토 레지스트(Photo Resist) 또는 금속 재질 중 어느 하나로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
도 12를 참조하면, 상기 제2 마스크(149)를 사이로 상기 발광 구조물(135)의 칩 경계 영역(105)에 아이솔레이션 에칭을 실시하여 복수 개의 발광 소자를 개별 발광 소자 단위로 구분할 수 있다.
상기 아이솔레이션 에칭은 예를 들어, ICP(Inductively Coupled Plasma)와 같은 드라이 에칭 또는 KOH, H2SO4, H3PO4와 같은 에천트를 사용한 웨트 에칭을 사용하여 실시될 수 있으나, 이에 대해 한정하지는 않는다.
상기 발광 구조물(135)의 측면은 상기 아이솔레이션 에칭에 의해 도시된 것처럼 경사진 측면을 가질 수 있다. 또한, 상기 아이솔레이션 에칭에 의해 상기 보호부재(140)의 상면이 일부 노출될 수 있다.
도 13을 참조하면, 상기 발광 구조물(135) 상에 상기 전극(115)을 형성하고, 상기 발광 구조물(135)의 상면 및 측면에 상기 패시베이션층(180)을 형성할 수 있다.
이때, 상기 패시베이션층(180)의 일단(184)은 상기 제1 도전형 반도체층(110)의 상면에 배치되고, 상기 발광 구조물(135)의 측면을 따라 타단(182)은 상기 보호부재(140)의 상면에 배치될 수 있다.
도 14를 참조하면, 도 13의 발광 소자를 개별 발광 소자 단위로 분리시키는 칩 분리 공정을 실시함으로써 실시예에 따른 발광 소자(100)를 제공할 수 있다.
상기 칩 분리 공정은 예를 들어, 블레이드(blade) 등을 이용해 물리적인 힘을 가하여 칩을 분리시키는 브레이킹 공정, 칩 경계에 레이저를 조사하여 칩을 분리시키는 레이저 스크리빙 공정, 습식 또는 건식 식각을 포함하는 에칭 공정 등을 포함할 수 있으나, 이에 대해 한정하지는 않는다.
도 15는 다른 실시예에 따른 발광 소자(100B)의 측단면도이다. 상기 발광 소자(100B)에 대한 설명에 있어서, 앞에서 설명한 것과 중복되는 내용은 생략하거나 간략히 설명한다.
도 15를 참조하면, 상기 발광 소자(100B)는 전도성 지지부재(175), 상기 전도성 지지부재(175) 상에 형성되어 빛을 생성하며, 상면의 전 영역에 광추출패턴(112) 및 결합홈(113)이 형성된 발광 구조물(135)과, 상기 발광 구조물(135) 상에 전극(115)과, 상기 발광 구조물(135)의 상면, 측면 및 상기 결합홈(113)에 형성된 패시베이션층(180)을 포함할 수 있다.
상기 발광 소자(100B)는 도 1의 발광 소자(100)에 비해 상기 결합홈(113)의 존부를 제외하고는 동일하다.
상기 결합홈(113)은 상기 발광 구조물(110), 즉, 제1 도전형 반도체층(110) 의 상면에 형성될 수 있다. 그리고, 상기 패시베이션층(180)의 일단(184)은 상기 결합홈(113)에 삽입될 수 있다.
상기 패시베이션층(180)은 상기 발광 구조물(135)의 상면 및 측면에 형성되게 되는데, 이 경우, 상기 패시베이션층(180)과 상기 발광 구조물(135) 사이의 결합력이 약하여 박리 현상이 발생할 수 있다.
따라서, 실시예에서는 상기 패시베이션층(180)의 일단(184)이 상기 결합홈(113)에 삽입되도록 형성함으로써, 상기 패시베이션층(180)과 상기 발광 구조물(135) 사이의 결합력을 보완하여 상기 발광 소자(100B)의 신뢰성을 향상시킬 수 있다.
도 16은 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다.
도 16을 참조하면, 실시예에 따른 발광 소자 패키지는 몸체(20)와, 상기 몸체(20)에 설치된 제1 전극층(31) 및 제2 전극층(32)과, 상기 몸체(20)에 설치되어 상기 제1 전극층(31) 및 제2 전극층(32)과 전기적으로 연결되는 실시예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(40)를 포함한다.
상기 몸체(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극층(31) 및 제2 전극층(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 전극층(31) 및 제2 전극층(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 몸체(20) 상에 설치되거나 상기 제1 전극층(31) 또는 제2 전극층(32) 상에 설치될 수 있다.
상기 발광 소자(100)는 상기 제1 전극층(31) 및 제2 전극층(32)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (14)

  1. 전도성 지지부재;
    상기 전도성 지지부재 상에 형성되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상면에 광추출패턴이 형성된 발광 구조물;
    상기 발광 구조물 상에 전극; 및
    상기 발광 구조물의 상면 및 측면에 형성된 패시베이션층을 포함하며,
    상기 패시베이션층은 상기 광추출패턴과 적어도 일부 영역이 중첩되며,
    상기 광추출패턴은 상기 발광 구조물의 상면에 형성되는 상기 패시베이션층의 저면에도 배치되는 발광 소자.
  2. 삭제
  3. 제 1항에 있어서,
    상기 전극의 상면에 상기 광추출패턴에 대응하는 요철패턴이 형성된 발광 소자.
  4. 제 1항에 있어서,
    상기 광추출패턴은 원기둥, 다각기둥, 원뿔, 다각뿔, 원뿔대 또는 다각뿔대 중 적어도 하나의 형상을 갖는 발광 소자.
  5. 제 1항에 있어서,
    상기 패시베이션층은 전기 절연성 및 투광성을 갖는 재질로 형성된 발광 소자.
  6. 제 5항에 있어서,
    상기 패시베이션층은 SiO2, SiOx, SiOxNy, Si3N4 또는 Al2O3 중 적어도 하나를 포함하는 발광 소자.
  7. 제 1항에 있어서,
    상기 발광 구조물의 상면에 결합홈이 형성되며, 상기 결합홈 내에 상기 패시베이션층의 일단이 삽입되는 발광 소자.
  8. 제 1항에 있어서,
    상기 전도성 지지부재 및 상기 발광 구조물 사이에 보호부재를 포함하는 발광 소자.
  9. 제 1항에 있어서,
    상기 전도성 지지부재 및 상기 발광 구조물 사이에 오믹층 및 반사층 중 적어도 하나를 포함하는 발광 소자.
  10. 제 1항에 있어서,
    상기 전도성 지지부재 및 상기 발광 구조물 사이에 상기 전극과 적어도 일부가 중첩되도록 형성된 전류 블록킹층을 포함하는 발광 소자.
  11. 전도성 지지부재;
    상기 전도성 지지부재 상에 형성되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상면에 광추출패턴이 형성된 발광 구조물;
    상기 발광 구조물 상에 전극; 및
    상기 발광 구조물의 상면 및 측면에 형성된 패시베이션층을 포함하며,
    상기 발광 구조물의 상면에 결합홈이 형성되며, 상기 결합홈 내에 상기 패시베이션층의 일단이 배치되는 발광 소자.
  12. 제 11항에 있어서,
    상기 결합홈은 상기 제1 도전형 반도체층의 상면에 형성되며,
    상기 결합홈 내에 배치되는 상기 패시베이션층의 일단은 상기 광추출패턴 보다 낮게 배치되는 발광소자.
  13. 제 11항에 있어서,
    상기 광추출패턴은 상기 발광 구조물의 상면에 형성되는 상기 패시베이션층의 저면에도 배치되는 발광소자.
  14. 몸체;
    상기 몸체에 설치된 제1 전극층 및 제2 전극층; 및
    상기 몸체에 설치되어 상기 제1 전극층 및 제2 전극층과 전기적으로 연결되는 발광 소자를 포함하며,
    상기 발광 소자는 제1항 및 제3항 내지 제13항 중 어느 하나의 발광소자를 포함하는 발광 소자 패키지.
KR1020100020413A 2010-03-08 2010-03-08 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지 KR101643410B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100020413A KR101643410B1 (ko) 2010-03-08 2010-03-08 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100020413A KR101643410B1 (ko) 2010-03-08 2010-03-08 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020160092861A Division KR101750207B1 (ko) 2016-07-21 2016-07-21 발광 소자 및 발광 소자 패키지

Publications (2)

Publication Number Publication Date
KR20110101425A KR20110101425A (ko) 2011-09-16
KR101643410B1 true KR101643410B1 (ko) 2016-07-28

Family

ID=44953441

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100020413A KR101643410B1 (ko) 2010-03-08 2010-03-08 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지

Country Status (1)

Country Link
KR (1) KR101643410B1 (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101438818B1 (ko) * 2008-04-01 2014-09-05 엘지이노텍 주식회사 발광다이오드 소자
KR100986461B1 (ko) * 2008-05-08 2010-10-08 엘지이노텍 주식회사 발광 소자 및 그 제조방법
KR101438826B1 (ko) * 2008-06-23 2014-09-05 엘지이노텍 주식회사 발광장치

Also Published As

Publication number Publication date
KR20110101425A (ko) 2011-09-16

Similar Documents

Publication Publication Date Title
KR101014155B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101020963B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR100986353B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
EP2518782B1 (en) Light emitting device and light emitting device package
KR100974787B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
JP5650446B2 (ja) 半導体発光素子
KR100986374B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
US7973329B2 (en) Semiconductor light emitting device
JP5816243B2 (ja) 発光素子及び発光素子パッケージ
KR20130120615A (ko) 발광 소자 및 발광 소자 패키지
KR20110103608A (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101034144B1 (ko) 발광 소자, 발광 소자 제조방법, 발광 소자 패키지 및 조명 시스템
KR101064049B1 (ko) 반도체 발광소자 및 그 제조방법, 발광소자 패키지
KR20110096680A (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR20120129449A (ko) 자외선 발광 소자
KR102353570B1 (ko) 발광소자 및 이를 구비한 발광 소자 패키지
KR100999701B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR102250516B1 (ko) 발광소자
KR102200000B1 (ko) 발광소자 및 조명시스템
KR20110118333A (ko) 발광 소자, 발광 소자 제조방법, 발광 소자 패키지, 및 조명 시스템
KR101750207B1 (ko) 발광 소자 및 발광 소자 패키지
KR20160145413A (ko) 적색 발광소자, 적색 발광소자의 제조방법 및 발광소자 패키지
KR101643410B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101648810B1 (ko) 발광 소자, 발광 소자 제조방법, 발광 소자 패키지, 조명 시스템
KR20120022091A (ko) 발광 소자, 발광 소자 제조방법, 발광 소자 패키지 및 조명 시스템

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190612

Year of fee payment: 4