DE102012101409A1

DE102012101409A1 - Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip

Info

Publication number: DE102012101409A1
Application number: DE102012101409A
Authority: DE
Inventors: Patrick Rode; Lutz Höppel; Norwin von Malm; Stefan Illek; Albrecht Kieslich; Siegfried Herrmann
Original assignee: Osram Opto Semiconductors GmbH
Current assignee: Ams Osram International GmbH
Priority date: 2011-12-23
Filing date: 2012-02-22
Publication date: 2013-06-27
Also published as: DE112012005360A5; US20140319547A1; CN104040738B; US9825198B2; WO2013092004A1; CN104040738A; TWI523260B; TW201336106A

Abstract

Es wird ein Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips (1) angegeben, wobei ein Schichtverbund (10) mit einer Hauptebene (3), die den Schichtverbund (10) in einer vertikalen Richtung begrenzt, und mit einer Halbleiterschichtenfolge (2) mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich (20) bereitgestellt wird, wobei in dem Schichtverbund (10) eine Mehrzahl von Ausnehmungen (31) ausgebildet ist, die sich von der Hauptebene (3) in Richtung des aktiven Bereichs (20) erstrecken. Auf der Hauptebene (3) wird eine Planarisierungsschicht ausgebildet, sodass die Ausnehmungen zumindest teilweise mit Material der Planarisierungsschicht (6) befüllt werden. Material der Planarisierungsschicht (6) wird zumindest bereichsweise zum Einebenen der Planarisierungsschicht entfernt. Die Halbleiterchips (1) werden fertig gestellt, wobei für den Halbleiterchip (1) aus der Halbleiterschichtenfolge (2) zumindest ein Halbleiterkörper (200) hervorgeht. Weiterhin wird ein optoelektronischer Halbleiterchip angegeben.

Description

Die vorliegende Anmeldung betrifft ein Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips sowie einen optoelektronischen Halbleiterchip.
Für optoelektronische Halbleiterbauelementen wie beispielsweise Lumineszenzdiodenchips sind oftmals mehrere Lagen übereinander angeordneter und strukturierter Schichten erforderlich, beispielsweise für die elektrische Kontaktierung der Bauelemente. Die Strukturierung der Schichten kann dazu führen, dass vergleichsweise steile Stufen oder Kanten durch nachfolgende Schichten überformt werden müssen. An solchen Stellen besteht die Gefahr, dass diese beim Abscheiden der Schicht nicht an jeder Stelle ausreichend beschichtet werden, was beispielsweise zu einem elektrischen Kurzschluss zwischen zwei elektrisch voneinander zu isolierenden Schichten führen kann.
Eine Aufgabe ist es, ein Verfahren zum Herstellen von optoelektronischen Halbleiterchips anzugeben, mit dem die Halbleiterchips auf einfache und zuverlässige Weise hergestellt werden können. Weiterhin soll ein optoelektronischer Halbleiterchip mit einer hohen Zuverlässigkeit angegeben werden.
Diese Aufgabe wird durch ein Verfahren beziehungsweise einen optoelektronischen Halbleiterchip gemäß den unabhängigen Patentansprüchen gelöst. Ausgestaltungen und Weiterbildungen sind Gegenstand der abhängigen Patentansprüche.
Gemäß einer Ausführungsform wird bei einem Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips ein Schichtverbund mit einer Hauptebene bereitgestellt, die den Schichtverbund in einer vertikalen Richtung begrenzt. Der Schichtverbund weist weiterhin eine Halbleiterschichtenfolge mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich auf. Im Schichtverbund ist eine Mehrzahl von Ausnehmungen ausgebildet, die sich von der Hauptebene in Richtung des aktiven Bereichs erstrecken. Eine Planarisierungsschicht wird auf der Hauptebene ausgebildet, sodass die Ausnehmungen zumindest teilweise mit Material der Planarisierungsschicht befüllt werden. Zum Einebnen der Planarisierungsschicht wird zumindest bereichsweise Material der Planarisierungsschicht entfernt. Die Halbleiterchips werden fertig gestellt, wobei für jeden Halbleiterchip aus der Halbleiterschichtenfolge ein Halbleiterkörper hervorgeht. Das Fertigstellen umfasst beispielsweise das Vereinzeln des Schichtverbunds in Halbleiterchips.
Unter einer vertikalen Richtung wird eine senkrecht zu einer Haupterstreckungsebene der Halbleiterschichten der Halbleiterschichtenfolge verlaufende Richtung verstanden.
Unter der Hauptebene wird insbesondere diejenige Ebene verstanden, die unmittelbar vor der Abscheidung des Materials der Planarisierungsschicht den Schichtverbund in vertikaler Richtung begrenzt. Das heißt, der Schichtverbund ragt an keiner Stelle über die Hauptebene hinaus. Mit anderen Worten weist der Schichtverbund ausgehend von der Hauptebene Vertiefungen in Form der Ausnehmungen auf, jedoch keine Erhebungen, die sich in vertikaler Richtung über die Hauptebene hinaus erstrecken.
Die Hauptebene stellt weiterhin eine mathematische Ebene dar. Das heißt, die Hauptebene kann beispielsweise durch einen Aufpunkt und zwei die Ebene aufspannende Vektoren definiert werden. Vorzugsweise verläuft die Hauptebene parallel zur Haupterstreckungsebene der Halbleiterschichten der Halbleiterschichtenfolge.
Die Halbleiterschichtenfolge erstreckt sich vorzugsweise in vertikaler Richtung zwischen einer ersten Hauptfläche und einer zweiten Hauptfläche. Die zweite Hauptfläche ist auf der der Hauptebene abgewandten Seite des aktiven Bereichs ausgebildet.
Die Halbleiterschichtenfolge weist bevorzugt eine erste Halbleiterschicht und eine zweite Halbleiterschicht auf, wobei der aktive Bereich zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet ist. Die erste Halbleiterschicht und die zweite Halbleiterschicht weisen zweckmäßigerweise einen voneinander verschiedenen Leitungstyp auf. Weiterhin können die erste Halbleiterschicht und die zweite Halbleiterschicht auch mehrschichtig ausgebildet sein. Die erste Halbleiterschicht kann die erste Hauptfläche bilden, die zweite Halbleiterschicht kann die zweite Hauptfläche bilden.
Die Hauptebene kann mittels der ersten Hauptfläche der Halbleiterschichtenfolge oder mittels einer auf der ersten Hauptfläche angeordneten Schicht gebildet sein.
In einer Ausgestaltungsvariante erstrecken sich die Ausnehmungen in die Halbleiterschichtenfolge hinein. Insbesondere können sich die Ausnehmungen durch den aktiven Bereich hindurch erstrecken. Beispielsweise können sich die Ausnehmungen durch die erste Halbleiterschicht und durch den aktiven Bereich hindurch in die zweite Halbleiterschicht hinein erstrecken. Im Bereich der Ausnehmungen kann in diesem Fall eine elektrische Kontaktierung der zweiten Halbleiterschicht erfolgen.
In einer alternativen Ausgestaltungsvariante erstrecken sich die Ausnehmungen nicht in die Halbleiterschichtenfolge hinein. In diesem Fall kann die Planarisierungsschicht beispielsweise dafür vorgesehen sein, Ausnehmungen in einer auf der ersten Hauptfläche der Halbleiterschichtenfolge aufgebrachten elektrischen Anschlussschicht oder einer elektrischen Isolationsschicht einzuebnen.
Vorzugsweise sind die Ausnehmungen nach dem Ausbilden der Planarisierungsschicht vollständig befüllt. Nach dem Einebnen bildet die Planarisierungsschicht auf der der zweiten Hauptfläche abgewandten Seite des aktiven Bereichs eine Planarisierungsfläche, die besonders bevorzugt eben ausgebildet ist. Unter eben wird in diesem Zusammenhang insbesondere verstanden, dass die Planarisierungsschicht abgesehen von einer Oberflächenrauigkeit frei von Vertiefungen ist, die sich in Richtung des aktiven Bereichs erstrecken. Davon abweichend ist auch denkbar, dass die Planarisierungsfläche im Bereich der Ausnehmungen Vertiefungen aufweist. In diesem Fall ist die Tiefe der Vertiefungen, also die vertikale Ausdehnung der Vertiefungen, jedoch vorzugsweise höchstens halb so groß wie die Tiefe der Ausnehmungen vor dem Ausbilden der Planarisierungsschicht. In diesem Fall dient die Planarisierungsschicht also einer Verringerung der Tiefe der Ausnehmungen, ohne diese vollständig einzuebnen.
Die Planarisierungsfläche kann als Ausgangspunkt für weitere Herstellungsschritte, beispielsweise für die Abscheidung von elektrisch leitfähigen und/oder elektrisch leitenden Schichten oder für eine weitere Mikrostrukturierung dienen.
In einer bevorzugten Ausgestaltung wird die Planarisierungsschicht zum Einebnen mechanisch und/oder chemisch poliert. Besonders bevorzugt findet ein chemisch-mechanisches Polierverfahren (chemical mechanical polishing, CMP) Anwendung. Mit einem solchen Verfahren können auf einfache und zuverlässige Weise ebene Planarisierungsflächen hergestellt werden.
In einer bevorzugt Ausgestaltung wird die Halbleiterschichtenfolge mittels einer stoffschlüssigen Verbindung an einem Träger befestigt. Die Verbindung mit dem Träger kann elektrisch leitend oder elektrisch isolierend ausgebildet sein. Die Verbindung erfolgt vorzugsweise nach dem Einebnen der Planarisierungsschicht und weiterhin bevorzugt vor dem Vereinzeln in Halbleiterchips.
Bei einer stoffschlüssigen Verbindung werden die, bevorzugt vorgefertigten, Verbindungspartner mittels atomarer und/oder molekularer Kräfte zusammengehalten. Eine stoffschlüssige Verbindung kann beispielsweise mittels einer Verbindungsschicht, etwa einer Klebeschicht oder einer Lotschicht, erzielt werden. In der Regel geht eine Trennung der Verbindung mit der Zerstörung der Verbindungsschicht und/oder zumindest eines der Verbindungspartner einher.
Mittels der Planarisierungsschicht kann der Schichtverbund derart eingeebnet werden, dass für die stoffschlüssige Verbindung an dem Träger eine ebene Fläche bereitsteht. Bei einer stoffschlüssigen Verbindung mittels einer Verbindungsschicht kann die Verbindungsschicht also in lateraler Richtung eine gleichmäßige Dicke aufweisen. Mit anderen Worten muss die Verbindungsschicht keine Vertiefungen des Schichtverbunds kompensieren.
In einer Weiterbildung wird die Halbleiterschichtenfolge mittels einer direkten Bondverbindung an dem Träger befestigt. Bei einer direkten Bondverbindung kann die mechanische Verbindung durch Wasserstoffbrücken und/oder Vander-Waals-Wechselwirkungen erzielt werden. Für eine direkte Bondverbindung als stoffschlüssige Verbindung müssen die zu verbindenden Flächen besonders eben sein. Mittels der Planarisierungsschicht kann dies vereinfacht erzielt werden. Eine direkte Bondverbindung erfolgt vorzugsweise mittels zumindest einer dielektrischen Schicht, besonders bevorzugt zwischen zwei dielektrischen Schichten. Die dielektrische Schicht enthält vorzugsweise ein Oxid, beispielsweise Siliziumoxid.
In einer Ausgestaltungsvariante des Verfahrens wird die Planarisierungsschicht beim Einebnen nur so weit gedünnt, dass die Planarisierungsschicht die Hauptebene nach dem Dünnen vollständig bedeckt. Die Planarisierungsschicht bildet also auf der dem aktiven Bereich abgewandten Seite eine durchgängige Planarisierungsfläche.
In einer alternativen Ausgestaltungsvariante des Verfahrens wird die Hauptebene beim Einebnen bereichsweise freigelegt. In einer Weiterbildung dieser Ausgestaltungsvariante wird vor dem Ausbilden der Planarisierungsschicht auf der Halbleiterschichtenfolge eine Stoppschicht ausgebildet, die die Hauptebene bildet. Beim Einebnen wird die Stoppschicht bereichsweise freigelegt. Die Stoppschicht ist zweckmäßigerweise so ausgebildet, dass sie beim Einebnen der Planarisierungsschicht mit einer niedrigeren Abtragsrate abgetragen wird als das Material der Planarisierungsschicht. Mittels der Stoppschicht kann vereinfacht vorgegeben werden, an welcher Stelle in vertikaler Richtung der Einebnungsschritt stoppt.
Für eine vollständige Bedeckung der Hauptebene kann nach dem Freilegen der Hauptebene weiteres Material der Planarisierungsschicht abgeschieden werden. Mittels eines solchen zweistufigen Aufbringens von Material der Planarisierungsschicht kann die Dicke der Planarisierungsschicht bei der Abscheidung des weiteren Materials eingestellt werden, beispielsweise über die Dauer der Abscheidung bei einer vorgegebenen Abscheiderate.
In einer bevorzugten Ausgestaltung wird nach dem Einebnen in der Planarisierungsschicht im Bereich der Ausnehmungen eine Öffnung ausgebildet. Die Öffnung kann sich in vertikaler Richtung vollständig durch die Planarisierungsschicht hindurch erstrecken. Die Öffnung kann dafür vorgesehen sein, eine elektrisch leitende Verbindung zur Halbleiterschichtenfolge herzustellen. Beispielsweise kann im Bereich der Öffnung eine elektrisch leitende Verbindung zur zweiten Halbleiterschicht hergestellt werden, wenn sich die Öffnung durch den aktiven Bereich hindurch erstreckt.
Nachfolgend kann die Öffnung zumindest bereichsweise gefüllt werden, insbesondere mittels einer weiteren Planarisierungsschicht.
In diesem Fall kann die Planarisierungsfläche der Planarisierungsschicht oder eine darauf angeordnete Schicht eine weitere Hauptebene bilden, wobei die Öffnungen mittels der weiteren Planarisierungsschicht vollständig befüllt werden können. Die weitere Planarisierungsschicht kann wie im Zusammenhang mit der Planarisierungsschicht beschrieben ausgebildet und eingeebnet werden.
In einer bevorzugten Weiterbildung ist die Planarisierungsschicht elektrisch isolierend und die weitere Planarisierungsschicht elektrisch leitend. Insbesondere kann die weitere Planarisierungsschicht dafür vorgesehen sein, die Halbleiterschichtenfolge, insbesondere die zweite Halbleiterschicht, elektrisch zu kontaktieren, während die Planarisierungsschicht die weitere Planarisierungsschicht von der Halbleiterschichtenfolge und/oder einer auf der Halbleiterschichtenfolge aufgebrachten elektrisch leitfähigen Schicht elektrisch isoliert. Mittels einer als Planarisierungsschicht ausgeführten Isolationsschicht wird die Gefahr einer unzureichenden Bedeckung der Seitenwände der Ausnehmungen vermieden oder zumindest vermindert.
In einer weiteren bevorzugten Ausgestaltung sind die erste Halbleiterschicht mittels eines ersten Anschlussbereichs und die zweite Halbleiterschicht mittels eines zweiten Anschlussbereichs jeweils von der ersten Hauptfläche her elektrisch kontaktiert, wobei sich die Ausnehmungen von der ersten Hauptfläche her durch den aktiven Bereich hindurch in die zweite Halbleiterschicht hinein erstrecken. Der zweite Anschlussbereich oder eine elektrische Isolationsschicht zwischen dem zweiten Anschlussbereich und der ersten Halbleiterschicht wird mittels der Planarisierungsschicht gebildet.
Die Planarisierungsschicht dient also dem Einebnen der für die elektrische Kontaktierung der zweiten Halbleiterschicht vorgesehenen Ausnehmungen.
Ein optoelektronischer Halbleiterchip weist gemäß einer Ausführungsform einen Schichtverbund mit einer Hauptebene, die den Schichtverbund vorzugsweise in einer vertikalen Richtung begrenzt, auf. Weiterhin umfasst der Schichtverbund einen Halbleiterkörper mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich, wobei in dem Schichtverbund zumindest eine Ausnehmung ausgebildet ist, die sich von der Hauptebene in Richtung des aktiven Bereichs erstreckt. Der Halbleiterchip weist eine Planarisierungsschicht auf, die im Bereich der Ausnehmung eine größere vertikale Ausdehnung aufweist als in einem lateral von der Ausnehmung beabstandeten Bereich. Im Extremfall kann die Planarisierungsschicht nur im Bereich der Ausnehmung vorhanden sein. In diesem Fall beträgt die vertikale Ausdehnung der Planarisierungsschicht in lateraler Richtung neben der Ausnehmung 0. Bei einer von 0 verschiedenen vertikalen Ausdehnung grenzt die Planarisierungsschicht zweckmäßigerweise unmittelbar an die Hauptebene an. Weiterhin kann die Planarisierungsschicht auf dem Schichtverbund, insbesondere auf dem Halbleiterkörper, ausgebildet sein.
Mittels der Planarisierungsschicht können im Bereich der Ausnehmungen auftretende Kanten im Vergleich zu einem herkömmlichen Überformen mittels Abscheidens ohne nachfolgendes Einebnen vereinfacht überformt werden. Insbesondere kann die Dicke der Planarisierungsschicht bezogen auf eine senkrecht zu einer Seitenfläche der Ausnehmung verlaufenden Richtung auch größer sein als die vertikale Ausdehnung der Planarisierungsschicht in dem lateral neben der Ausnehmung angeordneten Bereich. Die Gefahr eines Eindringens von Feuchte oder negative durch Elektromigration verursachte Effekte aufgrund einer unzureichenden Kantenüberformung können so vermieden werden. Ein solcher optoelektronischer Halbleiterchip kann daher ein verbessertes Alterungsverhalten aufweisen und zeichnet sich somit durch eine erhöhte Zuverlässigkeit aus.
Das weiter oben beschriebene Verfahren ist zur Herstellung eines solchen optoelektronischen Halbleiterchips besonders geeignet. Im Zusammenhang mit dem Verfahren beschriebene Merkmale können daher auch für den optoelektronischen Halbleiterchip herangezogen werden und umgekehrt.
Weitere Merkmale, Ausgestaltungen und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung der Ausführungsbeispiele in Verbindung mit den Figuren.
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen.
Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu betrachten. Vielmehr können einzelne Elemente zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein.
Es zeigen:
Die 1A bis 1F ein erstes Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips anhand von jeweils in schematischer Schnittansicht dargestellten Zwischenschritten;
die 2A bis 2D ein zweites Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips anhand von jeweils in schematischer Schnittansicht dargestellten Zwischenschritten;
die 3A bis 3F ein drittes Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips anhand von jeweils in schematischer Schnittansicht dargestellten Zwischenschritten; und
4 ein Ausführungsbeispiel für einen Halbleiterchip in schematischer Schnittansicht.
Anhand der 1A bis 1F wird schematisch ein erstes Ausführungsbeispiel für ein Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips beschrieben, wobei zur vereinfachten Darstellung jeweils nur ein Ausschnitt gezeigt ist, der bei einem fertig gestellten Halbleiterchip einen Teilbereich des Halbleiterchips darstellt. Das Ausführungsbeispiel wird hier exemplarisch anhand der Herstellung eines Dünnfilm-Halbleiterchips, beispielsweise eines Dünnfilm-Leuchtdiodenchips beschrieben. Bei einem Dünnfilm-Halbleiterchip wird ein Aufwachssubstrat für die epitaktische Abscheidung einer Halbleiterschichtenfolge entfernt.
Wie in 1A dargestellt, wird eine Halbleiterschichtenfolge 2 bereitgestellt, die sich in einer vertikalen Richtung, also einer senkrecht zu einer Haupterstreckungsebene der Halbleiterschichten der Halbleiterschichtenfolge 2 verlaufenden Richtung zwischen einer ersten Hauptfläche 210 und einer zweiten Hauptfläche 220 erstreckt. Die Halbleiterschichtenfolge weist einen zur Erzeugung von Strahlung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich 20 auf, der zwischen einer ersten Halbleiterschicht 21 eines ersten Leitungstyps und einer zweiten Halbleiterschicht 22 eines vom ersten Leitungstyp verschiedenen zweiten Leitungstyps angeordnet ist. Beispielsweise kann die erste Halbleiterschicht p-leitend und die zweite Halbleiterschicht n-leitend ausgeführt sein oder umgekehrt.
Der aktive Bereich 20, die erste Halbleiterschicht 21 und die zweite Halbleiterschicht 22 können jeweils einschichtig oder mehrschichtig ausgebildet sein. Insbesondere kann der aktive Bereich eine Quantenstruktur, beispielsweise eine Mehrfachquantenstruktur (multiple quantum well structure, MQW structure) aufweisen.
In dem gezeigten Ausführungsbeispiel wird die Halbleiterschichtenfolge 2 auf einem Aufwachssubstrat 25 für die epitaktische Abscheidung der Halbleiterschichtenfolge 2 bereitgestellt. Die Halbleiterschichtenfolge, insbesondere der aktive Bereich 20, enthält vorzugsweise ein III-V-Verbindungs-Halbleitermaterial.
III-V-Verbindungs-Halbleitermaterialien sind zur Strahlungserzeugung im ultravioletten (nitridisches Verbindungs-Halbleitermaterial, etwa Al_xIn_yGa_1-x-yN) über den sichtbaren (nitridisches Verbindungs-Halbleitermaterial, etwa Al_xIn_y Ga_1-x-yN, insbesondere für blaue bis grüne Strahlung, oder phosphidisches Verbindungs-Halbleitermaterial, etwa Al_xIn_yGa_1-x-yP, insbesondere für gelbe bis rote Strahlung) bis in den infraroten (arsenidisches Verbindungs-Halbleitermaterial, etwa Al_xIn_yGa_1-x-yAs) Spektralbereich besonders geeignet. Hierbei gilt jeweils 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1, insbesondere mit x ≠ 1, y ≠ 1, x ≠ 0 und/oder y ≠ 0. Mit III-V-Halbleitermaterialien, insbesondere aus den genannten Materialsystemen, können weiterhin bei der Strahlungserzeugung hohe interne Quanteneffizienzen erzielt werden.
Für nitridisches Verbindungs-Halbleitermaterial eignet sich als Aufwachssubstrat beispielsweise Saphir, Silizium oder Siliziumkarbid. Für arsenidisches oder phosphidisches Verbindungs-Halbleitermaterial kann beispielsweise Galliumarsenid Anwendung finden.
Auf der ersten Hauptfläche 210 ist ein erster Anschlussbereich 41 ausgebildet, der für die elektrische Kontaktierung der ersten Halbleiterschicht 21 vorgesehen ist.
Wie in 1B dargestellt, wird auf der ersten Hauptfläche 210 eine Isolationsschicht 51 aufgebracht. Weiterhin wird in einem Bereich, in dem die zweite Halbleiterschicht 22 freigelegt ist, eine erste Schicht 421 eines zweiten Anschlussbereichs 42 abgeschieden. Die erste Schicht ist für eine elektrisch leitende Verbindung mit der zweiten Halbleiterschicht 22 vorgesehen und bezüglich des Materials im Hinblick auf einen niedrigen Kontaktwiderstand ausgewählt.
Als Material für die Anschlussbereiche 41, 42 oder Schichten davon eignet sich insbesondere ein Metall, beispielsweise Silber, Aluminium, Palladium, Rhodium, Nickel oder Gold oder eine metallische Legierung mit zumindest einem der genannten Materialien, oder ein TCO(transparent conductive oxide)-Material, beispielsweise Indiumzinnoxid (ITO) oder Zinkoxid. Die Schichten können auf der vorgefertigten Halbleiterschichtenfolge beispielsweise mittels Aufdampfens oder Sputterns aufgebracht werden.
Auf der ersten Schicht 421 wird eine zweite Schicht 422 des zweiten Anschlussbereichs 42 abgeschieden. Die zweite Schicht weist vorzugsweise für die im aktiven Bereich 20 zu empfangende oder zu erzeugende Strahlung eine hohe Reflektivität auf. Im sichtbaren und ultravioletten Spektralbereich zeichnet sich insbesondere Silber oder eine Silber enthaltende Legierung, im infraroten insbesondere Gold durch eine hohe Reflektivität aus. Es kann aber auch ein anderes der vorstehend im Zusammenhang mit den Anschlussbereichen genanntes Metall Anwendung finden.
Die Halbleiterschichtenfolge 2 und die auf der Halbleiterschichtenfolge angeordneten Schichten bilden einen Schichtverbund 10. In vertikaler Richtung ist der Schichtverbund durch eine Hauptebene 3 begrenzt.
In diesem Ausführungsbeispiel bildet die zweite Schicht 422 des zweiten Anschlussbereichs 42 die Hauptebene 3. Von der Hauptebene erstreckt sich in Richtung des aktiven Bereichs 20 eine Ausnehmung 31. Die Ausnehmung 31 erstreckt sich im gezeigten Ausführungsbeispiel auch in die Halbleiterschichtenfolge 2 hinein. Davon abweichend kann die Halbleiterschichtenfolge aber auch eben ausgebildet sein, so dass sich die Ausnehmung nur durch die auf der Halbleiterschichtenfolge angeordneten Schichten hindurch erstreckt.
Unmittelbar auf die Hauptebene 3 wird eine Planarisierungsschicht 6 aufgebracht (1C). Die Planarisierungsschicht ist so dick ausgeführt, dass sie die Hauptebene 3 an jeder Stelle des Schichtverbunds 10 überragt oder zumindest erreicht.
Nachfolgend wird, wie in 1D dargestellt, Material der Planarisierungsschicht 6 bereichsweise entfernt, um so den Schichtverbund 10 einzuebnen. Eine vom aktiven Bereich 20 abgewandte Seite der Planarisierungsschicht 6 bildet eine Planarisierungsfläche 60, die eben verläuft. Das heißt, die Planarisierungsfläche weist abgesehen von Oberflächenrauigkeiten keine Vertiefungen, insbesondere keine durch eine Mikrostrukturierung einer darunter liegenden Schicht verursachten Vertiefungen, mehr auf.
Das Entfernen des Materials erfolgt vorzugsweise mittels eines chemisch-mechanischen Polierverfahrens. Mit diesem Verfahren können besonders ebene Oberflächen hergestellt werden. Es kann aber auch ein rein chemisches oder ein rein mechanisches Verfahren Anwendung finden.
In dem gezeigten Ausführungsbeispiel wird die Planarisierungsschicht 6 beim Einebnen nur so weit gedünnt, dass die Planarisierungsfläche 60 der Planarisierungsschicht 6 eine durchgehende vertikale Begrenzung des Schichtverbunds 10 darstellt.
In diesem Ausführungsbeispiel bildet die Planarisierungsschicht 6 eine dritte Schicht 423 des zweiten Anschlussbereichs 42. In diesem Fall ist die Planarisierungsschicht zweckmäßigerweise elektrisch leitfähig ausgebildet. Beispielsweise kann die Planarisierungsschicht Wolfram, Aluminium oder Kupfer enthalten oder aus einem solchen Material bestehen.
Nachfolgend kann der Schichtverbund 10 (wie in 1E dargestellt) mit einem Träger 26 verbunden werden. Die stoffschlüssige Verbindung mit dem Träger kann beispielsweise mittels einer Verbindungsschicht 27, etwa einer Lotschicht oder einer elektrisch leitenden oder elektrisch isolierenden Klebeschicht, erfolgen.
Mittels der Planarisierungsschicht 6 weist der Schichtverbund 10 für die Verbindung mit dem Träger 26 eine ebene Oberfläche auf. Die Verbindungsschicht 27 kann daher eine gleichmäßige Dicke aufweisen und muss nicht Unebenheiten in der Topografie des Schichtverbunds ausgleichen. Die Gefahr von Lunkern in der Verbindungsschicht wird so verringert. Weiterhin wird der Bedarf an Edelmetall im Vergleich zu einem Verfahren, bei dem Ausnehmungen mit flüssigem Lot, beispielsweise einem Goldhaltigen Lot wie AuSn, befüllt werden, verringert. Die Verbindung zwischen dem Träger und dem Schichtverbund 10 kann also edelmetallfrei oder mit reduziertem Edelmetallbedarf erfolgen. Weiterhin kann die Planarisierungsschicht 6 zugleich die Funktion einer Lotsperre erfüllen.
Insbesondere kann mittels der Planarisierungsschicht 6 seitens des Schichtverbunds 10 eine derart ebene Oberfläche für die Verbindung mit dem Träger 26 bereitgestellt werden, dass die stoffschlüssige Verbindung auch mittels direkten Bondens hergestellt werden kann. Hierfür können beispielsweise auf dem Schichtverbund 10 und dem Träger 26 jeweils Teilschichten der Verbindungsschicht 27 in Form einer dielektrischen Schicht, beispielsweise einer Siliziumoxidschicht, aufgebracht werden. Abhängig vom Material des Trägers 26 und dem Material der Planarisierungsschicht 6 kann eine direkte Bondverbindung auch ohne eine Verbindungsschicht oder mit nur einer Verbindungsschicht erfolgen.
Für den Träger 26 eignet sich beispielsweise ein Halbleitermaterial, etwa Silizium oder Germanium, eine Keramik, beispielsweise Aluminiumnitrid oder Bornitrid, oder ein Metall, beispielsweise Molybdän, Wolfram, Kupfer oder eine metallische Legierung, beispielsweise mit einem der genannten Materialien.
Der Träger 26 dient insbesondere der mechanischen Stabilisierung der Halbleiterschichtenfolge 2. Das Aufwachssubstrat 25 ist hierfür nicht mehr erforderlich und kann entfernt werden, wie in 1F dargestellt. Das Entfernen des Aufwachssubstrats kann beispielsweise mittels eines Laser-Lift-Off-Verfahrens, mechanisch, etwa mittels Schleifens, Läppens oder Polierens, und/oder chemisch, etwa mittels Ätzens, erfolgen.
Das beschriebene Verfahren zur Einebnung der Topografie des Schichtverbunds 10 kann grundsätzlich bei der Herstellung von optoelektronischen Halbleiterchips, beispielsweise Lumineszenzdioden, Laserdioden oder Strahlungsdetektoren Anwendung finden. Selbstverständlich eignet sich das Verfahren auch für die Einebnung eines Schichtverbunds, bei dem die Halbleiterschichtenfolge nicht auf einem Aufwachssubstrat, sondern auf einem vom Aufwachssubstrat verschiedenen Träger, bereitgestellt wird.
Weiterhin muss die Planarisierungsschicht nicht notwendigerweise der elektrischen Kontaktierung von Halbleiterschichtenfolgen dienen. In diesem Fall kann die Planarisierungsschicht auch elektrisch isolierend ausgebildet sein. Beispielsweise eignet sich für eine elektrisch isolierende Planarisierungsschicht ein Oxid, etwa Siliziumoxid, ein Nitrid, etwa Siliziumnitrid, oder ein Oxinitrid, etwa Siliziumoxinitrid.
Zur Fertigstellung der Halbleiterchips kann der Träger 26 mit dem darauf angeordneten Schichtverbund 10 vereinzelt werden, beispielsweise mechanisch, etwa mittels Sägens, Brechens, Spaltens, chemisch, etwa mittels Ätzens, oder mittels eines Lasertrennverfahrens (nicht explizit dargestellt). Durch das Vereinzeln geht für jeden Halbleiterchip aus dem Schichtverbund ein Halbleiterkörper hervor, der jeweils auf einem Teil des Trägers 26 angeordnet ist.
Ein zweites Ausführungsbeispiel für ein Herstellungsverfahren ist in den 2A bis 2D schematisch in Schnittansicht dargestellt. Dieses zweite Ausführungsbeispiel entspricht im Wesentlichen dem im Zusammenhang mit den 1A bis 1F beschriebenen ersten Ausführungsbeispiel. Im Unterschied hierzu bildet eine Stoppschicht 7, die auf die Halbleiterschichtenfolge 2 aufgebracht wird, die Hauptebene 3. Nachfolgend wird, wie in 2B dargestellt, eine Planarisierungsschicht 6 aufgebracht, sodass die Ausnehmung 31 vollständig mit Material der Planarisierungsschicht befüllt ist und die Planarisierungsschicht 6 an jeder Stelle des Schichtverbunds in vertikaler Richtung über die Hauptebene 3 hinausragt.
Das Entfernen des Materials der Planarisierungsschicht 6 erfolgt in diesem Ausführungsbeispiel derart, dass das Verfahren beim Erreichen der Stoppschicht 7 stoppt. In diesem Fall ist die Planarisierungsfläche 60 bereichsweise durch die Stoppschicht 7 und bereichsweise durch die Planarisierungsschicht 6 gebildet (2C).
Die Stoppschicht 7 bildet in diesem Ausführungsbeispiel eine vierte Schicht 424 des zweiten Anschlussbereichs 42.
Optional kann, wie in 2D dargestellt, weiteres Material 61 der Planarisierungsschicht 6 aufgebracht werden, sodass die Halbleiterschichtenfolge 2 vollständig mit Material der Planarisierungsschicht 6 bedeckt ist.
Zweckmäßigerweise ist die Stoppschicht 7 mittels eines Materials gebildet, das beim Einebnen eine geringere Abtragrate aufweist als das Material der Planarisierungsschicht 6. In dem gezeigten Ausführungsbeispiel ist die Stoppschicht 7 zweckmäßigerweise elektrisch leitfähig ausgebildet. Wenn die Stoppschicht im fertig gestellten Element nicht der elektrischen Kontaktierung dient, kann auch ein elektrisch isolierendes Material Anwendung finden. Beispielsweise kann von dem gezeigten Ausführungsbeispiel abweichend eine elektrisch isolierende Stoppschicht 7 auch nur bereichsweise auf die Halbleiterschichtenfolge 2 aufgebracht werden, sodass die Stoppschicht im Bereich der Ausnehmungen 31 die Halbleiterschichtenfolge 2 nicht oder nur teilweise bedeckt. In einem nicht von der elektrisch isolierenden Stoppschicht bedeckten Bereich ist die zweite Halbleiterschicht elektrisch kontaktierbar.
Die nachfolgenden Schritte zur Fertigstellung der Halbleiterchips können wie im Zusammenhang mit den 1D und 1F beschrieben erfolgen.
Ein drittes Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips ist in den 3A bis 3F schematisch dargestellt. Dieses Ausführungsbeispiel entspricht im Wesentlichen dem im Zusammenhang mit den 1A bis 1F beschriebenen ersten Ausführungsbeispiel. Im Unterschied hierzu dient die Planarisierungsschicht 6 nicht dem Ausbilden eines elektrischen Anschlussbereichs für die Halbleiterschichtenfolge 2. Wie in 3A dargestellt, bildet der erste Anschlussbereich 41 die Hauptebene 3 des Schichtverbunds 10. Die Planarisierungsschicht 6 wird derart aufgebracht, dass die Ausnehmung 31 vollständig mit Material der Planarisierungsschicht befüllt wird (3B).
Das Einebnen der Planarisierungsschicht kann wie im Zusammenhang mit den vorangegangenen Ausführungsbeispielen beschrieben durchgeführt werden, wobei das Einebnen in diesem Ausführungsbeispiel derart erfolgt, dass die Planarisierungsschicht 6 nach dem Einebnen bündig mit dem ersten Anschlussbereich 41 abschließt. Der erste Anschlussbereich 41 und die Planarisierungsschicht 6 bilden also die Planarisierungsfläche 60 (3C).
Nachfolgend kann, wie in 3D dargestellt, weiteres Material 61 der Planarisierungsschicht aufgebracht werden, sodass der erste Anschlussbereich 41 vollständig mit Material der Planarisierungsschicht bedeckt ist. Die so mittels einer zweistufigen Abscheidung und einer zwischen den beiden Abscheidungsschritten durchgeführten Einebnung hergestellte Planarisierungsschicht 6 bildet eine Isolationsschicht 51. Mit dem beschriebenen Verfahren kann die Schichtdicke der Isolationsschicht 51 im Bereich über dem ersten Anschlussbereich 41 über die Abscheidedauer für das weitere Material 61 der Planarisierungsschicht eingestellt werden. Die Schichtdicke ist also unabhängig von der Durchführung des Einebnens der Planarisierungsschicht. Selbstverständlich kann davon abweichend auch die Einebnung bereits gestoppt werden, bevor der erste Anschlussbereich 41 erreicht wird (vgl. 1D). In diesem Fall ist das Ausbilden des weiteren Materials 61 der Planarisierungsschicht nicht erforderlich.
Zur elektrischen Kontaktierung der zweiten Halbleiterschicht 22 wird im Bereich der Ausnehmung 31 eine Öffnung 32 ausgebildet, die sich vollständig durch die Planarisierungsschicht 6 hindurch erstreckt. Nachfolgend werden zur Ausbildung des zweiten Anschlussbereichs 42 eine erste Schicht 421 und eine zweite Schicht 422 aufgebracht.
Die zweite Schicht 422 bildet eine weitere Hauptebene 35 für einen weiteren Planarisierungsschritt. Auf die weitere Hauptebene wird eine weitere Planarisierungsschicht 65 aufgebracht, sodass die Öffnung 32 vollständig befüllt wird (3E). Nachfolgend wird die weitere Planarisierungsschicht 65 eingeebnet, sodass die weitere Planarisierungsschicht 65 eine durchgängige weitere Planarisierungsfläche 650 bildet(3F).
In dem gezeigten Ausführungsbeispiel werden also zwei Planarisierungsschritte durchgeführt, wobei mittels der ersten Planarisierungsschicht eine elektrische Isolationsschicht und mittels der weiteren Planarisierungsschicht 65 eine Teilschicht des zweiten Anschlussbereichs 42 ausgebildet werden. Selbstverständlich können abhängig vom Aufbau des herzustellenden Halbleiterchips auch zwei elektrisch isolierende Planarisierungsschichten oder zwei elektrisch leitfähige Planarisierungsschichten zweckmäßig sein.
Die Fertigstellung der Halbleiterchips kann wiederum wie im Zusammenhang mit den 1E bis 1F beschrieben erfolgen.
Ein Ausführungsbeispiel für einen optoelektronischen Halbleiterchip 1 ist in 4 schematisch in Schnittansicht dargestellt. Ein solcher Halbleiterchip kann wie im Zusammenhang mit den 3A bis 3F beschrieben hergestellt werden. Ein Ausschnitt 15 entspricht hierbei im Wesentlichen dem in 3F dargestellten Ausschnitt des Schichtverbunds 10.
Der Halbleiterchip 1 weist einen Halbleiterkörper 200 auf, der bei der Herstellung aus der Halbleiterschichtenfolge 2 hervorgeht und einen aktiven Bereich 20 aufweist, der zwischen einer ersten Halbleiterschicht 21 und einer zweiten Halbleiterschicht 22 angeordnet ist. Der Halbleiterkörper 2 ist mittels einer Verbindungsschicht 27 mit dem Träger 26 verbunden. Der Halbleiterchip 1 weist eine erste Kontaktfläche 410, die mittels eines ersten Anschlussbereichs 41 gebildet ist, und eine zweite externe Kontaktfläche 420, die mittels eines zweiten Anschlussbereichs 42 gebildet ist, auf.
Der Halbleiterkörper 2 weist lediglich zur vereinfachten Darstellung nur eine Ausnehmung 31 auf, die sich von einer ersten Hauptfläche 210 her durch die erste Halbleiterschicht 21 und den aktiven Bereich 20 hindurch in die zweite Halbleiterschicht 22 hinein erstreckt. Für eine in lateraler Richtung gleichmäßige Ladungsträgerinjektion über die zweite Halbleiterschicht in den aktiven Bereich 20 kann, insbesondere abhängig von der Querleitfähigkeit der zweiten Halbleiterschicht 22, auch eine Mehrzahl solcher Ausnehmungen zweckmäßig sein.
Durch Anlegen einer elektrischen Spannung zwischen den externen Kontaktflächen 410, 420 können Ladungsträger von gegenüberliegenden Seiten in den aktiven Bereich injiziert werden und dort unter Emission von Strahlung rekombinieren. Bei einem als Strahlungsempfänger ausgebildeten Halbleiterchip 1 kann ein elektrisches Signal an den externen Kontaktflächen 410, 420 abgegriffen werden.
In dem gezeigten Ausführungsbeispiel ist der Halbleiterchip 1 von der dem Halbleiterkörper 200 zugewandten Seite des Trägers 26 her elektrisch kontaktierbar. Die elektrische Kontaktierung des Halbleiterchips erfolgt also unabhängig von der Verbindungsschicht 27 und dem Träger 26, sodass hierfür auch elektrisch isolierende Materialien Anwendung finden können. Davon abweichend können auch eine Kontaktfläche oder zwei Kontaktflächen auf der dem Halbleiterkörper 2 abgewandten Seite des Trägers 26 angeordnet sein. Beispielsweise kann die zweite externe Kontaktfläche 420 auf der dem Halbleiterkörper 2 abgewandten Seite des Trägers 26 angeordnet sein, sodass die zweite Halbleiterschicht 22 über den zweiten Anschlussbereich 42, die Verbindungsschicht 27 und den Träger 26 hindurch elektrisch kontaktiert ist. In diesem Fall ist der Träger 26 vorzugsweise elektrisch leitfähig ausgebildet. Davon abweichend kann aber auch ein elektrisch isolierender Träger Anwendung finden, bei dem eine elektrische Kontaktierung durch den Träger hindurch über Durchkontaktierungen im Träger erfolgt.
Eine dem Halbleiterkörper 200 abgewandte Oberfläche des ersten Anschlussbereichs 41 bildet eine Hauptebene 3, von der aus sich die Ausnehmung 31 in den Halbleiterkörper hinein erstreckt. Eine Planarisierungsschicht 6 bildet eine Isolationsschicht 51. Im Bereich der Ausnehmung 31 weist die Planarisierungsschicht eine größere vertikale Ausdehnung auf als in einem in einer lateralen Richtung, also in einer entlang einer Haupterstreckungsebene der Halbleiterschichten der Halbleiterschichtenfolge verlaufenden Richtung, von der Ausnehmung beabstandeten Bereich. Weiterhin kann die Dicke der Planarisierungsschicht in einer senkrecht zu einer Seitenfläche 310 verlaufenden Richtung größer sein als die vertikale Ausdehnung der Planarisierungsschicht in einem lateral von der Ausnehmung beabstandeten Bereich. Eine zuverlässige Bedeckung der Seitenfläche 310 der Ausnehmung mit isolierendem Material ist so vereinfacht erzielbar.
Eine dem Halbleiterkörper 200 abgewandte Oberfläche einer dritten Schicht 423 des zweiten Anschlussbereichs 42 bildet eine weitere Hauptebene 35. An die weitere Hauptebene 35 grenzt eine weitere Planarisierungsschicht 65 an, die eine dritte Schicht des zweiten Anschlussbereichs 42 bildet. Die weitere Planarisierungsschicht bildet auf der dem Halbleiterkörper abgewandten Seite eine ebene weitere Planarisierungsfläche 65. Die Verbindungsschicht 27 kann so über die gesamte laterale Ausdehnung des Halbleiterchips eine konstante Dicke aufweisen.
Von dem beschriebenen Ausführungsbeispiel abweichend, kann der Halbleiterchip 1 auch eine Mehrzahl von Halbleiterkörpern 2 aufweisen, die über die Anschlussbereiche 41, 42 elektrisch leitend miteinander verbunden sind. Beispielsweise kann mittels der Anschlussbereiche 41, 42 die erste Halbleiterschicht 21 eines ersten Halbleiterkörpers mit der zweiten Halbleiterschicht 22 eines zweiten Halbleiterkörpers elektrisch leitend verbunden sein, sodass die Halbleiterkörper elektrisch zueinander in Serie verschaltet sein können. Durch eine Serienschaltung einer Vielzahl von optoelektronischen Halbleiterchips kann der Halbleiterchip 1 mit erhöhten Betriebsspannungen, beispielsweise mit einer Netzspannung von 110 V oder 220 V, betrieben werden.
Die Ausnehmung kann von dem gezeigten Ausführungsbeispiel abweichend auch wie im Zusammenhang mit den 1A bis 1F und 2A bis 2D beschrieben ausgebildet sein.
Das Verfahren eignet sich ganz allgemein für eine verbesserte Überformung von Stufen oder Kanten einer Bauelement-Topografie. Mit dem beschriebenen Verfahren können insbesondere sowohl elektrisch isolierende Schichten als auch elektrisch leitende Schichten auf besonders einfache und zuverlässige Weise so ausgebildet werden, dass zu überformende Kanten zuverlässig mit einer ausreichenden Dicke beschichtet werden. So kann beispielsweise ein elektrischer Kurzschluss zwischen zwei elektrisch voneinander zu trennenden Schichten vermieden werden kann. Bei der Herstellung von Dünnfilmchips, bei denen der Halbleiterkörper an einem von einem Aufwachssubstrat verschiedenen Träger befestigt wird, wird weiterhin die Herstellung einer stoffschlüssigen Verbindung vereinfacht.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips (1) mit den Schritten: a) Bereitstellen eines Schichtverbunds (10) mit einer Hauptebene (3), die den Schichtverbund (10) in einer vertikalen Richtung begrenzt, und mit einer Halbleiterschichtenfolge (2) mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich (20), wobei in dem Schichtverbund eine Mehrzahl von Ausnehmungen (31) ausgebildet ist, die sich von der Hauptebene in Richtung des aktiven Bereichs erstrecken; b) Ausbilden einer Planarisierungsschicht (6) auf der Hauptebene (3), so dass die Ausnehmungen(31) zumindest teilweise mit Material der Planarisierungsschicht befüllt werden; c) zumindest bereichsweises Entfernen von Material der Planarisierungsschicht (6) zum Einebnen der Planarisierungsschicht (6); und d) Fertigstellen der Halbleiterchips (1), wobei für jeden Halbleiterchip aus der Halbleiterschichtenfolge (2) zumindest ein Halbleiterkörper (200) hervorgeht.
Verfahren nach Anspruch 1, wobei die Planarisierungsschicht in Schritt c) mechanisch und/oder chemisch poliert wird.
Verfahren nach Anspruch 1, wobei sich die Ausnehmungen durch den aktiven Bereich hindurch erstrecken.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterschichtenfolge mittels einer stoffschlüssigen Verbindung an einem Träger (26) befestigt wird.
Verfahren nach Anspruch 4, wobei die Halbleiterschichtenfolge mittels einer direkten Bondverbindung an dem Träger befestigt wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Planarisierungsschicht in Schritt c) nur soweit gedünnt wird, dass die Planarisierungsschicht die Hauptebene nach dem Dünnen vollständig bedeckt.
Verfahren nach einem der Ansprüche 1 bis 5, wobei die Hauptebene in Schritt c) bereichsweise freigelegt wird.
Verfahren nach Anspruch 7, wobei vor Schritt b) auf der Halbleiterschichtenfolge eine Stoppschicht (7) ausgebildet wird, die die Hauptebene bildet, und wobei die Stoppschicht in Schritt c) bereichsweise freigelegt wird.
Verfahren nach Anspruch 8, wobei nach Schritt c) weiteres Material (61) der Planarisierungsschicht abgeschieden wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei nach Schritt c) in der Planarisierungsschicht im Bereich der Ausnehmungen eine Öffnung (32) ausgebildet wird.
Verfahren nach Anspruch 10, wobei die Öffnung zumindest bereichsweise mittels einer weiteren Planarisierungsschicht (65) gefüllt wird.
Verfahren nach Anspruch 11, wobei die Planarisierungsschicht elektrisch isolierend und die weitere Planarisierungsschicht elektrisch leitend ist.
Verfahren nach Anspruch 1, wobei – sich die Halbleiterschichtenfolge in vertikaler Richtung zwischen einer ersten Hauptfläche (21) und einer zweiten Hauptfläche (22) erstreckt; – der aktive Bereich zwischen einer ersten Halbleiterschicht (21) und einer zweiten Halbleiterschicht (22) angeordnet ist; – die Ausnehmungen sich von der ersten Hauptfläche durch den aktiven Bereich hindurch in die zweite Halbleiterschicht hineinerstrecken; – die erste Halbleiterschicht von der ersten Hauptfläche her mittels eines ersten Anschlussbereichs (41) elektrisch kontaktiert ist; – die zweite Halbleiterschicht von der ersten Hauptfläche her mittels eines zweiten Anschlussbereichs (42) elektrisch kontaktiert ist; und – der zweite Anschlussbereich oder eine elektrische Isolationsschicht zwischen dem zweiten Anschlussbereich und der ersten Halbleiterschicht mittels der Planarisierungsschicht gebildet wird.
Optoelektronischer Halbleiterchip (1) mit einem Schichtverbund (10) mit einer Hauptebene (3) und mit einem Halbleiterkörper (200) mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich (20), wobei in dem Schichtverbund (10) zumindest eine Ausnehmung (31) ausgebildet ist, die sich von der Hauptebene (3) in Richtung des aktiven Bereichs (20) erstreckt, wobei der Halbleiterchip eine Planarisierungsschicht (6) aufweist, die im Bereich der Ausnehmung (31) eine größere vertikale Ausdehnung aufweist als in einem lateral von der Ausnehmung beabstandeten Bereich.
Optoelektronischer Halbleiterchip nach Anspruch 14, der nach einem Verfahren gemäß einem der Ansprüche 1 bis 13 hergestellt ist.