KR101202732B1 - 수직형 발광 다이오드 및 그 제조 방법 - Google Patents

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Abstract

발광 다이오드가 제공된다. 제 1 투명 전극층 및 상기 제 1 투명 전극층 상에 제 2 투명 전극층이 제공되고, 상기 제 1 투명 전극층과 상기 제 2 투명 전극층 사이에 발광 구조체가 제공된다. 상기 제 1 투명 전극층을 관통하여 상기 발광 구조체와 연결되는 제 1 전극이 제공되고, 상기 제 2 투명 전극층을 관통하여 상기 발광 구조체와 연결되는 제 2 전극이 제공된다. 상기 제 1 전극 및 상기 제 2 전극 각각은 상기 발광 구조체와 쇼트키 접합을 이룬다.

Description

수직형 발광 다이오드 및 그 제조 방법{VERTICAL LIGHT EMITTING DIODE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 수직형 발광 다이오드 및 그 제조 방법에 관한 것이다. 본 발명은 지식경제부의 산업 기술 융합 산업 원천 기술 개발 사업의 일환으로 수행한 연구로부터 도출된 것이다. [과제관리번호: 10033630, 과제명: LED-IT 융합 산업화 연구 센터 지원 사업].
발광 다이오드(Light Emitting Diode: LED)는 P-N 접합 다이오드의 일종으로 순 방향으로 전압이 걸릴 때 단파장광(monochromatic light)이 방출되는 현상인 전기발광효과(electroluminescence)를 이용한 반도체 소자로서, 발광 다이오드로부터 방출되는 빛의 파장은 사용되는 소재의 밴드 갭 에너지(Bandgap Energy, Eg)에 의해 결정된다. 발광 다이오드 기술의 초기에는 주로 적외선과 적색광을 방출할 수 있는 발광소자가 개발되었으며, 청색 LED는 1993년에 니치아(Nichia) 화학의 Nakamura가 GaN를 이용하여 청색광을 생성할 수 있음을 발견한 이후에야, 본격적으로 연구되고 있다. 백색은 적색, 녹색 및 청색의 조합을 통해 만들 수 있다는 점에서, 상기 GaN에 기반한 청색 발광소자의 개발은, 이미 개발되었던 적색 및 녹색 발광 다이오드들과 함께, 백색 발광 다이오드의 구현을 가능하게 만들었다.
한편, 발광 다이오드의 시장성(marketability)을 증대시키기 위해서는, 그것의 발광 효율(Light-Emitting Efficiency) 및 수명(Lifetime)을 증가시킬 필요가 있다. 하지만, 상기 GaN에 기반한 청색 발광소자는, GaN과 공기 사이의 굴절률의 차이에 의해, 활성층에서 생성된 빛의 일부만이 발광에 이용되고, 대부분의 빛은 소자의 내부로 재흡수되어 소멸된다. 이에 따라, 대부분의 청색 발광 다이오드의 외부 양자 효율(external quantum efficiency)은 대략 54%의 수준에 머무르고 있지만, 최근 상기 발광 효율을 증대시키기 위한 다양한 기술들이 제안되고 있다.
발광 다이오드의 제조 시, 발광 구조체를 형성하기 위하여 기판이 필요하다. 그러나 상기 기판이 제거되지 않고는 발광 구조체의 양 면에 전극을 형성하기 어렵다. 따라서 매쉬 식각에 의하여 n-GaN 층을 노출하여 n형 전극을 p형 전극과 동일한 방향에 형성하는 것이 일반적이다. 그러나 이러한 구조는 발광 면적이 축소되어 발광 효율이 저하된다. 또한 n형 전극에 주입된 전자가 전극 주위로 몰리는 전류 집중 현상(current crowing effect)이 발생할 수 있으며, 부도체인 기판은 통전시 발생하는 대량의 열을 축적시켜 효율을 떨어드릴 수 있다. 따라서 기판을 제거하고 수직형 발광 다이오드를 제조하는 기술이 주목받고 있다.
본 발명이 해결하고자 하는 과제는, 발광 다이오드의 발광 효율 및 수명을 향상시키는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 한정되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 발광 다이오드를 제공한다. 제 1 투명 전극층 및 상기 제 1 투명 전극층 상의 제 2 투명 전극층, 상기 제 1 투명 전극층과 상기 제 2 투명 전극층 사이의 발광 구조체, 상기 제 1 투명 전극층을 관통하여 상기 발광 구조체와 연결되는 제 1 전극, 및 상기 제 2 투명 전극층을 관통하여 상기 발광 구조체와 연결되는 제 2 전극을 포함하고, 상기 제 1 전극 및 상기 제 2 전극 각각은 상기 발광 구조체와 쇼트키 접합을 이룰 수 있다.
일 실시예에 있어서, 상기 발광 구조체는 상기 제 1 전극과 연결되는 p형 반도체층, 상기 제 2 전극과 연결되는 n형 반도체층, 및 상기 n형 반도체층과 상기 p형 반도체층 사이의 활성층을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 전극의 일함수는 상기 p형 반도체층보다 작고, 상기 제 2 전극의 일함수는 상기 n형 반도체층보다 클 수 있다.
일 실시예에 있어서, 상기 제 1 전극은 상기 제 1 투명 전극층과 접촉하고, 상기 제 2 전극은 상기 제 2 투명 전극층과 접촉할 수 있다.
일 실시예에 있어서, 상기 제 1 투명 전극층은 상기 p형 반도체층을 노출하는 제 1 콘택홀을 포함하고, 상기 제 1 전극은 상기 제 1 콘택홀 내에서 상기 제 p형 반도체층 및 상기 제 1 투명 전극층과 접촉할 수 있다.
일 실시예에 있어서, 상기 제 1 투명 전극층 아래에 구조 지지층을 더 포함하고, 상기 제 1 전극은 상기 제 1 투명 전극층과 상기 구조 지지층 사이로 연장될 수 있다.
일 실시예에 있어서, 상기 제 2 투명 전극층은 상기 n형 반도체층을 노출하는 제 2 콘택홀을 포함하고, 상기 제 2 전극은 상기 제 2 콘택홀 내에서 상기 n형 반도체층 및 상기 제 2 투명 전극층과 접촉할 수 있다.
일 실시예에 있어서, 상기 제 2 전극은 상기 제 2 투명 전극층의 상면의 일부를 덮을 수 있다.
일 실시예에 있어서, 상기 제 1 전극 및 제 2 전극 각각은 Cr, Al, Ru, Pt, Au, W, Mo, Cu, Co, Pd, Ni, Ti, V 및 Ta 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 투명 전극층들은 Ni 및 Au를 포함하는 물질, 또는 ITO(Indium Tin Oxide)를 포함할 수 있다.
상술한 기술적 과제를 해결하기 위한 발광 다이오드의 제조 방법이 제공된다. 기판 상에 희생층을 형성하는 것, 상기 희생층 상에 제 2 투명 전극층을 형성하는 것, 상기 제 2 투명 전극층 상에 발광 구조체를 형성하는 것, 상기 발광 구조체 상에 제 1 투명 전극층을 형성하는 것, 상기 제 1 투명 전극층을 관통하여 상기 발광 구조체에 연결되는 제 1 전극을 형성하는 것, 상기 기판 및 상기 희생층을 제거하여 상기 제 2 투명 전극층을 노출하는 것, 및 상기 노출된 제 2 투명 전극층을 관통하여 상기 발광 구조체에 연결되는 제 2 전극을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 전극은 상기 제 1 전극과 접촉하는 상기 발광 구조체의 부분보다 일함수가 작은 물질로 형성되고, 상기 제 2 전극은 상기 제 2 전극과 접촉하는 상기 발광 구조체의 부분보다 일함수가 큰 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 제 1 전극을 형성하는 것은 상기 1 투명 전극층을 관통하는 제 1 콘택홀을 형성하는 것을 포함하고, 상기 제 2 전극을 형성하는 것은 상기 제 2 투명 전극층을 관통하는 제 2 콘택홀을 형성하는 것을 포함하고, 상기 제 1 콘택홀과 상기 제 2 콘택홀은 평면적 관점에서 오버랩되도록 형성될 수 있다.
일 실시예에 있어서, 상기 기판 및 상기 희생층을 제거하기 전에, 상기 제 1 전극 상에 구조 지지층을 형성하는 것을 더 포함할 수 있다.
n형 전극과 p형 전극을 발광 구조체와 쇼트키 접합을 이루도록 구성하여 전류 확산을 증가시켜 발광 다이오드의 발광 효율을 높일 수 있고, 발광 다이오드의 내전압 특성을 개선할 수 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 발광 다이오드 및 그 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 9는 본 발명의 일 실시예에 따른 발광 다이오드 내의 전하의 흐름을 나타내기 위한 개략도이다.
도 10는 본 발명의 일 실시예에 따른 발광 다이오드의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 발광 다이오드 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 발광 다이오드 및 그 제조 방법이 제공된다. 도 1 내지 도 8은 본 발명의 일 실시예에 따른 발광 다이오드 및 그 제조 방법을 설명하기 위한 단면도들 및 평면도들이고, 도 9는 발광 다이오드 내의 전하의 흐름을 나타내기 위한 개략도이다. 도 10는 본 발명의 일 실시예에 따른 발광 다이오드의 회로도이다.
도 1 및 도 2를 참조하여, 기판(100) 상에 희생층(112)이 형성될 수 있다. 도 2는 도 1의 상부면도이다. 상기 기판(100)은 사파이어, SiC, GaN 또는 GaAs 기판일 수 있으며 질화물 반도체의 격자 상수(lattice constant)에 가까운 격자 상수를 갖는 단결정성 산화물이 사용될 수 있다. 상기 희생층(112)은 이하 설명될 상기 기판(100)의 제거 공정을 위한 희생층일 수 있다. 일 예로, 상기 희생층(112)은 n형 GaxN1 -x(0<x<1)층 또는 도핑되지 않은 GaxN1 -x(0<x<1)층일 수 있다. 상기 희생층(112)이 질화 갈륨층인 경우, 상기 희생층(112)의 성장을 위한 버퍼층(미도시)이 상기 기판(100)과 상기 희생층(112) 사이에 제공될 수 있다. 상기 버퍼층은 AlxGayN1-x-y(0<x<1, 0<y<1)층일 수 있다. 본 명세서에서 조성을 나타내기 위하여 x, y 등의 기호가 사용되었으나 이는 특정 조성을 나타내는 것이 아니며, 동일한 기호가 사용되었다고 하여 동일한 조성을 갖는다고 볼 수 없다.
상기 희생층(112) 상에 제 2 투명 전극층(191)이 형성될 수 있다. 상기 제 2 투명 전극층(191)은 Ni 및 Au를 포함하는 물질, 또는 ITO(Indium Tin Oxide)를 포함할 수 있다.
상기 제 2 투명 전극층(191) 상에 발광 구조체(140)가 형성될 수 있다. 상기 발광 구조체(140)는 n형 반도체층(141), 활성층(142) 및 p형 반도체층(143)을 포함할 수 있다. 상기 n형 반도체층(141) 및 상기 p형 반도체층(143)은 각각 n형 및 p형 클래드층일 수 있다. 일 예로, 상기 n형 반도체층(141)은 n형 GaxN1 -x(0<x<1)층일 수 있다. 상기 n형 반도체층(141)은 실리콘(Si) 도핑에 의하여 n형으로 형성될 수 있다. 상기 활성층(142)은 양자 우물층(Multi Quantum Well: MQW)을 포함할 수 있다. 상기 양자우물층은 전자와 정공의 재결합에 의해 빛을 방사할 수 있다. 상기 활성층(142)은 InxGa1 -xN(0≤x<1)층일 수 있다. 상기 p형 반도체층(143)은 p형 GaxN1-x(0<x<1)층일 수 있다. 상기 p형 반도체층(143)은 마그네슘(Mg) 도핑에 의하여 p형으로 형성될 수 있다. 상기 발광 구조체(140)는 상기 제 2 투명 전극층(191) 상에 씨드층(미도시)을 형성한 후 MOCVD 또는 VPE(Vapor Phase Epitaxy)와 같은 애피택시얼 공정에 의하여 형성될 수 있다.
상기 발광 구조체(140) 상에 제 1 투명 전극층(197)이 형성될 수 있다. 상기 제 1 투명 전극층(197)은 Ni 및 Au를 포함하는 물질, 또는 ITO(Indium Tin Oxide)를 포함할 수 있다. 상기 제 1 투명 전극층(197)에 제 1 콘택홀(101)이 형성되어 상기 p형 반도체층(143)의 상면이 노출될 수 있다. 상기 제 1 콘택홀(101)은 포토 리소그래피 공정 및 에칭 공정으로 형성될 수 있다. 상기 제 1 콘택홀(101)의 형상은 도 2에 도시된 바와 같이 원형일 수 있으나 이에 한정되지 않고 다양한 형태로 변형이 가능하다. 상기 제 1 콘택홀(101)의 형성 시 상기 p형 반도체층(143)의 식각 손상을 방지하기 위하여 상기 p형 반도체층(143)과 상기 제 1 투명 전극층(197) 사이에 식각 정지막이 형성될 수 있다.
도 3을 참조하여, 상기 제 1 투명 전극층(197) 상에 제 1 전극(165)이 형성될 수 있다. 상기 제 1 전극(165)은 상기 제 1 콘택홀(101)을 채우도록 형성될 수 있다. 상기 제 1 콘택홀(101) 내에서, 상기 제 1 전극(165)은 상기 p형 반도체층(143)의 상면 및 상기 제 1 투명 전극층(197)의 측벽과 접촉할 수 있다. 상기 제 1 전극(165)은 상기 p형 반도체층(143)의 상면을 따라 연장될 수 있다. 상기 제 1 전극(165)은 상기 p형 반도체층(143)의 상면 전부를 덮는 것으로 도시되었으나, 이와는 달리, 상기 p형 반도체층(143)의 상면의 일부만을 덮을 수 있다. 상기 제 1 전극(165)의 형성 공정은 평탄화 공정을 포함할 수 있다.
상기 제 1 전극(165)은 상기 p형 반도체층(143)보다 일함수가 작은 물질을 포함할 수 있다. 일 예로, 상기 제 1 전극(165)은 Cr, Al, Ru, Pt, Au, W, Mo, Cu, Co, Pd, Ni, Ti, V 및 Ta 중 적어도 하나를 포함할 수 있다. 상기 제 1 전극(165)은 제 1 쇼트키 접합 전극(161)과 제 1 쇼트키 보조 전극(162)을 포함할 수 있다. 일 예로, 상기 제 1 쇼트키 접합 전극(161)은 상기 p형 반도체층(143) 상에 약 2nm의 Cr 및 약 300nm의 Al이 차례로 적층된 구조이고, 상기 제 1 쇼트키 보조 전극(162)은 상기 제 1 쇼트키 접합 전극(161) 상에 약 20nm의 Ni 및 약 200nm의 Au가 차례로 적층된 구조일 수 있다. 상기 Al은 산화 방지막일 수 있으며, 상기 Ni는 Ga의 확산 방지막일 수 있다. 상기 Au는 증착시 발생하는 잉여 에너지를 조절하고, 와이어 본딩을 위한 구조일 수 있다.
도 4를 참조하여, 상기 제 1 전극(165) 상에 구조 지지층(172)이 형성될 수 있다. 상기 구조 지지층(172)은 이하 설명될 상기 기판(100)의 분리 후 상기 발광 구조체(140)를 지지하는 역할을 할 수 있다. 상기 구조 지지층(172)은 실리콘 기판 또는 금속 기판으로 형성될 수 있다. 상기 구조 지지층(172)은 접착층(171)에 의해 상기 제 1 전극(165)에 부착될 수 있다. 상기 접착층(171)은 금(Au), 인듐(In), 팔라듐(Pd) 및 주석(Sn) 중에서 적어도 하나 이상을 포함할 수 있다. 다른 실시예에 있어서, 상기 구조 지지층(172)은 상기 접착층(171) 없이 상기 제 1 전극(165) 상에 Ni, Cu 등의 금속을 전기 도금하여 형성될 수 있다.
도 5를 참조하여, 상기 기판(100) 및 상기 희생층(112)의 일부가 제거될 수 있다. 상기 기판(100) 및 상기 희생층(112)의 제거에 의하여 상기 제 2 투명 전극층(191)이 노출될 수 있다. 상기 기판(100) 및 상기 희생층(112)의 제거는 웨이퍼 전체로 진행되거나 개별 칩 단위로 수행될 수 있다. 상기 기판(100) 및 희생층(112)의 제거는 도 5에 도시된 바와 같이 웨이퍼를 뒤집은 상태에서 진행될 수 있다. 상기 기판(100)의 제거는 레이저 리프트 오프(laser life off : LLO) 또는 화학적 리프트 오프(chemical lift off : CLO)에 의하여 수행될 수 있다. 일 예로, 상기 기판(100) 및 상기 희생층(112)의 제거는 습식 식각에 의하여 수행될 수 있다. 상기 습식 식각은 수산화칼륨, 황산-인산 용액, 염산, 수산화나트륨 중 적어도 하나 이상을 포함하는 용액으로 수행될 수 있다. 일 예로, 상기 황산-인산 용액은 황산과 인산의 비율이 약 1:3일 수 있다. 상기 제거 공정은 20～300℃에서 수행될 수 있다. 상기 기판(100)의 제거는 PEC(Photo Electro Chemical Etch) 식각을 포함할 수 있다. 상기 PEC 식각은 일정 전압을 인가한 후 약 10W 이상의 자외선을 조사하는 공정을 포함할 수 있다. 상기 PEC 식각에 의하여 상기 기판(100)의 적어도 일부를 빠르게 제거한 후, 상기 희생층(112)을 선택적인 습식 식각으로 제거하여 공정 시간을 단축시킬 수 있다.
도 6을 참조하여, 상기 제 2 투명 전극층(191)이 패터닝되어 제 2 콘택홀(102)이 형성될 수 있다. 상기 제 2 콘택홀(102)은 상기 제 1 콘택홀(101)과 같이 원형으로 형성될 수 있으나, 이에 한정되지 않는다. 평면적 관점에서, 상기 제 2 콘택홀(102)의 위치는 상기 제 1 콘택홀(101)의 위치와 오버랩될 수 있다. 상기 제 2 콘택홀(102)의 형성에 의하여 상기 n형 반도체층(141)의 상면이 노출될 수 있다. 도시를 생략하였으나, 상기 제 2 콘택홀(102) 형성시에 상기 n형 반도체층(141)의 식각 손상을 방지하기 위하여 상기 n형 반도체층(141)과 상기 제 2 투명 전극층(191) 사이에 식각 정지막이 형성될 수 있다.
도 7 및 도 8을 참조하여, 상기 제 2 콘택홀(102)을 채우는 제 2 전극(185)이 형성될 수 있다. 도 8은 도 7의 상부면도이다. 상기 제 2 전극(185)은 상기 제 2 콘택홀(102)을 채우도록 형성될 수 있다. 상기 제 2 콘택홀(102) 내에서, 상기 제 2 전극(185)은 상기 n형 반도체층(141)의 상면 및 상기 제 2 투명 전극층(191)의 측벽과 접촉할 수 있다. 상기 제 2 전극(185)은 상기 제 2 투명 전극층(191)의 상면의 일부를 덮을 수 있다. 이와는 달리, 상기 제 2 전극(185)은 상기 제 2 콘택홀(102) 내에 한정되어 제공될 수 있다. 상기 제 2 전극(185)의 복수의 증착 및 패터닝 공정에 의하여 형성될 수 있다. 상기 제 2 전극(185)은 열처리되어 상기 n형 반도체층(141)과 쇼트키 접합을 이룰 수 있다. 상기 열처리 공정 시, 상기 제 1 전극(165) 또한 상기 p형 반도체층(143)과 쇼트키 접합을 이룰 수 있다. 상기 열처리 공정은 약 500℃에서 약 30분간 수행될 수 있다.
상기 제 2 전극(185)은 상기 n형 반도체층(141)보다 일함수가 큰 물질을 포함할 수 있다. 보다 구체적으로, 상기 제 2 전극(185)은 상기 제 2 전극(185)과 접촉하는 상기 n형 반도체층(141)의 부분보다 일함수가 큰 물질로 형성될 수 있다. 일 예로, 상기 제 2 전극(185)은 Cr, Al, Ru, Pt, Au, W, Mo, Cu, Co, Pd, Ni, Ti, V 및 Ta 중 적어도 하나를 포함할 수 있다. 상기 제 2 전극(185)은 제 2 쇼트키 접합 전극(188)과 제 2 쇼트키 보조 전극(189)을 포함할 수 있다. 일 예로, 상기 제 2 쇼트키 접합 전극(188)은 상기 n형 반도체층(141) 상에 약 2nm의 Cr 및 약 300nm의 Al이 차례로 적층된 구조이고, 상기 제 2 쇼트키 보조 전극(189)은 상기 제 2 쇼트키 접합 전극(188) 상에 약 20nm의 Ni 및 약 200nm의 Au가 차례로 적층된 구조일 수 있다. 상기 Al은 산화 방지막일 수 있으며, 상기 Ni는 Ga의 확산 방지막일 수 있다. 상기 Au는 증착시 발생하는 잉여 에너지를 조절하고, 와이어 본딩을 위한 구조일 수 있다.
도 9는 도8의 본 발명의 일 실시예에 따른 발광 다이오드 내의 전하의 흐름을 나타내기 위한 개략도이고, 도 10은 본 발명의 일 실시예에 따른 발광 다이오드의 회로도이다. 도시된 바와 같이, 상기 제 1 전극(165)으로 공급되는 홀들(holes)은 상기 제 1 전극(165)과 상기 발광 구조체(140) 사이의 계면(D)을 통하여 이동하지 않고, 상기 제 1 전극(165)과 상기 제 1 투명 전극층(197) 사이의 계면(C)을 통하여 이동한다. 따라서 상기 발광 구조체의 중앙부로 홀들이 집중되지 않고 상기 발광 구조체(140) 하부의 전 영역으로 홀들이 이동될 수 있다.
상기 제 2 전극(185)으로 공급되는 전자들은 상기 제 2 전극(185)과 상기 발광 구조체(140) 사이의 계면(B)을 통하여 이동하지 않고, 상기 제 2 전극(185)과 상기 제 2 투명 전극층(191) 사이의 계면(A)을 통하여 이동한다. 따라서 상기 발광 구조체(140) 상부의 보다 넓은 영역으로 전자들이 이동될 수 있다. 즉, 상기 전자들 및 홀들이 상기 발광 구조체(140)의 활성층의 보다 넓은 영역으로 공급될 수 있어 발광 효율을 높일 수 있다.
또한 발광 다이오드에 역 전압이 걸릴 경우 쇼트키 접합을 이루는 상기 B 계면과 상기 D 계면을 통하여 전류가 보다 용이하게 흐를 수 있어 내전압 특성이 개선될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100: 기판 140: 발광 구조체
141: n형 반도체층 142: 활성층
143: p형2 반도체층 185: 제 2 전극
165: 제 1 전극 172: 구조 지지층

Claims (14)

  1. 제 1 투명 전극층 및 상기 제 1 투명 전극층 상의 제 2 투명 전극층;
    상기 제 1 투명 전극층과 상기 제 2 투명 전극층 사이의 발광 구조체;
    상기 제 1 투명 전극층을 관통하여 상기 발광 구조체와 연결되는 제 1 전극; 및
    상기 제 2 투명 전극층을 관통하여 상기 발광 구조체와 연결되는 제 2 전극을 포함하고,
    상기 제 1 전극 및 상기 제 2 전극 각각은 상기 발광 구조체와 쇼트키 접합을 이루는 발광 다이오드.
  2. 제 1 항에 있어서, 상기 발광 구조체는:
    상기 제 1 전극과 연결되는 p형 반도체층;
    상기 제 2 전극과 연결되는 n형 반도체층; 및
    상기 n형 반도체층과 상기 p형 반도체층 사이의 활성층을 포함하는 발광 다이오드.
  3. 제 2 항에 있어서, 상기 제 1 전극의 일함수는 상기 p형 반도체층보다 작고, 상기 제 2 전극의 일함수는 상기 n형 반도체층보다 큰 발광 다이오드.
  4. 제 2 항에 있어서, 상기 제 1 전극은 상기 제 1 투명 전극층과 접촉하고, 상기 제 2 전극은 상기 제 2 투명 전극층과 접촉하는 발광 다이오드.
  5. 제 4 항에 있어서, 상기 제 1 투명 전극층은 상기 p형 반도체층을 노출하는 제 1 콘택홀을 포함하고,
    상기 제 1 전극은 상기 제 1 콘택홀 내에서 상기 제 p형 반도체층 및 상기 제 1 투명 전극층과 접촉하는 발광 다이오드.
  6. 제 5 항에 있어서, 상기 제 1 투명 전극층 아래에 구조 지지층을 더 포함하고,
    상기 제 1 전극은 상기 제 1 투명 전극층과 상기 구조 지지층 사이로 연장되는 발광 다이오드.
  7. 제 4 항에 있어서, 상기 제 2 투명 전극층은 상기 n형 반도체층을 노출하는 제 2 콘택홀을 포함하고,
    상기 제 2 전극은 상기 제 2 콘택홀 내에서 상기 n형 반도체층 및 상기 제 2 투명 전극층과 접촉하는 발광 다이오드.
  8. 제 7 항에 있어서, 상기 제 2 전극은 상기 제 2 투명 전극층의 상면의 일부를 덮는 발광 다이오드.
  9. 제 1 항에 있어서, 상기 제 1 전극 및 제 2 전극 각각은 Cr, Al, Ru, Pt, Au, W, Mo, Cu, Co, Pd, Ni, Ti, V 및 Ta 중 적어도 하나를 포함하는 발광 다이오드.
  10. 제 1 항에 있어서, 상기 제 1 및 제 2 투명 전극층들은 Ni 및 Au를 포함하는 물질, 또는 ITO(Indium Tin Oxide)를 포함하는 발광 다이오드.
  11. 기판 상에 희생층을 형성하는 것;
    상기 희생층 상에 제 2 투명 전극층을 형성하는 것;
    상기 제 2 투명 전극층 상에 발광 구조체를 형성하는 것;
    상기 발광 구조체 상에 제 1 투명 전극층을 형성하는 것;
    상기 제 1 투명 전극층을 관통하여 상기 발광 구조체에 연결되는 제 1 전극을 형성하는 것;
    상기 기판 및 상기 희생층을 제거하여 상기 제 2 투명 전극층을 노출하는 것; 및
    상기 노출된 제 2 투명 전극층을 관통하여 상기 발광 구조체에 연결되는 제 2 전극을 형성하는 것을 포함하는 발광 다이오드의 제조 방법.
  12. 제 11 항에 있어서, 상기 제 1 전극은 상기 제 1 전극과 접촉하는 상기 발광 구조체의 부분보다 일함수가 작은 물질로 형성되고,
    상기 제 2 전극은 상기 제 2 전극과 접촉하는 상기 발광 구조체의 부분보다 일함수가 큰 물질로 형성되는 발광 다이오드의 제조 방법.
  13. 제 11 항에 있어서, 상기 제 1 전극을 형성하는 것은 상기 1 투명 전극층을 관통하는 제 1 콘택홀을 형성하는 것을 포함하고,
    상기 제 2 전극을 형성하는 것은 상기 제 2 투명 전극층을 관통하는 제 2 콘택홀을 형성하는 것을 포함하고,
    상기 제 1 콘택홀과 상기 제 2 콘택홀은 평면적 관점에서 오버랩되도록 형성되는 발광 다이오드의 제조 방법.
  14. 제 11 항에 있어서, 상기 기판 및 상기 희생층을 제거하기 전에, 상기 제 1 전극 상에 구조 지지층을 형성하는 것을 더 포함하는 발광 다이오드의 제조 방법.
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