CN108470775B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供半导体装置的制造方法。半导体装置的制造方法包括如下工序：在半导体基板的上表面形成肖特基电极；对第二范围进行蚀刻，以使得半导体基板的上表面在第一范围中比在第二范围中高，且在第一范围与第二范围之间形成立起面，且肖特基电极的外周缘位于第一范围上；形成绝缘膜，该绝缘膜在半导体基板的上表面上沿着立起面呈环状延伸，该绝缘膜的内周缘位于肖特基电极上且该绝缘膜的外周缘位于第二范围上；及形成场板电极，该场板电极与肖特基电极电连接，在从肖特基电极的外周缘经由立起面到达第二范围的范围内隔着绝缘膜与半导体基板的上表面对向。

Description

半导体装置的制造方法
技术领域
本说明书公开的技术涉及半导体装置的制造方法。
背景技术
日本特开2013-102081号公报公开了一种半导体装置。该半导体装置具有半导体基板和在半导体基板的上表面形成的肖特基电极。半导体基板的上表面具有所谓的台面构造。即，半导体基板的上表面具有第一范围和包围该第一范围的第二范围，在第一范围中比在第二范围中高，在第一范围与第二范围之间形成有立起面。肖特基电极设置在第一范围上，在第一范围的外周部分设有与肖特基电极的外周缘对向的高比电阻层。根据这样的构造，肖特基电极的外周缘附近的电场集中得到缓和，因此能改善半导体装置的耐压性。
日本特开2013-102081号公报也公开了一种不具有台面构造的另一半导体装置。在该半导体装置中，肖特基电极的外周部分隔着绝缘膜与半导体基板对向。根据这样的结构，肖特基电极的外周部分作为场板电极发挥功能，进行肖特基接触的范围的外周缘附近的电场集中通过场板效果而得到缓和。由此，能改善半导体装置的耐压性。
发明内容
本说明书提供一种能进一步提高半导体装置的耐压性的新的构造及其制造方法。
在本说明书公开的半导体装置的构造中，半导体基板的上表面具有第一范围和包围该第一范围的第二范围。半导体基板的上表面在第一范围中比在第二范围中高，在第一范围与第二范围之间形成有立起面。在第一范围设有与半导体基板的上表面进行肖特基接触的肖特基电极。肖特基电极的外周缘位于第一范围上，立起面未由肖特基电极覆盖。在半导体基板的上表面还设有绝缘膜。绝缘膜沿着立起面呈环状延伸，绝缘膜的内周缘位于肖特基电极上，并且绝缘膜的外周缘位于第二范围上。在绝缘膜上设有场板电极。场板电极与肖特基电极电连接，并且在从肖特基电极的外周缘经由立起面到达第二范围的范围中隔着绝缘膜与半导体基板的上表面对向。
在上述的构造中，半导体基板的上表面具有台面构造，并且场板电极设置在从肖特基电极的外周缘经由立起面到达第二范围的范围。根据这样的构造，在向半导体基板与肖特基电极之间施加了反向偏压时，耗尽层容易从肖特基电极的外周缘越过立起面而扩展至第二范围。由此，肖特基电极的外周缘附近的电场集中得到大幅缓和，半导体装置的耐压性进一步提高。
本说明书还公开一种制造上述的半导体装置的方法。该方法包括如下工序：准备n型的半导体基板，该半导体基板在上表面具有第一范围和包围该第一范围的第二范围；在半导体基板的上表面的至少第一范围上形成与半导体基板的上表面进行肖特基接触的肖特基电极；对半导体基板的上表面的第二范围进行蚀刻，以使得半导体基板的上表面在第一范围中比在第二范围中高，且在第一范围与第二范围之间形成立起面，且肖特基电极的外周缘位于第一范围上；形成绝缘膜，该绝缘膜在半导体基板的上表面上沿着立起面呈环状延伸，该绝缘膜的内周缘位于肖特基电极上并且该绝缘膜的外周缘位于第二范围上；及形成场板电极，该场板电极与肖特基电极电连接，在从肖特基电极的外周缘经由立起面到达第二范围的范围内隔着绝缘膜与半导体基板的上表面对向。根据该制造方法，能够制造出上述的耐压性优异的半导体装置。
附图说明
图1是半导体装置10的俯视图。
图2是图1中的II-II线处的剖视图，示意性地示出半导体装置10的耐压性所涉及的构造。
图3是表示实施例1的半导体装置10的制造方法的流程的流程图。
图4是说明准备半导体基板12的工序(S12)的一个工步的图，示出半导体基板12的最初的状态。
图5是说明准备半导体基板12的工序(S12)的一个工步的图，示出形成有漂移层34的半导体基板12。
图6是说明准备半导体基板12的工序(S12)的一个工步的图，示出在与高比电阻层36对应的位置形成有槽36c的半导体基板12。
图7是说明准备半导体基板12的工序(S12)的一个工步的图，示出通过外延生长而形成有高比电阻层36的半导体基板12。
图8是说明准备半导体基板12的工序(S12)的一个工步的图，示出将多余的高比电阻层36除去后的半导体基板12。
图9是说明形成肖特基电极16的工序(S14)的图。
图10是说明对第二范围Y进行蚀刻的工序(S16)的图。
图11是说明形成绝缘膜20的工序(S18)的一个工步的图，示出在上表面12a的整个区域形成有绝缘膜20的半导体基板12。
图12是说明形成绝缘膜20的工序(S18)的一个工步的图，示出进行了绝缘膜20的图案化的半导体基板12。
图13是说明形成接触电极18的工序(S20)的一个工步的图，示出在上表面12a的整个区域形成有接触电极18的半导体基板12。
图14是说明形成接触电极18的工序(S20)的一个工步的图，示出进行了接触电极18的图案化的半导体基板12。
图15是说明形成保护膜22的工序(S22)的一个工步的图，示出在上表面12a的整个区域形成有保护膜22的半导体基板12。
图16是说明形成保护膜22的工序(S22)的一个工步的图，示出进行了保护膜22的图案化的半导体基板12。
图17是表示实施例2的半导体装置10的制造方法的流程的流程图。
图18是说明准备半导体基板12的工序(S112)的图。
图19是说明形成肖特基电极16的工序(S114)的图。
图20是说明对第二范围Y进行蚀刻的工序(S116)的图。
图21是说明进行杂质的离子注入的工序(S117)的图。
图22是说明形成绝缘膜20的工序(S118)的一个工步的图，示出在上表面12a的整个区域形成有绝缘膜20的半导体基板12。
图23是说明形成绝缘膜20的工序(S118)的一个工步的图，示出进行了绝缘膜20的图案化的半导体基板12。
具体实施方式
本公开的构造及其制造方法能够应用于使用了难以形成p型区域的半导体的半导体装置。通常，作为提高半导体装置的耐压性的一个构造，已知有具有p型的保护环区域的保护环构造。然而，在难以形成p型区域的半导体中，也难以采用保护环构造。关于这一点，本公开的构造及制造方法不需要形成p型区域，因此可以说在难以形成p型区域的半导体中是有效的。作为难以形成p型区域的半导体，例如可举出氧化镓(Ga2O3)这样的氧化物半导体。在以真空能级为基准而导带底比-4.0eV低且价带顶比-6.0eV低的氧化物半导体中，尤其难以形成p型区域。然而，本公开的构造及其制造方法也能够应用于使用了例如氮化镓(GaN)这样的其他半导体的半导体装置。
在一个实施方式中，绝缘膜的形成可以通过雾化CVD(Mist Chemical VaporDeposition：雾化化学气相沉积)来进行。绝缘膜遍形成于立起面存在于之间的第一范围和第二范围。通常，在这样的具有台阶的表面上难以均匀地形成绝缘膜。关于这一点，雾化CVD适合向具有台阶的表面进行成膜，在本公开的绝缘膜的形成中也能够有效地采用。
在一个实施方式中，在形成肖特基电极的工序中，肖特基电极可以也形成在第二范围上。这种情况下，在对第二范围进行蚀刻的工序中，优选形成在第二范围上的肖特基电极也被除去。根据这样的结构，由于肖特基电极的图案化和半导体基板的台面构造的形成通过同一工序来进行，因此能够抑制在肖特基电极与半导体基板的台面构造之间的位置关系上可能产生的制造误差(即，与设计之间的误差)。
在一个实施方式中，在准备半导体基板的工序中，可以准备具有n型的漂移层和载流子浓度比漂移层低的n型的高比电阻层的半导体基板。在该半导体基板中，优选漂移层和高比电阻层向上表面露出，在上表面上高比电阻层包围漂移层，并且第一范围与第二范围的交界位于高比电阻层上。根据这样的结构，能够制造出肖特基电极的外周缘位于高比电阻层上而耐压性更优异的半导体装置。
在上述的实施方式中，准备半导体基板的工序可以包括如下工序：通过外延生长来形成漂移层；对漂移层的一部分进行蚀刻而在形成高比电阻层的位置形成槽；及在该槽内通过外延生长而形成高比电阻层。这种情况下，虽然没有特别的限定，但高比电阻层的外延生长可以通过雾化CVD来进行。根据雾化CVD，即使在具有拐角部的槽内也能够形成没有空孔的外延生长层。
或者，作为另一实施方式，可以在蚀刻的工序与形成绝缘膜的工序之间还包括如下工序：以肖特基电极为掩模，向半导体基板的上表面进行使半导体基板的载流子浓度减小的杂质的离子注入。这种情况下，杂质优选从与第一范围的法线方向成角度的方向注入，以使得该杂志注入到肖特基电极的下方。根据这样的结构，能够通过离子注入来形成前述的高比电阻层。由于利用肖特基电极作为掩模，因此能够抑制在肖特基电极与高比电阻层之间的位置关系上可能产生的制造误差(即，与设计之间的误差)。
以下，关于本发明的代表性且非限定性的具体例，参照附图进行详细说明。该详细说明单纯意在向本领域技术人员展示用于实施本发明的优选例的详情，而并非意在限定本发明的范围。而且，以下公开的追加性的特征以及发明能够为了提供进一步改善后的半导体装置以及其使用方法及制造方法而与其他的特征或发明相独立地使用或一起使用。
另外，在以下的详细说明中公开的特征或工序的组合并非在最广泛的含义下实施本发明时所必须的，仅是为了特别说明本发明的代表性的具体例而记载。此外，上述及下述的代表性的具体例的各种特征以及独立及从属权利要求所记载的各种特征在提供本发明的追加性且有用的实施方式时，并非必须按照在此记载的具体例那样或者按照列举的顺序那样进行组合。
本说明书及/或权利要求书所记载的全部特征意在与实施例及/或权利要求所记载的特征的结构相独立地作为申请当初的公开以及对请求保护的特定事项的限定而分别且相互独立地公开。此外，与全部的数值范围及组或集合相关的记载意在作为申请当初的公开以及对请求保护的特定事项的限定而公开它们的中间的结构。
(实施例1)
参照附图，说明实施例1的半导体装置10及其制造方法。半导体装置10是功率半导体装置的一种，例如能够在电动汽车、混合动力车、燃料电池车这样的电动车辆中向驱动车轮的电动机供给电力的电路中采用。需要说明的是，本实施例中说明的技术要素不限定于在此公开的半导体装置10或其制造方法，也能够应用于其他的各种半导体装置或其制造方法。以下，首先说明半导体装置10的结构，接下来说明半导体装置10的制造方法。
如图1、图2所示，半导体装置10具备半导体基板12、上表面电极14、绝缘膜20、保护膜22及下表面电极24。上表面电极14、绝缘膜20及保护膜22设置在半导体基板12的上表面12a上，下表面电极24设置在半导体基板12的下表面12b上。上表面电极14具有肖特基电极16和接触电极18。接触电极18设置在肖特基电极16上，并与肖特基电极16电连接。接触电极18的外周部分18f隔着绝缘膜20与半导体基板12对向，作为场板电极发挥功能。该场板电极18f在比肖特基电极16的外周缘16d靠外侧(图2中的右侧)处隔着绝缘膜20与半导体基板12的上表面12a对向。
半导体基板12的上表面12a具有台面构造。具体而言，半导体基板12的上表面12a具有第一范围X和绕第一范围X一圈的第二范围Y，在第一范围X中比第二范围Y高。换言之，第一范围X相对于第二范围Y突出。第一范围X与第二范围Y相互平行，且与半导体基板12的下表面12b也平行。在第一范围X与第二范围Y之间形成有立起面Z。立起面Z是将具有高低差的第一范围X与第二范围Y之间连接的倾斜面或垂直面，且是相对于第一范围X及第二范围Y成角度的面。
半导体基板12是n型的半导体基板。虽然没有特别的限定，但本实施例的半导体基板12为氧化镓(Ga2O3)的基板。半导体基板12具备n型的欧姆接触层32、载流子浓度比欧姆接触层32低的漂移层34、及载流子浓度比漂移层34低的高比电阻层36。欧姆接触层32位于半导体基板12的下层，向半导体基板12的下表面12b露出。漂移层34及高比电阻层36设置在欧姆接触层32上，向半导体基板12的上表面12a露出。在半导体基板12的上表面12a上，高比电阻层36包围漂移层34，第一范围X与第二范围Y之间的立起面Z位于高比电阻层36上。换言之，高比电阻层36形成在从第一范围X经由立起面Z到达第二范围Y的范围。在本实施例中，高比电阻层36与欧姆接触层32直接接触，但是在其他的实施方式中，也可以在高比电阻层36与欧姆接触层32之间存在漂移层34。或者，高比电阻层36不是必须的结构，因此也可以根据需要而省略。
肖特基电极16设置在第一范围X上，与半导体基板12的上表面12a进行肖特基接触。肖特基电极16的外周缘16d位于第一范围X上。即，立起面Z未由肖特基电极16覆盖。肖特基电极16的材料只要是能与半导体基板12的上表面12a进行肖特基接触的材料即可，没有特别的限定，但例如可以是铂(Pt)。
绝缘膜20沿立起面Z呈环状延伸。绝缘膜20的内周缘20c位于肖特基电极16上，绝缘膜20的外周缘20d位于第二范围Y上。作为一例，本实施例的绝缘膜20到达了半导体基板12的侧面12d，覆盖第二范围Y整体。绝缘膜20的材料只要是具有所希望的绝缘性的材料即可，没有特别的限定，但例如可以是氧化铝(Al2O3)。
接触电极18的外周部分位于绝缘膜20上，如前所述，作为场板电极18f发挥功能。另一方面，接触电极18的中央部分通过绝缘膜20的内周缘20c所划定的开口而与肖特基电极16直接接触。由此，场板电极18f与肖特基电极16电连接。场板电极18f在肖特基电极16的外周缘16d附近隔着绝缘膜20与半导体基板12的上表面12a对向。具体而言，场板电极18f在从肖特基电极16的外周缘16d经由立起面Z到达第二范围Y的范围内，隔着绝缘膜20与半导体基板12的上表面12a对向。需要说明的是，接触电极18(即，场板电极18f)的材料没有特别的限定，但例如可以是金(Au)。或者，接触电极18也可以具有包含钛(Ti)、镍(Ni)、金的各层的层叠构造。
保护膜22沿着半导体基板12的周缘呈环状地延伸，覆盖上表面电极14的外周部分和绝缘膜20。保护膜22的内周缘22c划定使上表面电极14露出的开口。保护膜22的材料只要是绝缘性材料即可，没有特别的限定，但例如可以是聚酰亚胺这样的高分子材料。
下表面电极24与半导体基板12的下表面12b进行欧姆接触。下表面电极24的材料只要能与半导体基板12的下表面12b进行欧姆接触即可，没有特别的限定。本实施例的下表面电极24与半导体基板12的下表面12b的整个区域相接，但作为其他的实施方式，下表面电极24也可以仅与半导体基板12的下表面12b的一部分相接。
通过上述的构造，本实施例的半导体装置10内置有将上表面电极14作为阳极并将下表面电极作为阴极的肖特基势垒二极管(以下，简称为二极管)。在该二极管中，半导体基板12的上表面12a具有台面构造，并且场板电极18f广泛地设置在从肖特基电极16的外周缘16d经由立起面Z到达第二范围Y上的范围。根据这样的构造，在向半导体基板12与肖特基电极16之间施加了反向偏压时，耗尽层容易从肖特基电极16的外周缘16d越过立起面Z而扩展至第二范围Y。其结果是，肖特基电极16的外周缘16d附近的电场集中得到大幅缓和，半导体装置10的耐压性进一步提高。尤其是，当如本实施例的半导体装置10这样，半导体基板12具有高比电阻层36且肖特基电极16的外周缘16d位于高比电阻层36上时，上述的耗尽层更容易延伸，半导体装置10的耐压性进一步提高。
接下来，说明半导体装置10的制造方法。图3是表示本实施例的制造方法的流程的流程图。首先，在步骤S12中，准备半导体基板12。在该步骤中，虽然没有特别的限定，但顺着图4-图8所示的工步来准备图8所示那样的具有欧姆接触层32、漂移层34及高比电阻层36的半导体基板12。
首先，如图4所示，准备仅具有欧姆接触层32的半导体基板12。如前所述，半导体基板12可以是氧化镓的基板。根据需要而对半导体基板12实施清洗和/或其他处理。接下来，如图5所示，在欧姆接触层32上形成漂移层34。漂移层34形成在欧姆接触层32上的整个区域。虽然没有特别的限定，但该漂移层34可以通过氧化镓的外延生长来形成。该外延生长例如可以通过MOCVD(Metal Organic Chemical Vapor Deposition：金属有机化学气相沉积)或HVPE(Hydride Vapor Phase Epitaxy：氢化物气相外延)来进行。或者，漂移层34的外延生长也可以通过雾化CVD来进行。
接下来，如图6所示，通过对漂移层34的一部分进行蚀刻而在形成高比电阻层36的位置形成槽36c。接下来，如图7所示，在槽36c内形成高比电阻层36。在该阶段，可以不是仅在槽36c内，而是在半导体基板12的上表面12a的整个区域形成高比电阻层36。高比电阻层36的形成可以通过氧化镓的外延生长来形成。而且，虽然没有特别的限定，但该外延生长可以通过雾化CVD来进行。根据雾化CVD，原料(在此为氧化镓)以雾的状态被运送，因此，即使在具有拐角部的槽36c内也能够在短时间内形成没有空孔的外延生长层。
在高比电阻层36的外延生长中，与漂移层34的外延生长相比，例如可以添加铁(Fe)或镁(Mg)作为杂质。通过添加这些杂质，高比电阻层36的载流子浓度比漂移层34低，其比电阻上升。需要说明的是，杂质不限定于特定的物质，只要是能使n型的漂移层34的载流子浓度下降的物质即可。或者，也可以仅使添加的n型杂质的浓度下降。接下来，如图8所示，将多余的高比电阻层36除去来实现半导体基板12的上表面12a的平坦化。虽然没有特别的限定，但该平坦化可以通过CMP(Chemical Mechanical Polishing：化学机械研磨)来进行。在半导体基板12的平坦化后的上表面12a上，漂移层32和高比电阻层34露出，高比电阻层34包围漂移层32。通过以上所述，准备出具有欧姆接触层32、漂移层34及高比电阻层36的半导体基板12。
返回图3，在步骤S14中，在半导体基板12的上表面12a形成肖特基电极16。如图9所示，在该阶段，肖特基电极16形成在包含第一范围X及第二范围Y的上表面12a的整个区域。需要说明的是，在其他的实施方式中，肖特基电极16也可以选择性地仅形成于第一范围X。并且，肖特基电极16只要至少在第一范围X内与半导体基板12的上表面12a进行肖特基接触即可。如前所述，肖特基电极16的材料例如可以是铂。
在图3的步骤S16中，半导体基板12的上表面12a的第二范围Y被蚀刻。由此，如图10所示，半导体基板12的上表面12a在第一范围X内比在第二范围Y内高，在第一范围X与第二范围Y之间形成立起面Z。在该步骤中，不仅是第二范围Y的半导体基板12，第二范围Y上的肖特基电极16也一并被除去。当这样通过同一工序来进行肖特基电极16的图案化和半导体基板12的台面构造的形成时，能够抑制在肖特基电极16与半导体基板12的台面构造之间的位置关系上可能产生的制造误差(即，与设计之间的误差)。
在图3的步骤S18中，在半导体基板12的上表面12a形成绝缘膜20。虽然没有特别的限定，但绝缘膜20的形成通过图11、图12所示的工步来进行。首先，如图11所示，在半导体基板12的上表面12a的整个区域形成绝缘膜20。绝缘膜20的形成例如可以通过雾化CVD来进行。根据雾化CVD，绝缘膜20的材料(例如氧化铝)以雾的状态被运送，因此，即使在立起面Z处具有拐角部的半导体基板12的上表面12a上，也能以没有空孔的方式形成绝缘膜20。接下来，如图12所示，通过蚀刻将绝缘膜20的中央部分20g除去，将绝缘膜20图案化成环状。由此，在绝缘膜20形成使肖特基电极16露出的开口。
在本实施例中，在形成了肖特基电极16之后形成绝缘膜20。换言之，在形成绝缘膜20之前形成肖特基电极16。根据这样的顺序，能够以半导体基板12的上表面12a不会受到绝缘膜20的形成及蚀刻的影响(例如损伤或污染)的方式在半导体基板12的上表面12a形成肖特基电极16。由此，能够在半导体基板12的上表面12a与肖特基电极16之间得到稳定的肖特基接合面。
在图3的步骤S20中，在半导体基板12的上表面12a形成接触电极18。虽然没有特别的限定，但接触电极18的形成通过图13、图14所示的工步来进行。首先，如图13所示，在半导体基板12的上表面12a的整个区域形成接触电极18。如前所述，接触电极18的材料例如可以是金。或者，接触电极18也可以具有多个金属的层叠构造。接下来，如图14所示，通过蚀刻将接触电极18的一部分18e除去。由此，将接触电极18图案化成所希望的形状。接触电极18的一部分是场板电极18f，该工序也是形成场板电极18f的工序。
在图3的步骤S22中，在半导体基板12的上表面12a形成保护膜22。虽然没有特别的限定，但保护膜22的形成通过图15、图16所示的工步来进行。首先，如图15所示，在半导体基板12的上表面12a的整个区域形成保护膜22。如前所述，保护膜22的材料是绝缘性材料，例如可以是聚酰亚胺。接下来，如图16所示，通过蚀刻将保护膜22的中央部分22g除去。由此，将保护膜22图案化成环状。
在图3的步骤S24中，在半导体基板12的下表面12b形成下表面电极24。由此，图1、图2所示的半导体装置10的构造完成。通常，在一片半导体晶圆上同时制造多个半导体装置10，进行将半导体晶圆分割成多个半导体装置10的切割。
本实施例中说明的半导体装置10的构造及其制造方法并不局限于氧化镓，在使用了其他种类的半导体材料的半导体装置中也能够良好地采用。不过，氧化镓被认为难以形成p型区域，在具有氧化镓的半导体基板12的半导体装置10中，难以采用需要p型的保护环区域的保护环构造。关于这一点，根据本实施例的构造及其制造方法，不需要形成p型区域就能够提高半导体装置10的耐压性。因此，本实施例的构造及其制造方法尤其能够对于使用了难以形成p型区域的半导体材料的半导体装置良好地采用。作为这样的半导体材料，可举出以以真空能级为基准而导带底(Conduction Band Minimum：CBM)比-4.0eV低且价带顶(Valence Band Maximum：VBM)比-6.0eV低的氧化物半导体。
(实施例2)
参照附图，说明半导体装置10的制造方法的另一实施例。图17是表示本实施例的制造方法的流程的流程图。首先，在步骤S112中，准备半导体基板12。在该步骤中，与实施例1的步骤S12不同，如图18所示，准备具有欧姆接触层32和漂移层34但不具有高比电阻层36的半导体基板12。这样的半导体基板12例如可以通过实施例1的图4、图5所示的工步来准备。实施例2的步骤S112对应于实施例1的步骤S12，但在半导体基板12不具有高比电阻层36这一点上与实施例1的步骤S12不同。
在图17的步骤S114中，在半导体基板12的上表面12a形成肖特基电极16。如图19所示，在该阶段，肖特基电极16形成在包括第一范围X及第二范围Y的上表面12a的整个区域。不过，在其他的实施方式中，肖特基电极16也可以选择性地仅形成于第一范围X。并且，肖特基电极16只要至少在第一范围X中与半导体基板12的上表面12a进行肖特基接触即可。如前所述，肖特基电极16的材料例如可以是铂。实施例2的步骤S114对应于实施例1的步骤S14，可以与实施例1的步骤S14同样地实施。
在图17的步骤S116中，对半导体基板12的上表面12a的第二范围Y进行蚀刻。由此，如图20所示，半导体基板12的上表面12a在第一范围X中比在第二范围Y中高，在第一范围X与第二范围Y之间形成立起面Z。在该步骤中，不仅是第二范围Y的半导体基板12，第二范围Y上的肖特基电极16也被一并除去。由此，如在实施例1中说明那样，能够抑制在肖特基电极16与半导体基板12的台面构造之间的位置关系上可能产生的制造误差(即，与设计之间的误差)。在此，也可以以使肖特基电极16的外周缘16d从立起面Z离开的方式，将位于第一范围X上的肖特基电极16的一部分进一步除去。实施例2的步骤S116对应于实施例1的步骤S16，能够与实施例1的步骤S16同样地实施。
在图17的步骤S117中，向半导体基板12的上表面12a进行杂质的离子注入。在该离子注入中，如图21所示，使用肖特基电极16作为掩模，向从肖特基电极16露出的立起面Z和第二范围Y注入杂质。图21的多个箭头ION示意性地表示杂质的离子注入。注入的杂质是使n型的半导体基板12(在此为漂移层34)的载流子浓度减小的杂质，没有特别的限定，但例如可以为铁(Fe)或镁(Mg)。而且，杂质从与第一范围X的法线方向(图21中的上下方向)成角度的方向注入，以使杂质注入到肖特基电极16的下方。由此，在半导体基板12上形成载流子浓度比漂移层34低的高比电阻层36。由于利用肖特基电极16作为掩模，因此能够抑制在肖特基电极16与高比电阻层36之间的位置关系上可能产生的制造误差(即，与设计之间的误差)。在图17所示的例子中，在欧姆接触层32与高比电阻层36之间存在漂移层34，但在其他的实施方式中，高比电阻层36也可以到达欧姆接触层32。实施例2的步骤S117是在实施例1的制造方法中看不到的工序。
在图17的步骤S118中，在半导体基板12的上表面12a形成绝缘膜20。虽然没有的特别限定，但绝缘膜20的形成通过图22、图23所示的工步来进行。首先，如图22所示，在半导体基板12的上表面12a的整个区域形成绝缘膜20。绝缘膜20的形成可以与实施例1同样地例如通过雾化CVD来进行。接下来，如图23所示，通过蚀刻将绝缘膜20的中央部分20g除去，将绝缘膜20图案化成环状。由此，在绝缘膜20上形成使肖特基电极16露出的开口。实施例2的步骤S118对应于实施例1的步骤S18，可以与实施例1的步骤S18同样地实施。
在图17的步骤S120中，在半导体基板12的上表面12a形成接触电极18。接触电极18的形成可以与实施例1的步骤S20同样地通过图13、图14所示的工步来进行。在图17的步骤S122中，在半导体基板12的上表面12a形成保护膜22。保护膜22的形成可以与实施例1的步骤S22同样地通过图15、图16所示的工步来进行。然后，在图17的步骤S124中，与实施例1的步骤S24同样地在半导体基板12的下表面12b形成下表面电极24。由此，图1、图2所示的半导体装置10的构造(除了欧姆接触层32与高比电阻层36直接接触这一点之外)完成。

Claims (6)

1.一种半导体装置的制造方法，其中，包括如下工序：
准备n型的半导体基板，该半导体基板在上表面具有第一范围和包围所述第一范围的第二范围，并且该半导体基板具有分别向所述上表面露出的n型的漂移层和载流子浓度比所述漂移层低的n型的高比电阻层，在所述上表面上所述高比电阻层包围所述漂移层，并且所述第一范围与所述第二范围的交界位于所述高比电阻层上；
在所述半导体基板的所述上表面的至少所述第一范围上形成与所述半导体基板的所述上表面进行肖特基接触的肖特基电极；
对所述半导体基板的所述上表面的所述第二范围进行蚀刻，以使得所述半导体基板的所述上表面在所述第一范围中比在所述第二范围中高，且在所述第一范围与所述第二范围之间形成立起面，且所述肖特基电极的外周缘位于所述第一范围上；
形成绝缘膜，该绝缘膜在所述半导体基板的所述上表面上沿着所述立起面呈环状延伸，该绝缘膜的内周缘位于所述肖特基电极上并且该绝缘膜的外周缘位于所述第二范围上；及
形成场板电极，该场板电极与所述肖特基电极电连接，在从所述肖特基电极的所述外周缘经由所述立起面到达所述第二范围的范围内隔着所述绝缘膜与所述半导体基板的所述上表面对向，
所述准备的工序包括如下工序：
通过外延生长来形成所述漂移层；
对所述漂移层的一部分进行蚀刻而在形成所述高比电阻层的位置形成槽；及
在所述槽内通过外延生长而形成所述高比电阻层，
在对所述第二范围进行蚀刻的工序中，通过所述外延生长形成的所述高比电阻层的一部分被除去。
2.根据权利要求1所述的半导体装置的制造方法，
所述半导体基板是氧化物半导体的基板，
所述氧化物半导体以真空能级为基准而导带底比-4.0eV低且价带顶比-6.0eV低。
3.根据权利要求1或2所述的半导体装置的制造方法，
所述半导体基板是氧化镓的基板。
4.根据权利要求1或2所述的半导体装置的制造方法，
所述绝缘膜的形成通过雾化CVD来进行。
5.根据权利要求1或2所述的半导体装置的制造方法，
在形成所述肖特基电极的工序中，所述肖特基电极也形成在所述第二范围上，
在对所述第二范围进行蚀刻的工序中，所述肖特基电极中的形成在所述第二范围上的部分也被除去。
6.根据权利要求1或2所述的半导体装置的制造方法，
所述高比电阻层的所述外延生长通过雾化CVD来进行。
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JP2018137394A (ja) * 2017-02-23 2018-08-30 トヨタ自動車株式会社 半導体装置の製造方法
FR3085535B1 (fr) * 2019-04-17 2021-02-12 Hosseini Teherani Ferechteh Procédé de fabrication d’oxyde de gallium de type p par dopage intrinsèque, le film mince obtenu d’oxyde de gallium et son utilisation
JP7469201B2 (ja) 2020-09-18 2024-04-16 株式会社デンソー 半導体装置とその製造方法
JP7442428B2 (ja) 2020-12-11 2024-03-04 株式会社デンソー 半導体装置の製造方法
WO2024058144A1 (ja) * 2022-09-16 2024-03-21 ヌヴォトンテクノロジージャパン株式会社 半導体装置および実装基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103474478A (zh) * 2013-09-17 2013-12-25 西安电子科技大学 一种碳化硅sbd器件
JP2015023072A (ja) * 2013-07-17 2015-02-02 豊田合成株式会社 半導体装置
JP2015076577A (ja) * 2013-10-11 2015-04-20 住友電気工業株式会社 半導体装置およびその製造方法
WO2016075927A1 (ja) * 2014-11-11 2016-05-19 出光興産株式会社 新規な積層体
US9412882B2 (en) * 2011-11-09 2016-08-09 Tamura Corporation Schottky barrier diode
CN105932052A (zh) * 2015-02-27 2016-09-07 丰田合成株式会社 半导体装置及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4674177A (en) * 1984-12-19 1987-06-23 Eaton Corporation Method for making an edge junction schottky diode
JPH0618276B2 (ja) * 1988-11-11 1994-03-09 サンケン電気株式会社 半導体装置
US5610434A (en) * 1995-11-07 1997-03-11 General Instrument Corporation Of Delaware Mesa semiconductor structure
US7973381B2 (en) * 2003-09-08 2011-07-05 International Rectifier Corporation Thick field oxide termination for trench schottky device
US7417265B2 (en) * 2006-02-03 2008-08-26 Semiconductor Components Industries, L.L.C. Schottky diode structure with enhanced breakdown voltage and method of manufacture
JP4876927B2 (ja) * 2007-01-22 2012-02-15 住友電気工業株式会社 半導体デバイスを形成する方法
JP5056658B2 (ja) * 2008-08-04 2012-10-24 住友電気工業株式会社 ガードリング構造，その形成方法および半導体デバイス
US20150255362A1 (en) * 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof
JP6269276B2 (ja) * 2014-04-11 2018-01-31 豊田合成株式会社 半導体装置、半導体装置の製造方法
JP6513339B2 (ja) * 2014-04-30 2019-05-15 三菱電機株式会社 炭化珪素半導体装置
CN104465795B (zh) * 2014-11-19 2017-11-03 苏州捷芯威半导体有限公司 一种肖特基二极管及其制作方法
WO2016166808A1 (ja) * 2015-04-14 2016-10-20 三菱電機株式会社 半導体装置
JP2017139293A (ja) 2016-02-02 2017-08-10 トヨタ自動車株式会社 ダイオード
JP2017139289A (ja) 2016-02-02 2017-08-10 トヨタ自動車株式会社 ダイオード
JP2018137394A (ja) 2017-02-23 2018-08-30 トヨタ自動車株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9412882B2 (en) * 2011-11-09 2016-08-09 Tamura Corporation Schottky barrier diode
JP2015023072A (ja) * 2013-07-17 2015-02-02 豊田合成株式会社 半導体装置
CN103474478A (zh) * 2013-09-17 2013-12-25 西安电子科技大学 一种碳化硅sbd器件
JP2015076577A (ja) * 2013-10-11 2015-04-20 住友電気工業株式会社 半導体装置およびその製造方法
WO2016075927A1 (ja) * 2014-11-11 2016-05-19 出光興産株式会社 新規な積層体
CN105932052A (zh) * 2015-02-27 2016-09-07 丰田合成株式会社 半导体装置及其制造方法

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