JP2009004566A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】大電流容量を有する半導体装置を提供する。
【解決手段】半導体装置は、エピウエハ１１０と、絶縁膜と、第１の電極と、導電層と、第２の電極１６０とを備えている。エピウエハ１１０は、高欠陥領域１１１と、高欠陥領域１１１よりも欠陥密度の低い低欠陥領域１１２とを含み、主表面１１３と、主表面１１３と反対側の裏面１１４とを有する。絶縁膜は、エピウエハ１１０の主表面１１３における高欠陥領域１１１を覆うように形成される。第１の電極は、低欠陥領域の上に形成され、絶縁膜を介して隣り合う。導電層は、絶縁膜を介して隣り合う第１の電極を電気的に接続する。第２の電極１６０は、エピウエハ１１０の裏面１１４上に形成されている。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、たとえば大電流容量を有する半導体装置および半導体装置の製造方法に関する。

従来から、広い領域にわたって転位密度の低い良質な基板を準備し、その基板上にエピタキシャル成長層を形成することにより半導体装置は製造されている。このような基板として、たとえば特開２００６−１９６９１８号公報（特許文献１）および特開２００６−２６５１０１号公報（特許文献２）には、転位密度の高い結晶欠陥集合領域を形成することによって、転位密度の低い低欠陥単結晶領域を広く形成された単結晶窒化ガリウム基板が開示されている。

上記特許文献１には、ストライプ状に規則正しく欠陥集合領域（コア）が存在する単結晶窒化ガリウム基板が開示されている。上記特許文献１に開示の単結晶窒化ガリウム基板において、１つの結晶欠陥集合領域および１つの低欠陥単結晶領域からなる複数の領域は、２０μｍ〜２０００μｍの等間隔のピッチで形成されている。

また、上記特許文献２には、同一の結晶方位を有するように、すなわち周期的に規則正しく配列された、閉鎖された欠陥集合領域が存在する単結晶窒化ガリウム基板が開示されている。上記特許文献２に開示の単結晶窒化ガリウム基板において、閉鎖された欠陥集合領域が、１μｍ〜２００μｍの直径を有している。
特開２００６−１９６９１８号公報 特開２００６−２６５１０１号公報

上記特許文献１および特許文献２に開示の単結晶窒化ガリウム基板を用いて半導体装置を製造すると、製造された半導体装置は欠陥集合領域を含むため、逆方向の電圧を印加すると、リーク電流が増加してしまい、耐圧が低下するという問題がある。

このような問題を回避するために、欠陥集合領域を含まないように半導体装置を製造すると、半導体装置の大きさが、制約される。そのため、大電流容量のパワーデバイスを作製できないという問題がある。

それゆえ本発明の目的は、上記のような課題を解決するためになされたものであり、大電流容量を有する半導体装置を提供することである。

本発明の半導体装置は、エピウエハと、絶縁膜と、第１の電極と、導電層と、第２の電極とを備えている。エピウエハは、高欠陥領域と、高欠陥領域よりも欠陥密度の低い低欠陥領域とを含み、主表面と、主表面と反対側の裏面とを有する。絶縁膜は、エピウエハの主表面における高欠陥領域を覆うように形成される。第１の電極は、低欠陥領域の上に形成され、絶縁膜を介して隣り合う。導電層は、絶縁膜を介して隣り合う第１の電極を電気的に接続する。第２の電極は、エピウエハの裏面上に形成されている。

本発明の半導体装置の製造方法は、以下の工程を実施する。まず、高欠陥領域と、高欠陥領域を介して対向する位置に配置され、高欠陥領域よりも欠陥密度の低い低欠陥領域とを含み、主表面と、主表面と反対側の裏面とを有するエピウエハを準備する工程を実施する。そして、エピウエハの主表面における高欠陥領域を覆うように絶縁膜を形成する工程を実施する。そして、低欠陥領域の上に、かつ絶縁膜を介して隣り合うように第１の電極を形成する工程を実施する。そして、絶縁膜を介して隣り合う第１の電極を電気的に接続する導電層を形成する工程を実施する。そして、エピウエハの裏面に第２の電極を形成する工程を実施する。

本発明の半導体装置および半導体装置の製造方法によれば、隣り合う高欠陥領域に挟まれる領域に形成される複数の素子を、導電層により電気的に接続できる。そのため、複数の素子に並列に電流を流すことができる。また、低欠陥領域上に絶縁膜が形成されているので、低欠陥領域によるリーク電流を抑制することによって耐圧の低下を防止できる。よって、高欠陥領域に制約されない大電流容量の半導体装置が得られる。

なお、上記「エピウエハ」とは、基板と、基板上に形成されたエピタキシャル成長層とを含む。また、上記「欠陥密度」とは、転位集中領域、反転相領域、多結晶化領域、異物混入領域、または不純物の析出領域などの領域であって、良好に電流が流れない領域を意味する。「転位集中領域」とは、その他の領域と比べて、転位密度が２桁程度以上高い領域のことを意味する。エピウエハを構成する基板の作製時に、意図的に転位集中領域を形成して、その他の領域を低転位密度にする場合もあれば、意図せずに何らかの理由で転位集中領域が形成されてしまうこともある。「反転相領域」とは、エピウエハの表裏面にその反転対称性がなく、極性をもつ結晶からなるエピウエハにおいて、その他の領域と逆の極性の結晶面が出ている領域のことを意味する。反転相領域においても、その他の領域の品質を確保するために意図的に形成する場合もあれば、意図せず何らかの理由で形成されてしまうこともある。また、「多結晶化領域」とは、その他の領域にて、ある一つの結晶面が表面に出ているエピウエハにおいて、微小な結晶が集合して複数の種々の結晶面がエピウエハ表面に出ている領域を意味する。「異物混入領域」とは、エピウエハを構成している結晶とは関係のない物質、いわゆる異物が混入している領域を意味する。「不純物の析出領域」とは、不純物がエピウエハ表面に析出している領域を意味する。

上記半導体装置において好ましくは、エピウエハは、耐圧構造を有している。これにより、より高耐圧の半導体装置が得られる。

なお、上記「耐圧構造」とは、第１の電極において電界の集中を緩和する構造を意味する。

上記半導体装置において好ましくは、耐圧構造は、ガードリングまたはメサ構造である。また、上記半導体装置において好ましくは、第１の電極の周囲にフィールドプレートが形成されている。これにより、効果的に高耐圧の半導体装置が得られる。

上記半導体装置において好ましくは、高欠陥領域が周期的に存在している。これにより、隣り合う高欠陥領域に挟まれる領域に形成される複数の素子を、周期的に設けることができる。また、高欠陥領域が周期的に存在する半導体基板を用いることができる。

上記半導体装置において好ましくは、エピウエハは、半導体基板と、半導体基板上に形成されるエピタキシャル層とを含み、半導体基板は、窒化ガリウム（ＧａＮ）基板である。

これにより、高性能な半導体装置が得られる。また、窒化ガリウム基板は、周期的に高欠陥領域が存在するので、本発明に好適に用いられる。

上記半導体装置において好ましくは、第１の電極は、ショットキー電極である。これにより、高欠陥領域に制約されない大電流容量を有するショットキーバリアダイオードが得られる。

上記半導体装置において好ましくは、第１の電極は、オーミック電極である。これにより、高欠陥領域に制約されない大電流容量のショットキーバリアダイオード以外のダイオードが得られる。

上記半導体装置において好ましくは、第１の電極と第２の電極との間に流れる電流を制御するための第３の電極をさらに備えている。

これにより、高欠陥領域に制約されない大電流容量のトランジスタまたはサイリスタが得られる。

上記半導体装置において好ましくは、第３の電極は、ショットキー電極である。これにより、高欠陥領域に制約されない大電流容量のＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）が得られる。

上記半導体装置において好ましくは、第３の電極と前記半導体基板との間に絶縁層をさらに備えている。

これにより、高欠陥領域に制約されない大電流容量のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor：絶縁ゲート型電界効果トランジスタ）またはＩＧＢＴ（絶縁ゲート型バイポーラ・トランジスタ）が得られる。

本発明の半導体装置によれば、高欠陥領域を覆うように形成された絶縁膜と、絶縁膜を介して隣り合う第１の電極を電気的に接続する導電層とを備えているので、大電流容量を有する。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には、同一の参照符号を付し、その説明は繰り返さない。

（実施の形態１）
図１は、本発明の実施の形態１における半導体装置を示す断面図である。図２は、図１における矢印ＩＩから見た時の一部透視図である。図３は、図１における矢印ＩＩから見た時の別の一部透視図である。図１〜図３を参照して、本発明の実施の形態１における半導体装置の一例であるショットキーバリアダイオード（ＳＢＤ）１００を説明する。図１〜図３に示すように、ショットキーバリアダイオード１００は、エピウエハ１１０と、絶縁膜としての第１の絶縁膜１３０と、第１の電極としてのショットキー電極１４０と、導電層としての第１の導電層１５０と、第２の電極１６０と、第２の導電層１７０とを備えている。

図１〜図３に示すように、エピウエハ１１０は、高欠陥領域１１１と、高欠陥領域１１１よりも欠陥密度の低い低欠陥領域１１２とを含んでいる。また、エピウエハ１１０は、主表面１１３とその反対側の裏面１１４とを有している。

また、エピウエハ１１０は、半導体基板１２１と、半導体基板１２１上に形成されたエピタキシャル成長層１２２とを含んでいる。半導体基板１２１は、窒化ガリウム基板であることが好ましい。本実施の形態では、半導体基板１２１はｎ⁺ＧａＮ基板であり、エピタキシャル成長層１２２はｎＧａＮ層であり、高欠陥領域１１１が周期的に存在している。なお、ｎ⁺とは、ｎ型不純物がｎの層よりも高濃度に注入されていることを意味する。

本実施の形態では、エピウエハ１１０の高欠陥領域１１１は、高欠陥領域１１１を介して対向する位置に配置されている。具体的には、図２に示すように、上方から見たときの形状がストライプ状になるように形成されていてもよく、図３に示すように、上方から見たときの形状が円形で周期的に配置されるように形成されていてもよい。なお、図２は、上記特許文献１に開示の基板を半導体基板１２１とし、その半導体基板１２１上にエピタキシャル成長層１２２を形成してエピウエハ１１０としたときの状態を示す。また、図３は、上記特許文献２に開示の基板を半導体基板１２１とし、その半導体基板１２１上にエピタキシャル成長層１２２を形成してエピウエハ１１０としたときの状態を示す。

エピウエハ１１０に形成される１つの素子（図２および図３において点線で囲まれる領域）は、隣り合う高欠陥領域１１１に挟まれる領域に形成されており、隣り合う高欠陥領域１１１に挟まれる領域の最大の領域に形成されていることが好ましい。

エピウエハ１１０は、耐圧構造を有していることが好ましい。本実施の形態では、耐圧構造として、ガードリング１２３が形成されている。ガードリング１２３は、ｐ⁺半導体としている。なお、ｐ⁺とは、ｐ型不純物がｐの層よりも高濃度に注入されていることを意味する。

第１の絶縁膜１３０は、エピウエハ１１０の主表面１１３における高欠陥領域１１１を覆うように形成されている。本実施の形態では、第１の絶縁膜１３０は、高欠陥領域１１１のすべての領域および低欠陥領域１１２の一部の領域上に形成されているが、低欠陥領域１１２の一部の領域上に形成されず高欠陥領域１１１のすべての上のみに形成されていてもよい。

また、第１の絶縁膜１３０は、絶縁性材料からなっていれば特に限定されず、たとえばＳｉＯ₂やＳｉＮなどの材料からなる。

ショットキー電極１４０は、第１の絶縁膜１３０を介してエピウエハ１１０における低欠陥領域１１２のそれぞれの上に形成されている。すなわち、ショットキー電極１４０は、エピウエハ１１０における高欠陥領域１１１上には形成されていない。ショットキー電極１４０は、たとえばＮｉ（ニッケル）やＡｕ（金）などの材料からなる。

第１の導電層１５０は、第１の絶縁膜１３０を介して隣り合う第１の電極であるショットキー電極１４０を電気的に接続している。すなわち、第１の導電層１５０は、複数の第１の絶縁膜１３０をまたぐように第１の絶縁膜１３０上およびショットキー電極１４０上に形成されている。本実施の形態における第１の導電層１５０は、アノード電極となる。第１の導電層１５０は、たとえばＡｕ（金）やＡｌ（アルミニウム）などの材料からなる。

第２の電極１６０は、エピウエハ１１０の裏面１１４上に形成されている。第２の電極１６０は、たとえばオーミック電極であり、たとえばＴｉ（チタン）やＡｌ（アルミニウム）などの材料からなる。

第２の導電層１７０は、回路（図示せず）に接続するために形成されている。本実施の形態では、第２の導電層１７０は、カソード電極となる。第２の導電層１７０は、たとえばＮｉ（ニッケル）やＡｇ（銀）などの材料からなる。

次に、図１〜図４を参照して、本発明の実施の形態１におけるショットキーバリアダイオード１００の製造方法を説明する。なお、図４は、本発明の実施の形態１における半導体装置の製造方法を示すフローチャートである。

図１〜４に示すように、まず、高欠陥領域１１１と、高欠陥領域１１１よりも欠陥密度の低い低欠陥領域１１２とを含み、主表面１１３と、主表面１１３と反対側の裏面１１４とを有するエピウエハ１１０を準備する工程（Ｓ１０）を実施する。この工程（Ｓ１０）では、たとえば、以下のように実施される。

具体的には、高欠陥領域１１１を有する半導体基板１２１を準備する。半導体基板１２１は窒化ガリウムであることが好ましい。また、半導体基板１２１は、高欠陥領域１１１が周期的に存在することが好ましい。そして、半導体基板１２１上にたとえばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法を用いてエピタキシャル成長層１２２を形成する。この際、半導体基板１２１に形成された高欠陥領域１１１は、エピタキシャル成長層１２２に引き継がれる。続いて、ガードリング１２３となるべき領域にイオン注入して、ｐ+の領域を形成する。以上の工程により、エピウエハ１１０を準備できる。なお、エピウエハ１１０の低欠陥領域１１２は、高欠陥領域１１１を介して対向する位置に配置されていてもよい。

次に、エピウエハ１１０の主表面１１３における高欠陥領域１１１を覆うように第１の絶縁膜１３０を形成する工程（Ｓ２０）を実施する。この工程（Ｓ２０）では、たとえばプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって、ＳｉＯ₂やＳｉＮなどからなる膜を形成する。そして、第１の絶縁膜１３０となるべき領域以外の領域が開口したパターンを有するレジストなどのマスク層を形成する。そして、膜においてマスク層の開口パターンから露出している部分を、たとえばフッ酸を用いて除去する。その後、マスク層を除去する。これにより、第１の絶縁膜１３０を形成する。

次に、エピウエハ１１０において第１の絶縁膜１３０を介して低欠陥領域１１２のそれぞれの上に第１の電極としてショットキー電極１４０を形成する工程（Ｓ３０）を実施する。この工程（Ｓ３０）では、たとえばマスク層を用いた蒸着法により上記材料からなるショットキー電極１４０を形成する。なお、ショットキー電極１４０の形成方法としては、他の任意の方法を用いることができる。

次に、エピウエハ１１０の裏面１１４に第２の電極１６０を形成する工程（Ｓ４０）を実施する。この工程（Ｓ４０）では、たとえばマスク層を用いた蒸着法により上記材料からなる第２の電極１６０を形成する。

次に、絶縁膜１３０を介して隣り合うショットキー電極１４０を電気的に接続する導電層１５０を形成する工程（Ｓ５０）を実施する。この工程（Ｓ５０）では、たとえばマスク層を用いた蒸着法により上記材料からなる導電層１５０を形成する。

次に、第２の電極１６０上に第２の導電層１７０を形成する工程を実施する。この工程では、たとえばマスク層を用いた蒸着法により上記材料からなる第２の導電層１７０を形成する。

以上の工程（Ｓ１０〜Ｓ５０）を実施することによって、本実施の形態におけるショットキーバリアダイオード１００を製造できる。なお、上記工程（Ｓ１０〜Ｓ５０）については、ショットキーバリアダイオード１００の製造方法の一例であり、別の工程を備えていてもよいし、工程の順序を変更してもよい。

次に、本実施の形態におけるショットキーバリアダイオード１００の動作について説明する。ショットキーバリアダイオード１００に順方向バイアスを印加する際には、アノード電極側の第１の導電層１５０に相対的に正の電圧を印加し、カソード電極側の第２の導電層１７０に相対的に負の電圧を印加する。これにより、アノード電極側の第１の導電層１５０からカソード電極側の第２の電極１６０に電流が流れる。このとき、ショットキーバリアダイオード１００において隣り合う高欠陥領域１１１に挟まれる領域に形成される複数の素子にそれぞれ並列に電流が流れる。すなわち、ショットキーバリアダイオード１００に流れる電流は、ショットキーバリアダイオード１００を構成するそれぞれの素子に流れる電流の和となる。

次に、ショットキーバリアダイオード１００に逆方向バイアスを印加する際には、アノード電極側の導電層１５０に相対的に負の電圧が印加され、カソード電極側の第２の導電層１７０に相対的に正の電圧が印加される。高欠陥領域１１１上に絶縁膜１３０が形成されているので、リーク電流を抑制でき、ショットキーバリアダイオード１００の耐圧を向上できる。また、エピウエハ１１０が耐圧構造を有している場合には、耐圧構造により耐圧をより向上できる。本実施の形態では、エピウエハ１１０にガードリング１２３が形成されているので、ショットキー電極１４０とエピタキシャル成長層１２２（エピウエハ１１０の主表面１１３）との界面で生じる空乏層が、エピタキシャル成長層１２２の厚み方向に延びていくことにより、電流の流れが遮断される。

以上説明したように、本発明の実施の形態１における半導体装置の一例であるショットキーバリアダイオード１００によれば、エピウエハ１１０の主表面１１３における高欠陥領域１１１を覆うように形成された第１の絶縁膜１３０と、第１の絶縁膜１３０を介して隣り合う第１の電極としてのショットキー電極１４０を電気的に接続する第１の導電層１５０とを備えている。第１の導電層１５０により、隣り合う高欠陥領域１１１に挟まれる領域に形成される複数の素子が電気的に接続されているので、複数の素子に並列に電流を流すことができる。また、低欠陥領域１１２上に第１の絶縁膜１３０が形成されているので、低欠陥領域１１２によるリーク電流の増加を抑制することによって耐圧の低下を防止できる。よって、高欠陥領域１１１に制約されない大電流容量のショットキーバリアダイオード１００が得られる。

（実施の形態２）
図５は、本発明の実施の形態２における半導体装置を示す断面図である。図５を参照して、本発明の実施の形態２における半導体装置の一例であるショットキーバリアダイオードを説明する。実施の形態２におけるショットキーバリアダイオードは、本発明の実施の形態１におけるショットキーバリアダイオード１００と同様の構成を備えているが、耐圧構造がメサ構造１２７である点においてのみ異なる。

具体的には、図５に示すように、エピウエハ１１０におけるエピタキシャル成長層１２２にメサ構造１２７が形成されている。すなわち、ショットキー電極１４０が形成されている低欠陥領域１１２から高欠陥領域１１１に向けて傾斜しており、傾斜されている面上に第１の絶縁膜１３０が形成されている。

また、第１の絶縁膜１３０と第１の導電層１５０との間には絶縁部１９０が形成されている。絶縁部１９０は、メサ構造１２７の表面が平坦に維持されるために形成されている。絶縁部１９０は、たとえばＳｉＯ₂やＳｉＮなどの材料からなる。

次に、実施の形態２におけるショットキーバリアダイオード１０１の製造方法について説明する。実施の形態２におけるショットキーバリアダイオード１０１の製造方法は、基本的には実施の形態１におけるショットキーバリアダイオード１００の製造方法と同様の構成を備えているが、エピウエハを準備する工程（Ｓ１０）においてメサ構造１２７を形成する点および絶縁部１９０を形成する工程をさらに備えている点においてのみ異なる。

具体的には、準備する工程（Ｓ１０）では、ガードリングを形成する工程は省略してもよい。また、半導体基板１２１およびエピタキシャル成長層１２２を形成した後に、フォトリソグラフィなどによりメサ構造１２７を形成する。

また、第１の絶縁膜を形成する工程（Ｓ２０）を実施した後に、第１の絶縁膜１３０上に絶縁部１９０を形成する。絶縁部１９０は、たとえばプラズマＣＶＤ法により形成する。

以上説明したように、本発明の実施の形態２におけるショットキーバリアダイオード１０１によれば、メサ構造１２７を有している。そのため、第１の電極であるショットキー電極１４０において電界の集中を緩和することができる。よって、耐圧を向上できるショットキーバリアダイオード１０１が得られる。

（実施の形態３）
図６は、本発明の実施の形態３における半導体装置を示す断面図である。図６を参照して、本発明の実施の形態３における半導体装置の一例であるショットキーバリアダイオードを説明する。実施の形態３におけるショットキーバリアダイオード１０２は、基本的には実施の形態１におけるショットキーバリアダイオード１００と同様の構成を備えているが、耐圧構造がフィールドプレートである点においてのみ異なる。

具体的には、図６に示すように、フィールドプレートとして、高欠陥領域１１１のすべておよび低欠陥領域１１２の一部に第１の絶縁膜１３０が形成されている。すなわち、第１の電極であるショットキー電極１４０の端において電界集中を緩和できる構造としている。なお、電界集中を緩和できるように第１の絶縁膜１３０の厚み等を任意に設定できる。

実施の形態３におけるショットキーバリアダイオード１０２の製造方法は、基本的には実施の形態１におけるショットキーバリアダイオード１００の製造方法と同様の構成を備えているが、ガードリング１２３を形成する工程を省略してもよい点のみ異なるため、その説明を省略する。なお、本実施の形態では、第１の絶縁膜１３０を形成する工程（Ｓ２０）において、高欠陥領域１１１のすべておよび低欠陥領域１１２の一部に第１の絶縁膜１３０を形成する。

以上説明したように、本発明の実施の形態３におけるショットキーバリアダイオードによれば、第１の電極であるショットキー電極１４０の周囲にフィールドプレートが形成されている。そのため、第１の電極であるショットキー電極１４０において電界の集中を緩和することができる。よって、耐圧を向上できるショットキーバリアダイオード１０２が得られる。

（実施の形態４）
図７は、本発明の実施の形態４における半導体装置を示す断面図である。図７を参照して、本発明の実施の形態４における半導体装置の一例であるｐｎダイオード１０３を説明する。図７を参照して、実施の形態４におけるｐｎダイオード１０３は、基本的には実施の形態１におけるショットキーバリアダイオード１００と同様の構成を備えているが、第１の電極がショットキー電極１４０でなくオーミック電極１４１である点、およびエピタキシャル成長層１２２においてオーミック電極１４１と接触している領域にｐ⁺層１２４が形成されている点においてのみ異なる。

また、実施の形態４におけるｐｎダイオード１０３の製造方法は、基本的には実施の形態１におけるショットキーバリアダイオード１００と同様の構成を備えているが、第１の電極を形成する工程（Ｓ３０）においてオーミック電極１４１を形成する点、およびエピウエハを準備する工程（Ｓ１０）においてエピタキシャル成長層１２２におけるオーミック電極１４１と接触している領域にｐ⁺層１２４を形成する点においてのみ異なる。

以上説明したように、本発明の実施の形態４における半導体装置の一例であるｐｎダイオード１０３によれば、第１の電極は、オーミック電極１４１である。これにより、高欠陥領域１１１に制約されない大電流容量のショットキーバリアダイオード以外のダイオードであるｐｎダイオード１０３が得られる。

（実施の形態５）
図８は、本発明の実施の形態５における半導体装置を示す断面図である。図８を参照して、本発明の実施の形態５における半導体装置の一例であるトランジスタ１０４を説明する。図８に示すように、実施の形態５におけるトランジスタ１０４は、基本的には実施の形態１におけるショットキーバリアダイオード１００と同様の構成を備えているが、第１の電極（オーミック電極１４１）と第２の電極１６０との間に流れる電流を制御するための第３の電極としてのオーミック電極１８０をさらに備えている点において異なる。

具体的には、本実施の形態のトランジスタ１０４はＪＦＥＴ（接合形電界効果トランジスタ）としている。図８に示すように、トランジスタ１０４は、エピウエハ１１０と、第１の絶縁膜１３０と、第２の絶縁膜１３１と、第１の電極としてのオーミック電極１４１と、第１の導電層１５０と、第２の電極１６０と、第２の導電層１７０と、オーミック電極１８０と、第３の導電層１８１と、第３の絶縁膜１８２とを備えている。

エピウエハ１１０のエピタキシャル成長層１２２は、ソース電極となる第１の電極としてのオーミック電極１４１と接触する領域に形成されたソース領域１２５と、ゲート電極となるオーミック電極１８０と接触する領域に形成されたゲート領域１２６と、チャネル領域の範囲を限定する限定領域１２８とをさらに含んでいる。本実施の形態では、半導体基板１２１はｎ⁺ＧａＮであり、エピタキシャル成長層１２２はｎＧａＮであり、ガードリング１２３はｐ⁺であり、ソース領域１２５はｎ⁺であり、ゲート領域１２６はｐ⁺であり、限定領域１２８はｐ⁺である。

第１の電極であるオーミック電極１４１と第３の電極とを電気的に分離するために、第２の絶縁膜１３１がその間に設けられている。第２の絶縁膜１３１は、たとえば第１の絶縁膜１３０と同じ材料からなる。

第１の導電層１５０は、隣り合う高欠陥領域１１１に挟まれる領域に形成される複数の素子を電気的に接続する役割を担うとともに、本実施の形態では、ソース電極の役割も担う。第１の導電層１５０は、オーミック電極１４１と接触している。

第３の導電層１８１は、ゲート電極の役割を担い、第３の電極であるオーミック電極１８０と接触している。第３の導電層１８１は、たとえば第１の導電層１５０と同じ材料からなる。

第３の絶縁膜１８２は、第１の導電層１５０と第３の導電層１８１とを電気的に分離するために設けられている。第３の絶縁膜１８２は、たとえば第１の絶縁膜１３０と同じ材料からなる。

次に、図４および図８を参照して、本発明の実施の形態５におけるトランジスタ１０４の製造方法を説明する。実施の形態５におけるトランジスタ１０４の製造方法は、基本的には実施の形態１におけるショットキーバリアダイオード１００の製造方法と同様の構成を備えているが、第３の電極であるオーミック電極１８０を形成する工程をさらに備えている点において異なる。

具体的には、エピウエハ１１０を準備する工程（Ｓ１０）では、実施の形態１と同様にエピウエハを形成する。本実施の形態では、たとえば以下の工程をさらに実施する。

エピウエハ１１０のソース領域１２５となるべき領域にイオン注入して、ｎ⁺の領域を形成する。続いて、ゲート領域１２６となるべき領域にイオン注入して、ｐ⁺の領域を形成する。続いて、限定領域１２８となるべき領域にイオン注入をして、ｐ⁺の領域を形成する。

次に、第１の絶縁膜１３０を形成する工程（Ｓ２０）では、実施の形態１と同様に膜を形成し、第１の絶縁膜１３０および第２の絶縁膜１３１となるべき領域以外の領域が開口したパターンを有するマスク層を形成する。そして、膜においてマスク層から開口している部分を除去する。

次に、第１の電極を形成する工程（Ｓ３０）では、たとえばマスク層を用いた蒸着法により、オーミック電極１４１を形成する。

次に、第３の電極を形成する工程を実施する。本実施の形態では、第３の電極としてオーミック電極１８０を形成する工程を実施する。

なお、第３の電極を形成する工程は、第１の電極を形成する工程（Ｓ３０）と同時に実施してもよく、たとえば、第１の絶縁膜１３０および第２の絶縁膜１３１から開口している部分に第１の電極としてのオーミック電極１４１および第３の電極を形成することができる。

次に、第３の導電層１８１を形成する。この工程では、たとえばマスク層を用いた蒸着法により、第３の導電層１８１を形成する。

次に、第３の絶縁膜１８２を形成する。この工程では、第３の絶縁膜となる膜を形成する。そして、第３の絶縁膜１８２となるべき領域以外の領域が開口したパターンを有するマスク層を形成する。そして、膜においてマスク層から開口している部分を除去する。

次に、実施の形態１と同様に、第２の電極１６０を形成する工程（Ｓ４０）、導電層（第１の導電層１５０）を形成する工程（Ｓ５０）、および第２の導電層１７０を形成する工程を実施する。

以上の工程（Ｓ１０〜Ｓ５０）を実施することによって、本実施の形態におけるトランジスタ１０４を製造できる。

以上説明したように、本発明の実施の形態５におけるトランジスタ１０４によれば、第１の電極であるオーミック電極１４１と第２の電極１６０との間に流れる電流を制御するための第３の電極としてのオーミック電極１８０をさらに備えている。これにより、高欠陥領域１１１に制約されない大電流容量のトランジスタ１０４が得られる。

（実施の形態６）
図９は、本発明の実施の形態６における半導体装置を示す断面図である。図９を参照して、本発明の実施の形態６における半導体装置の一例であるサイリスタ１０５を説明する。図９に示すように、実施の形態６におけるサイリスタ１０５は、基本的には実施の形態１におけるショットキーバリアダイオード１００と同様の構成を備えているが、第１の電極（オーミック電極１４１）と第２の電極１６０との間に流れる電流を制御するための第３の電極としてのオーミック電極１８０をさらに備えている点においてのみ異なる。また、実施の形態６におけるサイリスタ１０５は、基本的には実施の形態５におけるトランジスタ１０４と同様の構成を備えており、異なる点を中心に以下説明する。

具体的には、本実施の形態のサイリスタ１０５は、エピウエハ１１０と、第１の絶縁膜１３０と、第２の絶縁膜１３１と、第１の電極としてのオーミック電極１４１と、第１の導電層１５０と、第２の電極１６０と、第２の導電層１７０と、オーミック電極１８０と、第３の導電層１８１と、第３の絶縁膜１８２とを備えている。

エピウエハ１１０のエピタキシャル成長層１２２には、ゲート電極となる第３の電極（本実施の形態ではオーミック電極１８０）と接触する領域に形成されたゲート領域１２６と、カソード電極となるオーミック電極１４１と接触する領域に形成されたカソード領域１２９とをさらに含んでいる。ゲート領域１２６は、オーミック電極１８０と接触する領域１２６ａとそれぞれの領域１２６ａを結ぶ主表面１１３と略平行な領域１２６ｂとからなる。本実施の形態では、半導体基板１２１はｎ⁺ＧａＮであり、エピタキシャル成長層１２２はｎＧａＮであり、ガードリング１２３はｐ⁺であり、ゲート領域１２６のうち領域１２６ａはｐ⁺であり、ゲート領域１２６の領域１２６ｂはｐであり、カソード領域１２９はｎ⁺である。

第１の導電層１５０は、隣り合う高欠陥領域１１１に挟まれる領域に形成される複数の素子を電気的に接続する役割を担うとともに、本実施の形態では、カソードの役割も担う。第１の導電層１５０は、オーミック電極１４１と接触している。

次に、図４および図９を参照して、本発明の実施の形態６におけるサイリスタ１０５の製造方法を説明する。実施の形態６におけるサイリスタ１０５の製造方法は、基本的には実施の形態１におけるショットキーバリアダイオード１００の製造方法と同様の構成を備えているが、第３の電極を形成する工程をさらに備えている点において異なる。また、実施の形態６におけるサイリスタ１０５の製造方法は、基本的には実施の形態５におけるトランジスタ１０４の製造方法と同様の構成を備えており、異なる点を中心に以下説明する。

具体的には、エピウエハ１１０を準備する工程（Ｓ１０）では、実施の形態１と同様にエピウエハを形成する。本実施の形態では、たとえば以下の工程をさらに実施する。

エピウエハ１１０のカソード領域１２９となるべき領域にイオン注入して、ｎ⁺の領域を形成する。続いて、ゲート領域１２６となるべき領域にイオン注入して、領域１２６ａをｐ⁺の領域に、領域１２６ｂをｐの領域に形成する。

その後の工程（Ｓ２０〜Ｓ５０）は、実施の形態４と同様であるので、その説明は繰り返さない。以上の工程（Ｓ１０〜Ｓ５０）を実施することによって、本実施の形態におけるサイリスタ１０５を製造できる。

以上説明したように、本発明の実施の形態６におけるサイリスタ１０５によれば、第１の電極であるオーミック電極１４１と第２の電極１６０との間に流れる電流を制御するための第３の電極としてのオーミック電極１８０をさらに備えている。これにより、高欠陥領域１１１に制約されない大電流容量のサイリスタ１０５が得られる。

（実施の形態７）
図１０は、本発明の実施の形態７における半導体装置を示す断面図である。図１０を参照して、本発明の実施の形態７における半導体装置の一例であるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）１０６を説明する。図１０に示すように、実施の形態７におけるＭＥＳＦＥＴ１０６は、基本的には実施の形態１におけるショットキーバリアダイオード１００と同様の構成を備えているが、第１の電極（オーミック電極１４１）と第２の電極１６０との間に流れる電流を制御するための第３の電極としてのショットキー電極１８４をさらに備えている点において異なる。つまり、実施の形態７におけるＭＥＳＦＥＴ１０６は、基本的には実施の形態５におけるトランジスタ１０４と同様の構成を備えているが、第３の電極がオーミック電極１８０でなくショットキー電極１８４である点およびエピウエハ１１０にゲート領域１２６が形成されていない点においてのみ異なる。

また、図４および図１０を参照して、実施の形態７におけるＭＥＳＦＥＴ１０６の製造方法は、基本的には実施の形態１におけるショットキーバリアダイオード１００の製造方法と同様の構成を備えているが、第１の電極（オーミック電極１４１）と第２の電極１６０との間に流れる電流を制御するための第３の電極を形成する工程をさらに備えている点において異なる。つまり、実施の形態７におけるＭＥＳＦＥＴ１０６の製造方法は、基本的には実施の形態５におけるトランジスタ１０４の製造方法と同様の構成を備えているが、第３の電極がオーミック電極１８０でなくショットキー電極１８４を形成する点およびエピウエハ１１０にゲート領域１２６を形成しない点においてのみ異なる。

以上説明したように、本発明の実施の形態７におけるＭＥＳＦＥＴ１０６によれば、第１の電極であるオーミック電極１４１と第２の電極１６０との間に流れる電流を制御するための第３の電極としてのショットキー電極１８４をさらに備えている。これにより、高欠陥領域１１１に制約されない大電流容量のＭＥＳＦＥＴ１０６が得られる。

（実施の形態８）
図１１は、本発明の実施の形態８における半導体装置を示す断面図である。図１１を参照して、本発明の実施の形態８における半導体装置の一例であるＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）１０７を説明する。図１１に示すように、実施の形態８におけるＭＩＳＦＥＴ１０７は、基本的には実施の形態１におけるショットキーバリアダイオード１００と同様の構成を備えているが、第１の電極（オーミック電極１４１）と第２の電極１６０との間に流れる電流を制御するための第３の電極としての第３の導電層１８１をさらに備えている点において異なる。つまり、実施の形態８におけるＭＩＳＦＥＴ１０７は、基本的には実施の形態７におけるＭＥＳＦＥＴ１０６と同様の構成を備えているが、第３の電極としての第３の導電層１８１とエピウエハ１１０との間に絶縁膜としてのゲート絶縁膜１８６をさらに備えている点においてのみ異なる。

また、図４および図１０を参照して、実施の形態７におけるＭＩＳＦＥＴ１０７の製造方法は、基本的には実施の形態１におけるショットキーバリアダイオード１００の製造方法と同様の構成を備えているが、第１の電極（オーミック電極１４１）と第２の電極１６０との間に流れる電流を制御するための第３の電極１８０を形成する工程をさらに備えている点において異なる。つまり、実施の形態８におけるＭＩＳＦＥＴ１０７の製造方法は、基本的には実施の形態７におけるＭＥＳＦＥＴ１０６の製造方法と同様の構成を備えているが、第３の電極としての第３の導電層１８１とエピウエハ１１０との間に絶縁層としてのゲート絶縁膜１８６を形成する工程をさらに備えている点においてのみ異なる。

以上説明したように、本発明の実施の形態８におけるＭＩＳＦＥＴ１０７によれば、第１の電極であるオーミック電極１４１と第２の電極１６０との間に流れる電流を制御するための第３の電極としてのゲート電極の役割を担う第３の導電層１８１と、第３の電極としての第３の導電層１８１とエピウエハ１１０との間に絶縁膜としてのゲート絶縁膜１８６とをさらに備えている。これにより、高欠陥領域１１１に制約されない大電流容量のＭＩＳＦＥＴ１０７が得られる。

（実施の形態９）
図１２は、本発明の実施の形態９における半導体装置を示す断面図である。図１２を参照して、本発明の実施の形態９における半導体装置の一例であるＩＧＢＴ（絶縁ゲート型バイポーラ・トランジスタ）を説明する。図１２に示すように、実施の形態９におけるＩＧＢＴ１０８は、基本的には実施の形態８におけるＭＩＳＦＥＴ１０７と同様の構成を備えているが、エピウエハ１１０における半導体基板１２１の導電型がｐ⁺である点においてのみ異なる。

また、実施の形態９のおけるＩＧＢＴ１０８の製造方法は、基本的には実施の形態８におけるＭＩＳＦＥＴ１０７と同様の構成を備えているが、エピウエハ１１０を準備する工程（Ｓ１０）で導電型がｐ⁺の半導体基板１２１を準備する点においてのみ異なる。

以上説明したように、本発明の実施の形態９におけるＩＧＢＴによれば、第１の電極であるオーミック電極１４１と第２の電極１６０との間に流れる電流を制御するための第３の電極としてのゲート電極の役割を担う第３の導電層１８１と、第３の電極としての第３の導電層１８１とエピウエハ１１０との間に絶縁膜としてのゲート絶縁膜１８６とをさらに備えている。これにより、高欠陥領域１１１に制約されない大電流容量のＩＧＢＴが得られる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１における半導体装置を示す断面図である。 図１における矢印ＩＩから見た時の一部透視図である。 図１における矢印ＩＩから見た時の別の一部透視図である。 本発明の実施の形態１における半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態２における半導体装置を示す断面図である。 本発明の実施の形態３における半導体装置を示す断面図である。 本発明の実施の形態４における半導体装置を示す断面図である。 本発明の実施の形態５における半導体装置を示す断面図である。 本発明の実施の形態６における半導体装置を示す断面図である。 本発明の実施の形態７における半導体装置を示す断面図である。 本発明の実施の形態８における半導体装置を示す断面図である。 本発明の実施の形態９における半導体装置を示す断面図である。

符号の説明

１００，１０１，１０２ ショットキーバリアダイオード、１０３ ｐｎダイオード、１０４ トランジスタ、１０５ サイリスタ、１０６ ＭＥＳＦＥＴ、１０７ ＭＩＳＦＥＴ、１０８ ＩＧＢＴ、１１０ エピウエハ、１１１ 高欠陥領域、１１２ 低欠陥領域、１１３ 主表面、１１４ 裏面、１２１ 半導体基板、１２２ エピタキシャル成長層、１２３ ガードリング、１２４ ｐ⁺層、１２５ ソース領域、１２６ ゲート領域、１２６ａ，１２６ｂ 領域、１２７ メサ構造、１２８ 限定領域、１２９ カソード領域、１３０ 第１の絶縁膜、１３１ 第２の絶縁膜、１４０，１８４ ショットキー電極、１４１,１８０ オーミック電極、１５０ 第１の導電層、１６０ 第２の電極、１７０ 第２の導電層、１８１ 第３の導電層、１８２ 第３の絶縁膜、１８６ ゲート絶縁膜、１９０ 絶縁部。

Claims (13)

1. 高欠陥領域と、前記高欠陥領域よりも欠陥密度の低い低欠陥領域とを含み、主表面と、前記主表面と反対側の裏面とを有するエピウエハと、
   前記エピウエハの前記主表面における前記高欠陥領域を覆うように形成された絶縁膜と、
   前記低欠陥領域の上に形成され、前記絶縁膜を介して隣り合う第１の電極と、
   前記絶縁膜を介して隣り合う前記第１の電極を電気的に接続する導電層と、
   前記エピウエハの前記裏面上に形成された第２の電極とを備える、半導体装置。
2. 前記エピウエハは、耐圧構造を有する、請求項１に記載の半導体装置。
3. 前記耐圧構造は、ガードリングである、請求項２に記載の半導体装置。
4. 前記耐圧構造は、メサ構造である、請求項２に記載の半導体装置。
5. 前記第１の電極の周囲にフィールドプレートが形成された、請求項１に記載の半導体装置。
6. 前記高欠陥領域が周期的に存在する、請求項１〜５のいずれかに記載の半導体装置。
7. 前記エピウエハは、半導体基板と、前記半導体基板上に形成されるエピタキシャル層とを含み、
   前記半導体基板は、窒化ガリウム基板である、請求項１〜６のいずれかに記載の半導体装置。
8. 前記第１の電極は、ショットキー電極である、請求項１〜７のいずれかに記載の半導体装置。
9. 前記第１の電極は、オーミック電極である、請求項１〜７のいずれかに記載の半導体装置。
10. 前記第１の電極と前記第２の電極との間に流れる電流を制御するための第３の電極をさらに備える、請求項１〜７のいずれかに記載の半導体装置。
11. 前記第３の電極は、ショットキー電極である、請求項１０に記載の半導体装置。
12. 前記第３の電極と前記エピウエハとの間に絶縁層をさらに備える、請求項１０に記載の半導体装置。
13. 高欠陥領域と、前記高欠陥領域よりも欠陥密度の低い低欠陥領域とを含み、主表面と、前記主表面と反対側の裏面とを有するエピウエハを準備する工程と、
    前記エピウエハの前記主表面における前記高欠陥領域を覆うように絶縁膜を形成する工程と、
    前記低欠陥領域の上に、かつ前記絶縁膜を介して隣り合うように第１の電極を形成する工程と、
    前記絶縁膜を介して隣り合う前記第１の電極を電気的に接続する導電層を形成する工程と、
    前記エピウエハの前記裏面に第２の電極を形成する工程とを備える、半導体装置の製造方法。

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