TWI794599B - 高電子遷移率電晶體及其製作方法 - Google Patents

Abstract

一種高電子遷移率電晶體，包括III-V族通道層、鈍化層、III-V族阻障層、閘極結構、及源/汲極電極，其中，鈍化層被設置於III-V族通道層之上且包括閘極接觸洞和源/汲極接觸洞，III-V族阻障層被設置於III-V族通道層和鈍化層之間。閘極結構包括依序堆疊的III-V族閘極層、閘極蝕刻停止層、閘極電極，其中閘極電極被設置於閘極接觸洞中且順向性覆蓋住鈍化層的頂面的一部分。源/汲極電極會被設置於至少一源/汲極接觸洞中且會順向性覆蓋住鈍化層的頂面的另一部分。

Description

高電子遷移率電晶體及其製作方法

本揭露涉及電晶體的領域，特別是涉及一種高電子遷移率電晶體及其製作方法。

在半導體技術中，III-V族的半導體化合物可用於形成各種積體電路裝置，例如：高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(high electron mobility transistor,HEMT)。HEMT是屬於具有二維電子氣(two dimensional electron gas,2DEG)的一種電晶體，其2DEG會鄰近於能隙不同的兩種材料之間的接合面(亦即，異質接合面)。由於HEMT並非使用摻雜區域作為電晶體的載子通道，而是使用2DEG作為電晶體的載子通道，因此相較於習知的金氧半場效電晶體(MOSFET)，HEMT具有多種吸引人的特性，例如：高電子遷移率及以高頻率傳輸信號之能力。

然而，在習知的HEMT的製程中，需利用多道光微影、蝕刻、及金屬沉積製程，以定義出HEMT的閘極接觸洞、源/汲極接觸洞、閘極電極、及源/汲極電極，此無疑增加了製程的複雜度和製造成本。

有鑑於此，有必要提出一種改良的高電子遷移率電晶體，以改善習知高電子遷移率電晶體所存在之缺失。

根據本揭露的一實施例，係提供一種高電子遷移率電晶體，包括III-V族通道層、鈍化層、III-V族阻障層、閘極結構、及源/汲極電極，其中，鈍化層被設置於III-V族通道層之上且包括閘極接觸洞和源/汲極接觸洞，III-V族阻障層被設置於III-V族通道層和鈍化層之間。閘極結構包括依序堆疊的III-V族閘極層、閘極蝕刻停止層、閘極電極，其中，閘極電極被設置於閘極接觸洞中且順向性覆蓋住鈍化層的頂面的一部分。源/汲極電極會被設置於至少一源/汲極接觸洞中且會順向性覆蓋住鈍化層的頂面的另一部分。

根據本揭露的另一實施例，係提供一種高電子遷移率電晶體的製作方法，包括：提供基底，其上依序設置有III-V族通道層、III-V族阻障層、及閘極蝕刻停止層；形成鈍化層，覆蓋住III-V族阻障層及閘極蝕刻停止層；形成閘極接觸洞及源/汲極接觸洞於鈍化層中，其中閘極接觸洞會暴露閘極蝕刻停止層，且源/汲極接觸洞會暴露III-V族通道層；以及形成導電層，順向性設置於鈍化層的頂面，且導電層會被設置於閘極接觸洞及源/汲極接觸洞中。

根據本揭露的實施例，可以經由施行同一光微影、蝕刻製程，而於鈍化層中同時形成閘極接觸洞及源/汲極接觸洞，並且可調整適當的蝕刻參數，使得閘極接觸洞的底部不會穿透閘極蝕刻停止層，也使得源/汲極接觸洞的底部不會穿透III-V族通道層。後續可經由同一沉積、光微影、和蝕刻製程，而同時形成閘極電極和源/汲極電極。因此，本揭露的實施例可簡化製程的複雜度和製造成本。

10:高電子遷移率電晶體

20:高電子遷移率電晶體

100:基底

102:緩衝層

104:III-V族通道層

106:III-V族阻障層

108:III-V族半導體層

110:蝕刻停止層

112:III-V族閘極層

114:閘極蝕刻停止層

120:二維電子氣區域

122:二維電子氣截斷區域

124:鈍化層

126:閘極接觸洞

128:源/汲極接觸洞

132:第一導電層

134:第二導電層

140:閘極電極

142:源/汲極電極

150:閘極結構

160:層間介電層

200:方法

202:步驟

204:步驟

206:步驟

208:步驟

210:步驟

212:步驟

214:步驟

216:步驟

R1:平台區

為了使下文更容易被理解，在閱讀本揭露時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本揭露之具體實施例，並用以闡述本揭露之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。

第1圖是根據本揭露一實施例所繪示的高電子遷移率電晶體(HEMT)的剖面示意圖。

第2圖是根據本揭露一實施例所繪示的基底上設置有III-V族通道層、III-V族阻障層、III-V族半導體層、蝕刻停止層的HEMT的剖面示意圖。

第3圖是根據本揭露一實施例所繪示的基底上設置有主動區域的HEMT的剖面示意圖。

第4圖是根據本揭露一實施例所繪示的基底上設置有III-V族閘極層及閘極蝕刻停止層的HEMT的剖面示意圖。

第5圖是根據本揭露一實施例所繪示的III-V族閘極層及閘極蝕刻停止層被鈍化層覆蓋的HEMT的剖面示意圖。

第6圖是根據本揭露一實施例所繪示的在鈍化層中形成閘極接觸洞和源/汲極接觸洞後的HEMT的剖面示意圖。

第7圖是根據本揭露一實施例所繪示的全面沉積導電層後的HEMT的剖面示意圖。

第8圖是根據本揭露一實施例所繪示的在接觸洞中形成閘極電極和源/汲極電極後的HEMT的剖面示意圖。

第9圖是本揭露一實施例的HEMT的製作方法流程圖。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同(旋轉90度或其它方位)，用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。

本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值 或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

在本揭露中，「三五族半導體(group III-V semiconductor)」係指包含至少一III族元素與至少一V族元素的化合物半導體。其中，III族元素可以是硼(B)、鋁(Al)、鎵(Ga)或銦(In)，而V族元素可以是氮(N)、磷(P)、砷(As)或銻(Sb)。進一步而言，「III-V族半導體」可以包括：氮化鎵(GaN)、磷化銦(InP)、砷化鋁(AlAs)、砷化鎵(GaAs)、氮化鋁鎵(AlGaN)、氮化銦鋁鎵(InAlGaN)、氮化銦鎵(InGaN)、氮化鋁(AlN)、磷化鎵銦(GaInP)、砷化鋁鎵(AlGaAs)、砷化鋁銦(InAlAs)、砷化鎵銦(InGaAs)、氮化鋁(AlN)、磷化鎵銦(GaInP)、砷化鋁鎵(AlGaAs)、砷化鋁銦(InAlAs)、砷化鎵銦(InGaAs)、其類似物或上述化合物的組合，但不限於此。此外，端視需求，III-V族半導體內亦可包括摻質，而為具有特定導電型的III-V族半導體，例如N型或P型III-V族半導體。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

本揭露係關於一種高電子遷移率電晶體(HEMT)，其可以作為電壓轉換器應用之功率切換電晶體。相較於矽功率電晶體，由於III-V HEMT具有較寬的能帶間隙，因此具有低導通電阻(on-state resistance)與低切換損失之特徵。

第1圖是根據本揭露一實施例所繪示的高電子遷移率電晶體(HEMT)的剖面示意圖。如第1圖所示，高電子遷移率電晶體10，例如增強型高電子遷移率電晶體，係設置在基底100上，且基底100上依序可設置有III-V族通道層 (或稱三五族通道層)104、III-V族阻障層(或稱三五族阻障層)106、III-V族閘極層(或稱三五族閘極層)112、閘極蝕刻停止層114、及鈍化層124。其中，III-V族阻障層106會被設置在III-V族通道層104之上。鈍化層124中可以設置有閘極接觸洞126和至少一源/汲極接觸洞(例如分離設置的二源/汲極接觸洞128)。閘極電極140可順向性設置於閘極接觸洞126中，並且直接接觸自閘極接觸洞126暴露出的閘極蝕刻停止層114，且閘極電極140可順向性覆蓋住鈍化層124的頂面的一部分。此外，閘極蝕刻停止層114、鈍化層124、及閘極電極140可構成閘極結構150。源/汲極電極142可分別被順向性設置於源/汲極接觸洞128中，並且直接接觸自源/汲極接觸洞128暴露出的III-V族阻障層106或III-V族通道層104，且源/汲極電極142會順向性覆蓋住鈍化層124的頂面的另一部分。

根據本揭露的一實施例，上述基底100可以是塊矽基板、碳化矽(SiC)基板、藍寶石(sapphire)基板、絕緣層上覆矽(silicon on insulator，SOI)基板或絕緣層上覆鍺(germanium on insulator，GOI)基板，但不限定於此。根據本揭露的一實施例，上述III-V族通道層104可包含一層或多層III-V族半導體層，III-V族半導體層的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定於此。此外，III-V族通道層104亦可以是被摻雜的一層或多層III-V族半導體層，例如是P型的III-V族半導體層。對P型的III-V族半導體層而言，其摻質可以是C、Fe、Mg或Zn，或不限定於此。上述III-V族阻障層106可包含一層或多層III-V族半導體層，且其組成會不同於III-V族通道層104的III-V族半導體。舉例來說，III-V族阻障層106可包含AlN、Al_yGa_(1-y)N(0<y<1)或其組合。根據一實施例，III-V族通道層104可以是未經摻雜的GaN層，而III-V族阻障層106可以是本質上為N型的AlGaN層。由於III-V族通道層104和III-V族阻障層106間具有不連續的能隙，藉由將III-V族通道層104和III-V族阻障層106互相堆疊設置，電子會因壓電效應(piezoelectric effect)而被聚集於III-V族通道層104和III-V族阻障層106之間的異質接面，因而產生高電子遷移率 的薄層，亦即二維電子氣(2DEG)區域120。相較之下，針對被III-V族閘極層112所覆蓋的區域，由於不會形成二維電子氣，因此可視為是二維電子氣截斷區域122。

此外，設置於III-V族阻障層106上方的III-V族閘極層112可包含一層或多層III-V族半導體層，且III-V族半導體層的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定於此。此外，III-V族閘極層112亦可以是被摻雜的一層或多層III-V族半導體層，例如是P型的III-V族半導體層。對於P型的III-V族半導體層而言，其摻質可以是C、Fe、Mg或Zn，但不限定於此。根據本揭露的一實施例，III-V族閘極層112可以是P型的GaN層。

根據本揭露的一實施例，上述閘極蝕刻停止層114可被設置於III-V族閘極層112上方。閘極蝕刻停止層114和鈍化層124之間可具有不同蝕刻速率，而且閘極蝕刻停止層114可以和III-V族閘極層112形成蕭特基接觸(Schottky contact)。舉例而言，閘極蝕刻停止層114可以包括含有耐火性金屬的金屬氮化物，且耐火性金屬可選自由鈦、鋯、鉿、釩、鈮、鉭、鉻、鉬、鎢、錳、鎝、錸、釕、鋨、銠及銥所構成之群組。根據本揭露的一實施例，閘極蝕刻停止層114可例如是氮化鈦。

根據本揭露的一實施例，上述鈍化層124可用於消除或減少存在於III-V族通道層104側壁和III-V族阻障層106頂面的表面缺陷，進而提昇二維電子氣區域120的電子遷移率。根據本揭露的一實施例，鈍化層124可以是氮化矽(SiN)、氮氧化矽(SiON)、氮化鋁(AlN)、氧化鋁(Al₂O₃)或氧化矽(SiO₂)，但不限定於此。

根據本揭露的一實施例，上述閘極電極140和III-V族閘極層112間為蕭特基接觸，而源/汲極電極142和III-V族通道層104間為歐姆接觸(Ohmic contact)。此外，閘極電極140和源/汲極電極142可以是單層或複合導電層，例如由下至上包括第一導電層132和第二導電層134。其中，第一導電層132可用來增加第二導 電層134和其他層的黏著性，而第二導電層134可以是具有較低電阻的導電層。揭露本揭露一實施例，第一導電層132和第二導電層134可以分別是鈦和鋁，但不限定於此。揭露本揭露其他實施例，閘極電極140和源/汲極電極142各自可以是由鈦/鋁/鈦/金所構成的複合導電層。

此外，根據本揭露的一實施例，基底100和III-V族通道層104之間另可包括緩衝層102，其可以用於降低存在於基底100和在III-V族通道層104之間的應力或晶格不匹配的程度。又，高電子遷移率電晶體10可另包括一層間介電層160，覆蓋住鈍化層124、閘極電極140、及源/汲極電極142，且層間介電層160可以是SiN、AlN、Al₂O₃、SiON或SiO₂，但不限定於此。

為了使本技術領域中具有通常知識者可據以實現本揭露的發明，以下進一步具體描述本揭露的高電子遷移率電晶體的製作方法。

第2圖是根據本揭露一實施例所繪示的基底上設置有III-V族通道層、III-V族阻障層、III-V族半導體層、蝕刻停止層的HEMT的剖面示意圖。如第2圖所示，在高電子遷移率電晶體20的一製程階段，基底100上可依序堆疊有緩衝層102、III-V族通道層104、III-V族阻障層106及III-V族半導體層108、及蝕刻停止層110，且可以透過任何合適的方式以形成基底100上的各堆疊層，例如可透過分子束磊晶(molecular-beam epitaxy,MBE)、金屬有機化學氣相沉積(metal-organic chemical vapor deposition,MOCVD)、氫化物氣相磊晶(hydride vapor phase epitaxy,HVPE)、原子層沉積(atomic layer deposition,ALD)或其他合適的方式。其中，緩衝層102可能包括複數個子半導體，且其整體的電阻值會高於基底100上其他層的電阻值。具體而言，緩衝層102中的部分元素的比例，例如金屬元素，會由基底100往III-V族通道層104的方向逐漸改變。舉例而言，對於基底100和III-V族通道層104分別為矽基底和GaN層的情形，緩衝層102可以是組成比例漸變的氮化鋁鎵(Al_xGa_(1-x)N)，且順著基底100往III-V族通道層104的方向， 所述X值會以連續或階梯變化方式自0.9降低至0.15。

第3圖是根據本揭露一實施例所繪示的基底上設置有主動區域的HEMT的剖面示意圖。如第3圖所示，可施行一道或多道光微影及蝕刻製程，以依序蝕除部分的蝕刻停止層110、III-V族半導體層108、III-V族阻障層106、及III-V族通道層104，而於基底100上形成平台區(mesa)R1。其中，平台區R1係為一突起結構。在後續的製程中，平台區R1的週邊會被設置絕緣結構，以避免平台區R1和週邊的其他半導體元件產生不必要的電連接。

第4圖是根據本揭露一實施例所繪示的基底上設置有III-V族閘極層及閘極蝕刻停止層的HEMT的剖面示意圖。可以同時或分別圖案化基底100上的蝕刻停止層110和III-V族半導體層108，以形成如第4圖所示的閘極蝕刻停止層114及III-V族閘極層112，並暴露出III-V族阻障層106的部分頂面。其中，閘極蝕刻停止層114及III-V族閘極層112可具有相同的寬度，致使閘極蝕刻停止層114及III-V族閘極層112實質上完全重合(substantially coextensive)。此外，在形成閘極蝕刻停止層114及III-V族閘極層112之後，針對未被III-V族閘極層112所覆蓋的區域，會因為III-V族通道層104和III-V族阻障層106間所產生的壓電效應，致使二維電子氣被形成於二維電子氣區域120中。相較之下，針對被III-V族閘極層112所覆蓋的區域，由於不會形成二維電子氣，因此可視為是二維電子氣截斷區域122。

第5圖是根據本揭露一實施例所繪示的III-V族閘極層及閘極蝕刻停止層被鈍化層覆蓋的HEMT的剖面示意圖。如第5圖所示，可以透過合適的沉積製程，以形成鈍化層124。鈍化層124的材質可以是SiN、AlN、Al₂O₃或SiO₂，但不限定於此，其可以完整覆蓋住閘極蝕刻停止層114、III-V族閘極層112、III-V族通道層104和III-V族阻障層106。

第6圖是根據本揭露一實施例所繪示的在鈍化層中形成閘極接觸洞和源/汲極接觸洞後的HEMT的剖面示意圖。如第6圖所示，可以藉由光微影和蝕 刻製程，以於III-V族閘極層112上方形成閘極接觸洞126，並同時於III-V族閘極層112兩側形成至少一源/汲極接觸洞，例如分離設置的二源/汲極接觸洞128。在蝕刻形成接觸洞過程中，可以藉由選擇適當的蝕刻成份和參數，使得鈍化層124和閘極蝕刻停止層114之間的蝕刻選擇比，及鈍化層124和III-V族通道層104之間的蝕刻選擇比，均可分別高於一預設值，例如為5至300的預設值。因此，當蝕刻製程完成時，閘極接觸洞126的底面會位於閘極蝕刻停止層114的頂面，因而暴露出閘極蝕刻停止層114的頂面；而各源/汲極接觸洞128的底面會位於III-V族通道層104的頂面或延伸至III-V族通道層104之中，因而暴露出III-V族通道層104。此外，由於源/汲極接觸洞128的底面會位於III-V族通道層104的頂面或延伸至III-V族通道層104之中，因此各源/汲極接觸洞128的下方會相應形成二維電子氣截斷區域122。

第7圖是根據本揭露一實施例所繪示的全面沉積導電層後的HEMT的剖面示意圖。可以經由合適的沉積製程，以於鈍化層124的頂面之上、閘極接觸洞126之中、及源/汲極接觸洞128之中順向性沉積導電層，例如是包括第一導電層132和第二導電層134的複合導電層。根據本揭露的一實施例，對於開口面積較小的閘極接觸洞126而言，第二導電層134可能會完全填滿閘極接觸洞126。

第8圖是根據本揭露一實施例所繪示的在接觸洞中形成閘極電極和源/汲極電極後的HEMT的剖面示意圖。可以施行光微影和蝕刻製程，以圖案化第一導電層132和第二導電層134，而形成如第8圖所示的閘極電極140和源/汲極電極142。其中，閘極電極140除了會位於閘極接觸洞126內，還會順向性覆蓋住鈍化層124的頂面的一部分；而源/汲極電極142除了會位於源/汲極接觸洞128內，還會順向性覆蓋鈍化層124的頂面的另一部分。

接著，可以在鈍化層124、閘極電極140、及源/汲極電極142之上沉積層間介電層，以獲得如第1圖所示之高電子遷移率電晶體10。

第9圖是本揭露一實施例的HEMT的製作方法流程圖。如第9圖所示，根據本揭露的一實施例，製作高電子遷移率電晶體的方法200可包括：步驟202：提供基底；步驟204：於基底上依序沈積III-V族通道層、III-V族阻障層、III-V族半導體層、及蝕刻停止層；步驟206：圖案化III-V族半導體層及蝕刻停止層；步驟208：沉積鈍化層；步驟210：在鈍化層中形成閘極接觸洞和源/汲極接觸洞；步驟212：在鈍化層的頂面上，同時在閘極接觸洞和源/汲極接觸洞內沉積導電層；步驟214：圖案化導電層；步驟216：沉積層間介電層。

根據本揭露的上述實施例，可以經由施行同一光微影、蝕刻製程，而於鈍化層中同時形成閘極接觸洞及源/汲極接觸洞，並且可調整適當的蝕刻成份、參數，使得閘極接觸洞的底部不會穿透閘極蝕刻停止層，也使得源/汲極接觸洞的底部不會穿透III-V族通道層。後續可經由同一沉積、光微影、和蝕刻製程，而同時形成閘極電極和源/汲極電極，因此可簡化製程的複雜度和製造成本。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10:高電子遷移率電晶體

100:基底

102:緩衝層

104:III-V族通道層

106:III-V族阻障層

112:III-V族閘極層

114:閘極蝕刻停止層

120:二維電子氣區域

122:二維電子氣截斷區域

124:鈍化層

126:閘極接觸洞

128:源/汲極接觸洞

132:第一導電層

134:第二導電層

140:閘極電極

142:源/汲極電極

150:閘極結構

160:層間介電層

Claims (20)

1. 一種高電子遷移率電晶體，包括：一三五族通道層，設置於一基底上；一鈍化層，設置於該三五族通道層之上且包括一閘極接觸洞和至少一源/汲極接觸洞；一三五族阻障層，設置於該三五族通道層和該鈍化層之間；一閘極結構，包括依序堆疊的一三五族閘極層、一閘極蝕刻停止層、一閘極電極，其中該閘極電極順向性設置於該閘極接觸洞中且覆蓋該鈍化層的頂面的一部分；以及至少一源/汲極電極，順向性設置於該至少一源/汲極接觸洞中，其中該至少一源/汲極電極覆蓋該鈍化層的頂面的另一部分，且該至少一源/汲極電極會直接接觸該三五族通道層。
2. 如請求項1所述的高電子遷移率電晶體，其中該鈍化層的組成包括氧化矽、氮化鋁、氧化鋁、氮氧化矽或氮化矽。
3. 如請求項1所述的高電子遷移率電晶體，其中該三五族閘極層是一P型三五族閘極層。
4. 如請求項1所述的高電子遷移率電晶體，其中該閘極蝕刻停止層的組成包括金屬氮化物，且該金屬氮化物中的金屬係選自由耐火性金屬(refractory metals)所構成之群組。
5. 如請求項1所述的高電子遷移率電晶體，其中該閘極蝕刻停止層和 該三五族閘極層之間為蕭特基接觸，且該閘極電極和該三五族閘極層之間為蕭特基接觸。
6. 如請求項1所述的高電子遷移率電晶體，其中該閘極電極會直接接觸該閘極蝕刻停止層。
7. 如請求項1所述的高電子遷移率電晶體，其中該閘極電極及該至少一源/汲極電極的組成彼此相同。
8. 如請求項1所述的高電子遷移率電晶體，其中該高電子遷移率電晶體進一步包括：一層間介電層，覆蓋住該鈍化層、該閘極電極、及該至少一源/汲極電極。
9. 如請求項8所述的高電子遷移率電晶體，其中該層間介電層填入該閘極接觸洞和該至少一源/汲極接觸洞中。
10. 如請求項9所述的高電子遷移率電晶體，其中該層間介電層的組成包括氮化鋁、氧化鋁、氮化矽、氮氧化矽或氧化矽。
11. 一種高電子遷移率電晶體的製作方法，包括：提供一基底，其上依序設置有一三五族通道層、一三五族阻障層、一三五族閘極層、及一閘極蝕刻停止層；形成一鈍化層，覆蓋住該三五族阻障層及該閘極蝕刻停止層；形成一閘極接觸洞及至少一源/汲極接觸洞於該鈍化層中，其中該閘極接觸洞 會暴露該閘極蝕刻停止層，該至少一源/汲極接觸洞會暴露該三五族通道層；以及形成一導電層，順向性設置於該鈍化層的一頂面，且順向性設置於該閘極接觸洞及該至少一源/汲極接觸洞之中。
12. 如請求項11所述的高電子遷移率電晶體的製作方法，其中該三五族閘極層是一P型三五族閘極層。
13. 如請求項11所述的高電子遷移率電晶體的製作方法，其中該閘極蝕刻停止層的組成包括金屬氮化物，且該金屬氮化物中的金屬係選自由耐火性金屬所構成之群組。
14. 如請求項11所述的高電子遷移率電晶體的製作方法，其中該鈍化層的組成包括氧化矽、氮化鋁、氧化鋁、氮氧化矽或氮化矽。
15. 如請求項11所述的高電子遷移率電晶體的製作方法，其中該閘極蝕刻停止層和該III-V族閘極層之間為蕭特基接觸。
16. 如請求項11所述的高電子遷移率電晶體的製作方法，其中該導電層會直接接觸該閘極蝕刻停止層。
17. 如請求項11所述的高電子遷移率電晶體的製作方法，其中該至少一源/汲極電極會直接接觸該三五族通道層。
18. 如請求項11所述的高電子遷移率電晶體的製作方法，其中在形成該導電層之後，進一步包括：蝕刻該導電層，以形成一閘極電極和至少一源/汲極電極。
19. 如請求項18所述的高電子遷移率電晶體的製作方法，其中在蝕刻該導電層之後，進一步包括：形成一層間介電層，以覆蓋住該閘極電極和該至少一源/汲極電極。
20. 如請求項18所述的高電子遷移率電晶體的製作方法，其中在蝕刻該導電層之後，該閘極電極會順向性覆蓋住該鈍化層的該頂面的一部分，且該至少一源/汲極電極會順向性覆蓋住該鈍化層的該頂面的另一部分。

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