TWI740554B - 高電子遷移率電晶體 - Google Patents

Abstract

一種高電子遷移率電晶體，包括基底、三五族通道層、三五族阻障層、三五族蓋層、源極電極、第一汲極電極、第二汲極電極、以及連接部。其中，三五族通道層、三五族阻障層、及三五族蓋層依序設置於基底上。源極電極設置於三五族蓋層的一側，第一汲極電極及一第二汲極電極設置於三五族蓋層的另一側。第一汲極電極的底面分離於第二汲極電極的底面，且第一汲極電極的組成不同於第二汲極電極的組成。連接部電連接至第一汲極電極以及第二汲極電極。

Description

高電子遷移率電晶體

本揭露涉及半導體裝置的領域，特別是涉及一種高電子遷移率電晶體。

在半導體技術中，III-V族的半導體化合物可用於形成各種積體電路裝置，例如：高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(high electron mobility transistor, HEMT)。HEMT是屬於具有二維電子氣(two dimensional electron gas, 2-DEG)的一種電晶體，其2-DEG會鄰近於能隙不同的兩種材料之間的接合面(亦即，異質接合面)。由於HEMT並非使用摻雜區域作為電晶體的載子通道，而是使用2-DEG作為電晶體的載子通道，因此相較於習知的金氧半場效電晶體(MOSFET)，HEMT具有多種吸引人的特性，例如：高電子遷移率及以高頻率傳輸信號之能力。

對於習知的HEMT，其汲極電極和下方半導體層之間會構成歐姆接觸(ohmic contact)，以降低汲極電極和半導體層間的接觸電阻。然而，在形成歐姆接觸的過程中，汲極電極中的金屬通常會和下方半導體層反應而形成突刺缺陷(spiking defects)，使得鄰近於突刺缺陷的局部電場會較大，而引發了不必要的漏電流現象，進而增加了半導體裝置之截止電流(I _OFF)、降低崩潰電壓及可靠度。

有鑑於此，有必要提出一種改良的高電子遷移率電晶體，以改善習知高電子遷移率電晶體所存在之缺失。

根據本揭露的一實施例，係提供一種高電子遷移率電晶體，包括基底、三五族通道層、三五族阻障層、三五族蓋層、源極電極、第一汲極電極、第二汲極電極、以及連接部。其中，三五族通道層、三五族阻障層、及三五族蓋層依序設置於基底上。源極電極設置於三五族蓋層的一側，第一汲極電極及一第二汲極電極設置於三五族蓋層的另一側。第一汲極電極的底面分離於第二汲極電極的底面，且第一汲極電極的組成不同於第二汲極電極的組成。連接部電連接至第一汲極電極以及第二汲極電極。

根據本揭露的另一實施例，係提供一種高壓半導體裝置，包括半導體層、半導體蓋層、源極電極、至少二汲極電極、及層間介電層。其中，閘極結構設置於半導體層之上。源極電極設置於半導體蓋層的一側，且汲極電極設置於半導體蓋層的另一側，其中汲極電極包括蕭特基接觸金屬以及歐姆接觸金屬。層間介電層設置於蕭特基接觸金屬以及歐姆接觸金屬之間。

根據本揭露的實施例，藉由設置彼此側向分離的第一汲極電極及第二汲極電極，並使得第一汲極電極和下方的半導體層形成形成蕭特基接觸，而第二汲極電極和下方的半導體層形成形成歐姆接觸，如此不僅可以改善高壓半導體裝置的表面電場的分佈，而降低了裝置的截止電流(I _OFF)，同時可以避免過度增加汲極電極底面和半導體層間的接觸面積，而避免了半導體裝置的導通電阻(R _ON)的增加。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同（旋轉90度或其它方位），用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。

本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

在本揭露中，「三五族半導體(group III-V semiconductor)」係指包含至少一III族元素與至少一V族元素的化合物半導體。其中，III族元素可以是硼(B)、鋁(Al)、鎵(Ga)或銦(In)，而V族元素可以是氮(N)、磷(P)、砷(As)或銻(Sb)。進一步而言，「三五族半導體」可以包括：氮化鎵(GaN)、磷化銦(InP)、砷化鋁(AlAs)、砷化鎵(GaAs)、氮化鋁鎵(AlGaN)、氮化銦鋁鎵(InAlGaN)、氮化銦鎵(InGaN)、氮化鋁(AlN)、磷化鎵銦(GaInP)、砷化鋁鎵(AlGaAs)、砷化鋁銦(InAlAs)、砷化鎵銦(InGaAs)、氮化鋁(AlN)、磷化鎵銦(GaInP)、砷化鋁鎵(AlGaAs)、砷化鋁銦(InAlAs)、砷化鎵銦(InGaAs)、其類似物或上述化合物的組合，但不限於此。此外，端視需求，三五族半導體內亦可包括摻質，而為具有特定導電型的三五族半導體，例如N型或P型III-V族半導體。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

本揭露係關於一種高壓半導體裝置或高電子遷移率電晶體(HEMT)，例如是可以作為電壓轉換器應用之功率切換電晶體。相較於矽功率電晶體，由於III-V HEMT具有較寬的能帶間隙，因此具有低導通電阻(on-state resistance, R _ON)與低切換損失之特徵。

第1圖是根據本揭露一實施例所繪示的高壓半導體裝置的剖面示意圖。如第1圖所示，高壓半導體裝置例如是增強型高電子遷移率電晶體10，係設置在基底100上，且基底100上依序可設置有緩衝層102、III-V族通道層(或稱三五族通道層)104、III-V族阻障層(或稱三五族阻障層)106、鈍化層116、及至少一層間介電層（例如：第一層間介電層124、第二層間介電層126、第三層間介電層154）。絕緣結構128可以被設置於III-V族通道層104和III-V族阻障層106的兩側。

堆疊結構160包括依序堆疊的III-V族蓋層112和蝕刻停止層114，設置於III-V族阻障層106的表面，並且被第一層間介電層124覆蓋。閘極電極140可以被設置於第一層間介電層124的閘極接觸洞130內。由於堆疊結構160可以自閘極接觸洞130暴露出，使得閘極電極140得以電連接至下方的堆疊結構160。

源極電極144可以設置於堆疊結構160的一側且順向性的設置於第一層間介電層124內的源極接觸洞132內，並且和下方的半導體層，例如III-V族通道層104，形成歐姆接觸。場板(field plate)146可以沿著第二層間介電層126的頂面而設置，而跨過堆疊結構160的上方。場板146可電連接至源極電極144，以用於調控半導體層（例如III-V族通道層104及/或III-V族阻障層106）內的電場分佈。根據本揭露的一實施例，場板146及源極電極144可以透過同一沉積製程而形成，因此彼此間可具有相同的組成，但不限定於此。

於一實施例中，閘極電極140與源極電極144的材料可包含導電材料，例如，金屬、合金、金屬氮化物或半導體材料。在一些實施例中，金屬可包含金（Au）、鎳（Ni）、鉑（Pt）、鈀（Pd）、銥（Ir）、鈦（Ti）、鉻（Cr）、鎢（W）、鋁（Al）、銅（Cu）、鉬(Mo)等其它合適的導電材料、或前述之組合。

至少二汲極電極，例如第一汲極電極142及第二汲極電極148，可以相對於源極電極144而設置，而設置於堆疊結構160的另一側。其中，第一汲極電極142可以被設置於第一層間介電層124的第一汲極接觸洞134內，且第一汲極電極142的組成可以相同於閘極電極140的組成，例如是包括蕭特基接觸金屬的組成。於一實施例中，第一汲極電極142的底面143可以設置於鈍化層116上。於一較佳實施例中第一汲極電極142的底面143可以選擇性地電連接至下方的半導體層，例如III-V族阻障層106，而形成蕭特基接觸。根據本揭露的一實施例，第一汲極電極142可貫穿鈍化層116，而和下方半導體層電性連接，然本揭露並不以此為限。在本揭露中，蕭特基接觸金屬係指可以和相接觸半導體層產生蕭特基接觸(Schottky contact)的金屬、合金或其堆疊層，例如是TiN、W、Pt、Ni或Ni/Au，但不限定於此。又，第二汲極電極148可以被設置於第一層間介電層124的第二汲極接觸洞136內，且第二汲極接觸洞136係側向分離於第一汲極接觸洞134。第二汲極電極148的組成可以不同於閘極電極140和第一汲極電極142的組成，而和第一源極電極144具有相同的組成。舉例而言，第二汲極電極148的組成可以是包括歐姆接觸金屬。第二汲極電極148的底面可以電連接至下方的半導體層，例如III-V族通道層104，而形成歐姆接觸。在本揭露中，歐姆接觸金屬係指可以和相接觸半導體層產生歐姆接觸(ohmic contact)的金屬、合金或其堆疊層，例如是Ti/Al、Ti/Al/Ti/TiN、Ti/Al/Ti/Au、Ti/Al/Ni/Au或Ti/Al/Mo/Au，但不限定於此。

進一步而言，第一汲極電極142可以電連接至第二汲極電極148，例如是透過設置於第一汲極電極142上方的連接部而使得第一汲極電極142電連接至第二汲極電極148。舉例而言，連接部可包括導電插塞150和導電連線152，其中導電插塞150可以被設置於第二層間介電層126的開孔150中，而導電連線152可以被順向地設置於第二層間介電層126的頂面。根據本揭露的一實施例，連接部（例如導電插塞150或導電連線152）、及第二汲極電極148可以透過同一沉積製程而形成，因此彼此間可具有相同的組成，但不限定於此。根據其他實施例，連接部（例如導電插塞150或導電連線152）的組成可相同於第一汲極電極142的組成，而不同於第二汲極電極148的組成。此外，連接部的組成亦可以選自其他金屬或合金，而不同於第一汲極電極142和第二汲極電極148的組成。

根據本揭露的一實施例，第一汲極電極142的底面143可高於第二汲極電極148的底面，使得第一汲極電極142的底面143及第二汲極電極148的底面可各自接觸不同的半導體層。此外，第一汲極電極142和第二汲極電極148之間可設置第一層間介電層124，且導電插塞150和第二汲極電極148之間可設置第二層間介電層126。

根據本揭露的一實施例，由於第一汲極電極142和第二汲極電極148分別位於分離設置的第一汲極接觸洞134和第二汲極接觸洞136內，因此第一汲極電極142的底面寬度W及第一汲極電極142和第二汲極電極148間的距離L _DD可以被獨立控制；此外，第一汲極電極142的底面寬度W及堆疊結構160和第一汲極電極142間的距離L _GD亦可以被獨立控制。換言之，當增加或減少第一汲極電極142的底面寬度W時，不必然會增加或減少距離L _DD或距離L _GD。由於第一汲極電極142的底面寬度W的增加通常會造成導通電阻的增加，而為了在不增加導通電阻的情況下，以降低高壓半導體裝置的電場分佈，並進而降低高壓半導體裝置的截止電流，根據本揭露的一實施例，可以在不改變底面寬度W的情況下，任意設定第一汲極電極142和堆疊結構160間的距離L _GD，以最佳化III-V族阻障層106和III-V族通道層104內的電場分佈(或電位分佈)，進而降低高壓半導體裝置的截止電流。

根據本揭露的一實施例，上述基底100可以是塊矽基板、碳化矽(SiC)基板、氧化鋁(Al ₂O ₃)基板(或稱藍寶石(sapphire)基板)、氮化鋁(AlN)等陶瓷基底、絕緣層上覆矽(silicon on insulator，SOI)基板或絕緣層上覆鍺(germanium on insulator，GOI)基板，但不限定於此。於另一實施例中，基底100更包含單一或多層的絕緣材料層以及/或其他合適的材料層(例如半導體層)與一核心層。絕緣材料層可以是氧化物、氮化物、氮氧化物、或其他合適的絕緣材料。核心層可以是碳化矽(SiC)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氧化鋅(ZnO)或氧化鎵(Ga ₂O ₃)、或其他合適的陶瓷材料。於一實施例中，單一或多層的絕緣材料層以及/或其他合適的材料層包覆核心層。根據本揭露的一實施例，上述III-V族通道層104可包含一層或多層III-V族半導體層，III-V族半導體層的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定於此。緩衝層102可以用於降低存在於基底100和在III-V族通道層104之間的應力或晶格不匹配的程度。III-V族通道層104亦可以是被摻雜的一層或多層III-V族半導體層，例如是P型的III-V族半導體層。對P型的III-V族半導體層而言，其摻質可以是C、Fe、Mg或Zn，或不限定於此。上述III-V族阻障層106可包含一層或多層III-V族半導體層，且其組成會不同於III-V族通道層104的III-V族半導體。舉例來說，III-V族阻障層106可包含AlN、Al _yGa _1-yN(0＜y＜1)或其組合。根據一實施例，III-V族通道層104可以是未經摻雜的GaN層，而III-V族阻障層106可以是本質上為N型的AlGaN層。由於III-V族通道層104和III-V族阻障層106間具有不連續的能隙，藉由將III-V族通道層104和III-V族阻障層106互相堆疊設置，電子會因壓電效應(piezoelectric effect)而被聚集於III-V族通道層104和III-V族阻障層106之間的異質接面，因而產生高電子遷移率的薄層，亦即二維電子氣(2-DEG)區域120。相較之下，針對被III-V族蓋層112所覆蓋的區域，由於不會形成二維電子氣，因此可視為是二維電子氣截斷區域122。根據本揭露之一實施例，由於第一汲極電極142未深入至III-V族阻障層106中，因此二維電子氣區域120可以被形成於第一汲極電極142之下。III-V族蓋層112可包含一層或多層III-V族半導體層，且III-V族半導體層的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定於此。此外，III-V族蓋層112亦可以是被摻雜的一層或多層III-V族半導體層，例如是P型的III-V族半導體層。對於P型的III-V族半導體層而言，其摻質可以是C、Fe、Mg或Zn，但不限定於此。根據本揭露的一實施例，III-V族蓋層112可以是P型的GaN層。根據本揭露的一實施例，蝕刻停止層114可以包括金屬氮化物，可例如是氮化鈦，且蝕刻停止層114和第一層間介電層124之間可具有不同蝕刻速率。根據本揭露的一實施例，鈍化層116可以是厚度介於0.5奈米至10奈米的薄介電層，其可用於消除或減少存在於III-V族通道層104側壁和III-V族阻障層106頂面的表面缺陷，進而提昇二維電子氣區域120的電子遷移率。根據本揭露的一實施例，鈍化層116可以是氮化矽(SiN)、氮氧化矽(SiON)、氮化鋁(AlN)、氧化鋁(Al ₂O ₃)或氧化矽(SiO ₂)，但不限定於此。第一層間介電層124、第二層間介電層126、及第三層間介電層154彼此間可以具有相同或不同的組成，例如是SiN、AlN、Al ₂O ₃、SiON或SiO ₂，但不限定於此。

第2圖是根據本揭露一實施例沿著第1圖A-A'切線所繪示的高壓半導體裝置的俯視示意圖。如第2圖所示，閘極電極140、源極電極144、第一汲極電極142、及第二汲極電極148之間可以平行設置，使得彼此間的長軸方向互相平行。根據本揭露的一實施例，閘極電極140和第一汲極電極142係呈現條狀，源極電極144和第二汲極電極148係呈現環狀，但不限定於此。根據本揭露一實施例，閘極電極140、源極電極144、第一汲極電極142、及第二汲極電極148可任意選自條狀或環狀。又，根據本揭露的一實施例，源極電極144和第二汲極電極148中的其中一者可以呈現圓形，因此及源極電極144和第二汲極電極148中的另一者、第一汲極電極142、及閘極電極140可以環繞住該圓形電極的週邊，而形成共心電極。

第3圖是根據本揭露一實施例所繪示的具有多個汲極電極的高壓半導體裝置的剖面示意圖。第2圖所示的高壓半導體裝置可例如是增強型高電子遷移率電晶體10'，其結構類似於第1圖所示的增強型高電子遷移率電晶體10。然而，第2圖所示的實施例和第1圖所示的實施例的主要差異在於，第2圖所示的第一汲極電極142會深入至III-V族阻障層中106，致使第一汲極電極142可以更有效地控制III-V族阻障層106和III-V族通道層104內的電場分佈(或電位分佈)，進而達成降低高壓半導體裝置的截止電流的效果。

第4圖是根據本揭露一實施例所繪示的具有多個汲極電極的高壓半導體裝置的剖面示意圖。第4圖所示的高壓半導體裝置可例如是增強型高電子遷移率電晶體10"，其結構類似於第1圖所示的增強型高電子遷移率電晶體10。然而，第4圖所示的實施例和第1圖所示的實施例的主要差異在於，第4圖所示的增強型高電子遷移率電晶體10"包括多個第一汲極電極142、142'，且各第一汲極電極142、142'均可以和下方的半導體層，例如III-V族阻障層106，形成蕭特基接觸。第一汲極電極142'可相鄰於第一汲極電極142而設置，兩者的底面143、143'間可以互相分離而具有距離L' _DD。端視不同需求，第一汲極電極142'的底面寬度W'可以相同或不同於第一汲極電極142的底面寬度W。第一汲極電極142'可以電連接至第一汲極電極142和第二汲極電極148，例如是透過設置於第一汲極電極142'頂部的導電插塞150'而電連接至第一汲極電極142和第二汲極電極148。藉由設置多個第一汲極電極142、142'，可以更彈性地調整電場的分佈。

為了使本技術領域中具有通常知識者可據以實現本揭露的發明，以下進一步具體描述本揭露的高壓半導體裝置的製作方法。

第5圖是根據本揭露一實施例所繪示的基底上設置有III-V族通道層、III-V族阻障層、閘極結構、及層間介電層的高壓半導體裝置的剖面示意圖。如第5圖所示，在高電子遷移率電晶體20的一製程階段，基底100上可依序堆疊有緩衝層102、III-V族通道層104、III-V族阻障層106、堆疊結構160、鈍化層116、及第一層間介電層124。接觸洞，例如閘極接觸洞130和第一汲極接觸洞134，可被設置於第一層間介電層124中，以暴露出下方的鈍化層116。根據本揭露的一實施例，可以透過任何合適的方式以形成基底100上的各堆疊層，例如可透過分子束磊晶(molecular-beam epitaxy, MBE)、金屬有機化學氣相沉積(metal-organic chemical vapor deposition, MOCVD)、氫化物氣相磊晶(hydride vapor phase epitaxy, HVPE)、原子層沉積(atomic layer deposition, ALD)或其他合適的沉積方式。其中，緩衝層102可能包括複數個子半導體，且其整體的電阻值會高於基底100上其他層的電阻值。具體而言，緩衝層102中的部分元素的比例，例如金屬元素，會由基底100往III-V族通道層104的方向逐漸改變。舉例而言，對於基底100和III-V族通道層104分別為矽基底和GaN層的情形，緩衝層102可以是組成比例漸變的氮化鋁鎵(Al _xGa _1-xN)，且順著基底100往III-V族通道層104的方向，所述X值會以連續或階梯變化方式自0.9降低至0.15。

第6圖是根據本揭露一實施例所繪示的層間介電層中設置有閘極電極和第一汲極電極的高壓半導體裝置的剖面示意圖。如第6圖所示，可以經由合適的沉積製程，以於第一層間介電層124的頂面、閘極接觸洞130內及第一汲極接觸洞134內形成導電層，例如是包括蕭特基接觸金屬的複合導電層。之後，施予施行光微影和蝕刻製程，以圖案化導電層，而形成閘極電極140和第一汲極電極142。根據本揭露的一實施例，對於開口面積較小的閘極接觸洞130和第一汲極接觸洞134而言，導電層可能會完全填滿接觸洞130和第一汲極接觸洞134，但不限定於此。

接著，可全面性的沉積第二層間介電層，以覆蓋住第一層間介電層124、閘極電極140和第一汲極電極142。

第7圖是根據本揭露一實施例所繪示的層間介電層中設置有源極接觸洞和第二汲極接觸洞的高壓半導體裝置的剖面示意圖。如第8圖所示，在形成形成第二層間介電層126之後，可以藉由光微影和蝕刻製程，以於第一層間介電層124和第二層間介電層126中形成分離設置的源極接觸洞132和第二汲極接觸洞136，其中源極接觸洞132和第二汲極接觸洞136的底部可以深入至III-V族通道層104中，但不限定於此。之後，可以施行另一光微影和蝕刻製程，以於第二層間介電層126中形成開孔138，使得第一汲極電極142的頂面可自開孔138暴露出。

第8圖是根據本揭露一實施例所繪示的層間介電層中設置有源極電極和第二汲極電極的高壓半導體裝置的剖面示意圖。如第8圖所示，可以經由合適的沉積製程，以於第二層間介電層126的頂面和源極接觸洞132、第二汲極接觸洞136、及開孔138內形成導電層，例如是包括歐姆接觸金屬的複合導電層。之後，施予施行光微影和蝕刻製程，以圖案化導電層，而形成源極電極144、場板146、第二汲極電極148、導電插塞150、及導電連線152。根據本揭露的一實施例，對於開口面積較小的開孔138，導電層可能會完全填滿開孔138；而對於開口面積較大的源極接觸洞132和第二汲極接觸洞136，導電層可順向性地覆蓋住接觸洞132、136的側壁，但不限定於此。

接著，可以在第二層間介電層126、源極電極144、場板146、第二汲極電極148、導電插塞150、及導電連線152之上沉積第三層間介電層，以獲得如第1圖所示之高電子遷移率電晶體10。

第9圖是本揭露一實施例的高壓半導體裝置的製作方法流程圖。如第9圖所示，根據本揭露的一實施例，製作高電子遷移率電晶體的方法200可包括：步驟202：提供半導體基底，其上依序堆疊有三五族通道層、三五族阻障層、三五族蓋層、層間介電層；步驟204：於層間介電層中，形成閘極接觸洞和第一汲極接觸洞；步驟206：形成閘極電極和第一汲極電極，分別位於閘極接觸洞和第一汲極接觸洞內；步驟208：形成源極接觸洞和第二汲極接觸洞於層間介電層中；步驟210：形成源極電極和第二汲極電極，分別位於源極接觸洞和第二汲極接觸洞內，且第二汲極電極電連接至第一汲極電極。

根據本揭露的上述實施例，藉由設置底面彼此側向分離的第一汲極電極及第二汲極電極，且第一汲極電極會和下方的半導體層形成蕭特基接觸，而第二汲極電極會和下方的半導體層形成歐姆接觸，可以在不改變第一汲極電極底面寬度的情況下，任意設定第一汲極電極和閘極結構間的距離，如此不僅可以改善高壓半導體裝置的表面電場的分佈，而降低了裝置的截止電流，同時可以避免過度增加第一汲極電極底面和下方半導體層間的接觸面積，而可避免高壓半導體裝置的導通電阻的增加。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10:高電子遷移率電晶體 10':高電子遷移率電晶體 10":高電子遷移率電晶體 100:基底 102:緩衝層 104:III-V族通道層 106:III-V族阻障層 112:III-V族蓋層 114:蝕刻停止層 116:鈍化層 120:二維電子氣區域 122:二維電子氣截斷區域 124:第一層間介電層 126:第二層間介電層 128:絕緣結構 130:閘極接觸洞 132:源極接觸洞 134:第一汲極接觸洞 136:第二汲極接觸洞 138:開孔 140:閘極電極 142:第一汲極電極 142':第一汲極電極 143:底面 143':底面 144:源極電極 146:場板 148:第二汲極電極 150:導電插塞 150':導電插塞 152:導電連線 154:第三層間介電層 160:堆疊結構 200:方法 202:步驟 204:步驟 206:步驟 208:步驟 210:步驟 L _GD:距離 L _DD:距離 L' _DD:距離 W:底面寬度 W':底面寬度

為了使下文更容易被理解，在閱讀本揭露時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本揭露之具體實施例，並用以闡述本揭露之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。 第1圖是根據本揭露一實施例所繪示的具有多個汲極電極的高壓半導體裝置的剖面示意圖。 第2圖是根據本揭露一實施例沿著第1圖A-A'切線所繪示的高壓半導體裝置的俯視示意圖。 第3圖是根據本揭露一實施例所繪示的具有多個汲極電極的高壓半導體裝置的剖面示意圖。 第4圖是根據本揭露一實施例所繪示的具有多個汲極電極的高壓半導體裝置的剖面示意圖。 第5圖是根據本揭露一實施例所繪示的基底上設置有III-V族通道層、III-V族阻障層、三五族蓋層、及層間介電層的高壓半導體裝置的剖面示意圖。 第6圖是根據本揭露一實施例所繪示的層間介電層中設置有閘極電極和第一汲極電極的高壓半導體裝置的剖面示意圖。 第7圖是根據本揭露一實施例所繪示的層間介電層中設置有源極接觸洞和第二汲極接觸洞的高壓半導體裝置的剖面示意圖。 第8圖是根據本揭露一實施例所繪示的層間介電層中設置有源極電極和第二汲極電極的高壓半導體裝置的剖面示意圖。 第9圖是本揭露一實施例的高壓半導體裝置的製作方法流程圖。

10:高電子遷移率電晶體

100:基底

102:緩衝層

104:III-V族通道層

106:III-V族阻障層

112:III-V族蓋層

114:蝕刻停止層

116:鈍化層

120:二維電子氣區域

122:二維電子氣截斷區域

124:第一層間介電層

126:第二層間介電層

128:絕緣結構

130:閘極接觸洞

132:源極接觸洞

134:第一汲極接觸洞

136:第二汲極接觸洞

138:開孔

140:閘極電極

142:第一汲極電極

143:底面

144:源極電極

146:場板

148:第二汲極電極

150:導電插塞

152:導電連線

154:第三層間介電層

L_GD:距離

L_DD:距離

W:寬度

Claims (20)

1. 一種高電子遷移率電晶體，包括： 一三五族通道層、一三五族阻障層、以及一三五族蓋層，依序設置於一基底上； 一源極電極，設置於該三五族蓋層的一側； 一第一汲極電極及一第二汲極電極，設置於該三五族蓋層的另一側，其中該第一汲極電極的底面分離於該第二汲極電極的底面，且該第一汲極電極的組成不同於該第二汲極電極的組成；以及 一連接部，電連接至該第一汲極電極以及該第二汲極電極。
2. 如請求項1所述的高電子遷移率電晶體，其中該第一汲極電極的底面高於該第二汲極電極的底面。
3. 如請求項1所述的高電子遷移率電晶體，其中該第一汲極電極的底面及該第二汲極電極的底面各自接觸不同的層。
4. 如請求項1所述的高電子遷移率電晶體，其中該第一汲極電極和該三五族阻障層間包括一蕭特基接觸，該第二汲極電極和該三五族通道層間包括一歐姆接觸。
5. 如請求項1所述的高電子遷移率電晶體，其中該連接部包括一導電插塞或一導電連線，其中該連接部的組成相同於該第一汲極電極的組成或該第二汲極電極的組成。
6. 如請求項1所述的高電子遷移率電晶體，另包括： 一層間介電層，設置於該三五族阻障層之上且包括一第一汲極接觸洞以及一第二汲極接觸洞，其中該第一汲極接觸洞分離於該第二汲極接觸洞； 該第一汲極電極，設置於該第一汲極接觸洞內；以及 該第二汲極電極，設置於該第二汲極接觸洞內。
7. 如請求項6所述的高電子遷移率電晶體，其中該層間介電層另包括一閘極接觸洞，設置於該三五族蓋層的頂面之上。
8. 如請求項7所述的高電子遷移率電晶體，另包括一電極，設置於該閘極接觸洞中，其中該閘極電極的組成相同於該第一汲極電極的組成。
9. 如請求項1所述的高電子遷移率電晶體，其中該第一汲極電極的材料包括TiN、W、Pt、Ni或Ni/Au。
10. 如請求項1所述的高電子遷移率電晶體，其中該第二汲極電極的材料包括Ti/Al、Ti/Al/Ti/TiN、Ti/Al/Ti/Au、Ti/Al/Ni/Au或Ti/Al/Mo/Au。
11. 一種高壓半導體裝置，包括： 一半導體層，設置於一基底上； 一半導體蓋層，設置於該半導體層之上； 一源極電極，設置於該半導體蓋層的一側； 至少二汲極電極，設置於該半導體蓋層的另一側，其中該至少二汲極電極各自包括一蕭特基接觸金屬以及一歐姆接觸金屬；以及 一層間介電層，設置於該蕭特基接觸金屬以及該歐姆接觸金屬之間。
12. 如請求項11所述的高壓半導體裝置，其中該蕭特基接觸金屬電連接至該歐姆接觸金屬。
13. 如請求項11所述的高壓半導體裝置，另包括一閘極電極，電連接至該半導體蓋層，其中該閘極電極的組成相同於該蕭特基接觸金屬的組成。
14. 如請求項11所述的高壓半導體裝置，另包括一導電插塞，設置於該蕭特基接觸金屬上，其中該導電插塞係電連接至該蕭特基接觸金屬以及該歐姆接觸金屬。
15. 如請求項14所述的高壓半導體裝置，其中該導電插塞的組成相同於該歐姆接觸金屬或該蕭特基接觸金屬的組成。
16. 如請求項14所述的高壓半導體裝置，另包括另一層間介電層，設置於該層間介電層之上，其中該另一層間介電層設置於該導電插塞及該歐姆接觸金屬之間。
17. 如請求項16所述的高壓半導體裝置，另包括一導電連線，設置於該另一層間介電層的表面上，其中該導電連線係電連接至該導電插塞以及該歐姆接觸金屬。
18. 如請求項11所述的高壓半導體裝置，其中該半導體層包括一三五族通道層與一三五族阻障層依序設置於該基底上，該蕭特基接觸金屬貫穿該層間介電層，且該歐姆接觸金屬貫穿該層間介電層與該三五族阻障層。
19. 如請求項11所述的高壓半導體裝置，其中該蕭特基接觸金屬和該半導體層間包括一蕭特基接觸，且該歐姆接觸金屬和該半導體層間包括一歐姆接觸。
20. 如請求項11所述的高壓半導體裝置，其中該至少二汲極電極另包括另一蕭特基接觸金屬，該另一蕭特基接觸金屬分離於該蕭特基接觸金屬以及該歐姆接觸金屬。

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