TWI818476B - 高電子遷移率電晶體元件及其製造方法 - Google Patents

高電子遷移率電晶體元件及其製造方法 Download PDF

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Abstract

一種高電子遷移率電晶體元件，包括通道層、第一阻障層、閘極結構與間隙壁。第一阻障層設置在通道層上。閘極結構設置在第一阻障層上。閘極結構包括第一P型氮化鎵層、第二阻障層與第二P型氮化鎵層。第一P型氮化鎵層設置在第一阻障層上。第二阻障層設置在第一P型氮化鎵層上。第二P型氮化鎵層設置在第二阻障層上。第二P型氮化鎵層的寬度小於第一P型氮化鎵層的寬度。間隙壁設置在第二P型氮化鎵層的側壁上。

Description

高電子遷移率電晶體元件及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種高電子遷移率電晶體(high electron mobility transistor device，HEMT)元件及其製造方法。
高電子遷移率電晶體為一種場效應電晶體，且可具有較高的崩潰電壓與可靠度。然而，在高電子遷移率電晶體的閘極邊緣常會產生較大電場，因此會降低高電子遷移率電晶體的崩潰電壓以及增加高電子遷移率電晶體的漏電流，進而使得高電子遷移率電晶體元件的可靠度下降。
本發明提供一種高電子遷移率電晶體元件及其製造方法，其可有效地提升高電子遷移率電晶體元件的可靠度。
本發明提出一種高電子遷移率電晶體元件，包括通道層、第一阻障層、閘極結構與間隙壁。第一阻障層設置在通道層上。閘極結構設置在第一阻障層上。閘極結構包括第一P型氮化鎵(P-type GaN，pGaN)層、第二阻障層與第二P型氮化鎵層。第一P型氮化鎵層設置在第一阻障層上。第二阻障層設置在第一P型氮化鎵層上。第二P型氮化鎵層設置在第二阻障層上。第二P型氮化鎵層的寬度小於第一P型氮化鎵層的寬度。間隙壁設置在第二P型氮化鎵層的側壁上。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，通道層的材料例如是氮化鎵(GaN)。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，第一阻障層的材料例如是氮化鋁鎵(AlGaN)。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，氮化鋁鎵中的鋁含量可為16原子%至50原子%。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，第二P型氮化鎵層的厚度可大於第一P型氮化鎵層的厚度。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，第二阻障層的材料例如是氮化鋁鎵、氮化鋁(AlN)或氧化鋁(Al 2O 3)。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，氮化鋁鎵中的鋁含量可為16原子%至50原子%。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，間隙壁更可設置在第二阻障層上。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，閘極結構更可包括功函數層。功函數層設置在第二P型氮化鎵層上。間隙壁更可設置在功函數層的側壁上。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，功函數層的寬度可小於第二P型氮化鎵層的寬度。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，間隙壁更可設置在第二P型氮化鎵層的的部分頂面上。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，更可包括硬罩幕層。硬罩幕層設在功函數層上。間隙壁更可設置在硬罩幕層的側壁上。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，閘極結構的剖面形狀可為倒T形。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，間隙壁的材料例如是氧化矽、氮化矽或其組合。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，更可包括第一保護層與第二保護層。第一保護層設置在間隙壁與第二P型氮化鎵層之間以及間隙壁與第二阻障層之間。第二保護層設置在第二P型氮化鎵層的頂面、間隙壁的側壁、第二阻障層的側壁、第一P型氮化鎵層的側壁與第一阻障層的頂面上。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，更可包括接觸窗、源極與汲極。接觸窗電性連接至閘極結構。源極與汲極設置在閘極結構的兩側。
本發明提出一種高電子遷移率電晶體元件的製造方法，包括以下步驟。提供通道層。在通道層上形成第一阻障層。在第一阻障層上形成閘極結構。閘極結構包括第一P型氮化鎵層、第二阻障層與第二P型氮化鎵層。第一P型氮化鎵層設置在第一阻障層上。第二阻障層設置在第一P型氮化鎵層上。第二P型氮化鎵層設置在第二阻障層上。第二P型氮化鎵層的寬度小於第一P型氮化鎵層的寬度。在第二P型氮化鎵層的側壁上形成間隙壁。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件的製造方法中，閘極結構更可包括功函數層。功函數層設置在第二P型氮化鎵層上。上述高電子遷移率電晶體元件的製造方法更可包括以下步驟。在功函數層上形成硬罩幕層。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件的製造方法中，閘極結構與硬罩幕層的形成方法可包括以下步驟。在第一阻障層上依序形成第一P型氮化鎵材料層、阻障材料層、第二P型氮化鎵材料層、功函數材料層與硬罩幕材料層。對硬罩幕材料層、功函數材料層與第二P型氮化鎵材料層進行圖案化，而形成硬罩幕層、功函數層與第二P型氮化鎵層。在硬罩幕層的側壁、功函數層的側壁與第二P型氮化鎵層的側壁上形成間隙壁。利用硬罩幕層與間隙壁作為罩幕，移除部分阻障材料層與部分第一P型氮化鎵材料層，而形成第二阻障層與第一P型氮化鎵層。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件的製造方法中，更可包括以下步驟。在形成間隙壁之前，對功函數層與硬罩幕層進行側向蝕刻製程，以縮小功函數層的寬度與硬罩幕層的寬度。
基於上述，在本發明所提出的高電子遷移率電晶體元件及其製造方法中，間隙壁設置在第二P型氮化鎵層的側壁上，藉此可降低閘極結構邊緣的電場。因此，可提升電子遷移率電晶體元件的崩潰電壓以及降低高電子遷移率電晶體元件的漏電流，進而可有效地提升電子遷移率電晶體元件的可靠度。此外，由於第二P型氮化鎵層的寬度小於第一P型氮化鎵層的寬度，因此閘極結構的邊緣部分可具有較小的厚度。如此一來，可提升高電子遷移率電晶體元件的二維電子氣(two-dimensional electron gas，2DEG)的濃度，進而可提升高電子遷移率電晶體元件的開啟電流與電性表現。另外，在閘極結構包括功函數層的情況下，功函數材料層可用來調整功函數材料層與第二P型氮化鎵層的介面，而形成歐姆接觸(ohmic contact)或蕭特基接觸(Schottky contact)，以應用於不同產品之需求。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1I為根據本發明的一些實施例的高電子遷移率電晶體元件的製造流程剖面圖。
請參照圖1A，提供通道層100。在一些實施例中，可將通道層100提供至基底(未示出)上。基底可為半導體基底，如矽基底。在一些實施例中，在通道層100與基底之間可具有緩衝層(buffer layer)(未示出)。緩衝層的材料例如是氮化鋁、氮化鋁鎵、碳摻雜氮化鎵(C-doped GaN)或其組合。通道層100的材料例如是氮化鎵。通道層100的形成方法例如是磊晶成長法。
接著，在通道層100上形成阻障層102。阻障層102的材料例如是氮化鋁鎵。阻障層102的形成方法例如是磊晶成長法。
然後，可在阻障層102上依序形成P型氮化鎵材料層104、阻障材料層106、P型氮化鎵材料層108、功函數材料層110與硬罩幕材料層112。阻障材料層106的材料例如是氮化鋁鎵、氮化鋁或氧化鋁。當功函數材料層110與P型氮化鎵材料層108的介面形成歐姆接觸時，功函數材料層110的材料可為鉭(Ta)、鋁(Al)或鈦(Ti)。此外，當功函數材料層110與P型氮化鎵材料層108的介面形成蕭特基接觸時，功函數材料層110的材料可為氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鎳(Ni)或金(Au)。硬罩幕材料層112的材料例如是氮化矽。P型氮化鎵材料層108的厚度可大於P型氮化鎵材料層104的厚度。
在一些實施例中，P型氮化鎵材料層104、阻障材料層106、P型氮化鎵材料層108可分別藉由磊晶成長法來形成。功函數材料層110的形成方法例如是原子層沉積(atomic layer deposition，ALD)法或物理氣相沉積(physical vapor deposition，PVD)法。硬罩幕材料層112的形成方法例如是化學氣相沉積(chemical vapor deposition，CVD)法。在另一些實施例中，依據需求，可省略功函數材料層110及/或硬罩幕材料層112。
請參照圖1B，可對硬罩幕材料層112、功函數材料層110與P型氮化鎵材料層108進行圖案化，而形成硬罩幕層112a、功函數層110a與P型氮化鎵層108a。藉此，可在P型氮化鎵層108a上形成功函數層110a，且可在功函數層110a上形成硬罩幕層112a。在一些實施例中，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程)對硬罩幕材料層112、功函數材料層110與P型氮化鎵材料層108進行圖案化。
請參照圖1C，可對功函數層110a與硬罩幕層112a進行側向蝕刻製程，以縮小功函數層110a的寬度與硬罩幕層112a的寬度。側向蝕刻製程例如是乾式蝕刻製程。
接著，可在阻障材料層106、P型氮化鎵層108a、功函數層110a與硬罩幕層112a上形成保護材料層114。在一些實施例中，保護材料層114可共形地形成在阻障材料層106、P型氮化鎵層108a、功函數層110a與硬罩幕層112a上。保護材料層114的材料例如是氧化鋁或氮化鋁。保護材料層114的形成方法例如是原子層沉積法。
然後，可在硬罩幕層112a的側壁、功函數層110a的側壁與P型氮化鎵層108a的側壁上形成間隙壁116。在本實施例中，間隙壁116可形成在保護材料層114上。間隙壁116可為單層結構或多層結構。間隙壁116的材料例如是氧化矽、氮化矽或其組合。在一些實施例中，間隙壁116的形成方法可包括以下步驟，但本發明並不以此為限。首先，可在保護材料層114上共形地形成間隙壁材料層(未示出)。接著，可對間隙壁材料層進行乾式蝕刻製程，而形成間隙壁116。
請參照圖1D，可移除部分保護材料層114，而形成保護層114a，且可暴露出硬罩幕層112a與阻障材料層106。部分保護材料層114的移除方法例如是乾式蝕刻法。
請參照圖1E，可利用硬罩幕層112a與間隙壁116作為罩幕，移除部分阻障材料層106與部分P型氮化鎵材料層104，而形成阻障層106a與P型氮化鎵層104a，且可暴露出阻障層102。此外，可藉由間隙壁116的寬度來調整阻障層106a的寬度與P型氮化鎵層104a的寬度。部分阻障材料層106與部分P型氮化鎵材料層104的移除方法例如是乾式蝕刻法或原子層蝕刻(atomic layer etching，ALE)法。
藉此，可在阻障層102上形成閘極結構118。閘極結構118包括P型氮化鎵層104a、阻障層106a與P型氮化鎵層108a。P型氮化鎵層104a設置在阻障層102上。阻障層106a設置在P型氮化鎵層104a上。P型氮化鎵層108a設置在阻障層106a上。此外，閘極結構118更可包括功函數層110a。功函數層110a設置在P型氮化鎵層108a上。
然後，可在P型氮化鎵層108a的頂面、間隙壁116的側壁、阻障層106a的側壁、P型氮化鎵層104a的側壁與阻障層102的頂面上形成保護層120。在本實施例中，保護層120可形成在P型氮化鎵層108a的頂面上方的硬罩幕層112a上。在一些實施例中，保護層120可共形地形成在硬罩幕層112a的頂面、間隙壁116的側壁、阻障層106a的側壁、P型氮化鎵層104a的側壁與阻障層102的頂面上。保護層120的材料例如是氧化鋁或氮化鋁。保護層120的形成方法例如是原子層沉積法。
請參照圖1F，可在保護層120上形成介電層122。介電層122的材料例如是氧化矽。介電層122的形成方法例如是化學氣相沉積法。
接著，可在介電層122、保護層120與硬罩幕層112a中形成開口OP1。開口OP1可暴露出功函數層110a。在一些實施例中，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程)來移除部分介電層122、部分保護層120與部分硬罩幕層112a，而形成開口OP1。
請參照圖1G，可在開口OP1中形成接觸窗124。接觸窗124電性連接至閘極結構118。在一些實施例中，接觸窗124可電性連接至功函數層110a，且接觸窗124可藉由功函數層110a來電性連接至P型氮化鎵層108a。接觸窗124的材料例如是鈦、氮化鈦、鋁銅合金(AlCu)或其組合。在一些實施例中，可藉由沉積製程、微影製程與蝕刻製程來形成接觸窗124。
請參照圖1H，可在介電層122與接觸窗124上形成介電層126。介電層126的材料例如是氧化矽。介電層126的形成方法例如是化學氣相沉積法。
接著，可在介電層126中形成開口OP2與開口OP3。開口OP2與開口OP3可暴露出部分通道層100。在一些實施例中，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程)來移除部分介電層126、部分介電層122、部分保護層120與部分阻障層102，而形成開口OP2與開口OP3。
請參照圖1I，可分別在開口OP2與開口OP3中形成源極128與汲極130。源極128與汲極130的材料例如是鈦、氮化鈦、鋁銅合金或其組合。在一些實施例中，可藉由沉積製程、微影製程與蝕刻製程來形成源極128與汲極130。
以下，藉由圖1I來說明上述實施例的高電子遷移率電晶體元件10。此外，雖然高電子遷移率電晶體元件10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。
請參照圖1I，高電子遷移率電晶體元件10包括通道層100、阻障層102、閘極結構118與間隙壁116。通道層100的材料例如是氮化鎵。
阻障層102設置在通道層100上。阻障層102的材料例如是氮化鋁鎵。在一些實施例中，上述氮化鋁鎵中的鋁含量可為16原子%至50原子%。上述氮化鋁鎵中的鋁含量可用以調整二維電子氣的濃度。在一些實施例中，在阻障層102的材料為氮化鋁鎵，且上述氮化鋁鎵中的鋁含量為16原子%至50原子%的情況下，可提升高電子遷移率電晶體元件10的二維電子氣的濃度，進而可提升高電子遷移率電晶體元件10的開啟電流與電性表現。在一些實施例中，阻障層102的厚度T1可為10 nm至30 nm。
閘極結構118設置在阻障層102上。閘極結構118包括P型氮化鎵層104a、阻障層106a與P型氮化鎵層108a。在一些實施例中，閘極結構118的剖面形狀可為倒T形。P型氮化鎵層104a設置在阻障層102上。在一些實施例中，P型氮化鎵層104a的厚度T2可為20 nm至35 nm。
阻障層106a設置在P型氮化鎵層104a上。阻障層106a的材料例如是氮化鋁鎵、氮化鋁或氧化鋁。在一些實施例中，上述氮化鋁鎵中的鋁含量可為16原子%至50原子%。上述氮化鋁鎵中的鋁含量可用以調整二維電子氣的濃度。在一些實施例中，在阻障層106a的材料為氮化鋁鎵，且上述氮化鋁鎵中的鋁含量為16原子%至50原子%的情況下，可提升高電子遷移率電晶體元件10的二維電子氣的濃度，進而可提升高電子遷移率電晶體元件10的開啟電流與電性表現。在一些實施例中，阻障層106a的厚度T3可為2 nm至10 nm。
P型氮化鎵層108a設置在阻障層106a上。P型氮化鎵層108a的寬度W2小於P型氮化鎵層104a的寬度W1，因此閘極結構118的邊緣部分可具有較小的厚度。如此一來，可提升高電子遷移率電晶體元件10的二維電子氣的濃度，進而可提升高電子遷移率電晶體元件10的開啟電流與電性表現。
在一些實施例中，P型氮化鎵層108a的厚度T4可大於P型氮化鎵層104a的厚度T2。因此，可提升間隙壁116下方的二維電子氣的濃度，進而可提升高電子遷移率電晶體元件10的開啟電流與電性表現。在一些實施例中，P型氮化鎵層108a的厚度T4可為40 nm至80 nm。
閘極結構118更可包括功函數層110a。功函數層110a設置在P型氮化鎵層108a上。在一些實施例中，功函數層110a的寬度W3可小於P型氮化鎵層108a的寬度W2。功函數層110a的材料例如是氮化鈦、氮化鉭或鎢。
間隙壁116設置在P型氮化鎵層108a的側壁上，藉此可降低閘極結構118的邊緣的電場。因此，可提升高電子遷移率電晶體元件10的崩潰電壓以及降低高電子遷移率電晶體元件10的漏電流，進而可有效地提升高電子遷移率電晶體元件10的可靠度。在一些實施例中，間隙壁116更可設置在阻障層106a上。舉例來說，間隙壁116更可設置在阻障層106a的部分頂面上。在一些實施例中，間隙壁116更可設置在P型氮化鎵層108a的部分頂面上。在一些實施例中，間隙壁116更可設置在功函數層110a的側壁上。間隙壁116可為單層結構或多層結構。間隙壁116的材料例如是氧化矽、氮化矽或其組合。
高電子遷移率電晶體元件10更可包括硬罩幕層112a、保護層114a、保護層120、介電層122、接觸窗124、介電層126、源極128與汲極130中的至少一者。硬罩幕層112a設在功函數層110a上。在一些實施例中，間隙壁116更可設置在硬罩幕層112a的側壁上。硬罩幕層112a的材料例如是氮化矽。
保護層114a設置在間隙壁116與P型氮化鎵層108a之間以及間隙壁116與阻障層106a之間。保護層114a可用以降低電場，且可用以修補P型氮化鎵層108a的表面，因此有助於進一步地降低漏電流。在一些實施例中，保護層114a更可設置在間隙壁116與功函數層110a之間以及間隙壁116與硬罩幕層112a之間。保護層114a的材料例如是氧化鋁或氮化鋁。
保護層120設置在P型氮化鎵層108a的頂面、間隙壁116的側壁、阻障層106a的側壁、P型氮化鎵層104a的側壁與阻障層102的頂面上。在本實施例中，保護層120可設置在P型氮化鎵層108a的頂面上方的硬罩幕層112a上。保護層120的材料例如是氧化鋁或氮化鋁。
介電層122設置在保護層120上。介電層122的材料例如是氧化矽。接觸窗124電性連接至閘極結構118。在一些實施例中，接觸窗124可電性連接至功函數層110a，且接觸窗124可藉由功函數層110a來電性連接至P型氮化鎵層108a。在一些實施例中，接觸窗124可穿過介電層122、保護層120與硬罩幕層112a而電性連接至功函數層110a。在一些實施例中，部分接觸窗124可設置在介電層122上。接觸窗124的材料例如是鈦、氮化鈦、鋁銅合金或其組合。
介電層126設置在介電層122與接觸窗124上。源極128與汲極130設置在閘極結構118的兩側。在一些實施例中，源極128與汲極130可分別連接至通道層100。在一些實施例中，源極128與汲極130可分別穿過介電層126、介電層122、保護層120與阻障層102而連接至通道層100。此外，部分源極128與部分汲極130可設置在介電層126上。源極128與汲極130的材料例如是鈦、氮化鈦、鋁銅合金或其組合。
基於上述實施例可知，在高電子遷移率電晶體元件10及其製造方法中，間隙壁116設置在P型氮化鎵層108a的側壁上，藉此可降低閘極結構118的邊緣的電場。因此，可提升高電子遷移率電晶體元件10的崩潰電壓以及降低高電子遷移率電晶體元件10的漏電流，進而可有效地提升高電子遷移率電晶體元件10的可靠度。此外，由於P型氮化鎵層108a的寬度W2小於P型氮化鎵層104a的寬度W1，因此閘極結構118的邊緣部分可具有較小的厚度。如此一來，可提升高電子遷移率電晶體元件10的二維電子氣的濃度，進而可提升高電子遷移率電晶體元件10的開啟電流與電性表現。另外，在閘極結構118包括功函數層110a的情況下，功函數材料層110a可用來調整功函數材料層110a與P型氮化鎵層108a的介面，而形成歐姆接觸或蕭特基接觸，以應用於不同產品之需求。
綜上所述，在上述實施例的高電子遷移率電晶體元件及其製造方法中，可藉由間隙壁來降低閘極結構邊緣的電場。因此，可提升電子遷移率電晶體元件的崩潰電壓以及降低高電子遷移率電晶體元件的漏電流，進而可有效地提升電子遷移率電晶體元件的可靠度。此外，由於閘極結構的邊緣部分可具有較小的厚度，因此可提升高電子遷移率電晶體元件的二維電子氣的濃度，進而可提升高電子遷移率電晶體元件的開啟電流與電性表現。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10: 高電子遷移率電晶體元件 100: 通道層 102, 106a: 阻障層 104, 108: P型氮化鎵材料層 104a, 108a: P型氮化鎵層 106: 阻障材料層 110: 功函數材料層 110a: 功函數層 112: 硬罩幕材料層 112a: 硬罩幕層 114: 保護材料層 114a, 120: 保護層 116: 間隙壁 118: 閘極結構 122, 126: 介電層 124: 接觸窗 128: 源極 130: 汲極 OP1, OP2, OP3: 開口 T1~T4: 厚度 W1, W2, W3: 寬度
圖1A至圖1I為根據本發明的一些實施例的高電子遷移率電晶體元件的製造流程剖面圖。
10: 高電子遷移率電晶體元件 100: 通道層 102, 106a: 阻障層 104a, 108a: P型氮化鎵層 110a: 功函數層 112a: 硬罩幕層 114a, 120: 保護層 116: 間隙壁 118: 閘極結構 122, 126: 介電層 124: 接觸窗 128: 源極 130: 汲極 OP2, OP3: 開口 T1~T4: 厚度 W1, W2, W3: 寬度

Claims (20)

  1. 一種高電子遷移率電晶體元件，包括： 通道層； 第一阻障層，設置在所述通道層上； 閘極結構，設置在所述第一阻障層上，且包括： 第一P型氮化鎵層，設置在所述第一阻障層上； 第二阻障層，設置在所述第一P型氮化鎵層上；以及 第二P型氮化鎵層，設置在所述第二阻障層上，其中所述第二P型氮化鎵層的寬度小於所述第一P型氮化鎵層的寬度；以及 間隙壁，設置在所述第二P型氮化鎵層的側壁上。
  2. 如請求項1所述的高電子遷移率電晶體元件，其中所述通道層的材料包括氮化鎵。
  3. 如請求項1所述的高電子遷移率電晶體元件，其中所述第一阻障層的材料包括氮化鋁鎵。
  4. 如請求項3所述的高電子遷移率電晶體元件，其中所述氮化鋁鎵中的鋁含量為16原子%至50原子%。
  5. 如請求項1所述的高電子遷移率電晶體元件，其中所述第二P型氮化鎵層的厚度大於所述第一P型氮化鎵層的厚度。
  6. 如請求項1所述的高電子遷移率電晶體元件，其中所述第二阻障層的材料包括氮化鋁鎵、氮化鋁或氧化鋁。
  7. 如請求項6所述的高電子遷移率電晶體元件，其中所述氮化鋁鎵中的鋁含量為16原子%至50原子%。
  8. 如請求項1所述的高電子遷移率電晶體元件，其中所述間隙壁更設置在所述第二阻障層上。
  9. 如請求項1所述的高電子遷移率電晶體元件，其中所述閘極結構更包括： 功函數層，設置在所述第二P型氮化鎵層上，其中所述間隙壁更設置在所述功函數層的側壁上。
  10. 如請求項9所述的高電子遷移率電晶體元件，其中所述功函數層的寬度小於所述第二P型氮化鎵層的寬度。
  11. 如請求項10所述的高電子遷移率電晶體元件，其中所述間隙壁更設置在所述第二P型氮化鎵層的部分頂面上。
  12. 如請求項9所述的高電子遷移率電晶體元件，更包括： 硬罩幕層，設在所述功函數層上，其中所述間隙壁更設置在所述硬罩幕層的側壁上。
  13. 如請求項1所述的高電子遷移率電晶體元件，其中所述閘極結構的剖面形狀包括倒T形。
  14. 如請求項1所述的高電子遷移率電晶體元件，其中所述間隙壁的材料包括氧化矽、氮化矽或其組合。
  15. 如請求項1所述的高電子遷移率電晶體元件，更包括： 第一保護層，設置在所述間隙壁與所述第二P型氮化鎵層之間以及所述間隙壁與所述第二阻障層之間；以及 第二保護層，設置在所述第二P型氮化鎵層的頂面、所述間隙壁的側壁、所述第二阻障層的側壁、所述第一P型氮化鎵層的側壁與所述第一阻障層的頂面上。
  16. 如請求項1所述的高電子遷移率電晶體元件，更包括： 接觸窗，電性連接至所述閘極結構；以及 源極與汲極，設置在所述閘極結構的兩側。
  17. 一種高電子遷移率電晶體元件的製造方法，包括： 提供通道層； 在所述通道層上形成第一阻障層； 在所述第一阻障層上形成閘極結構，其中所述閘極結構包括： 第一P型氮化鎵層，設置在所述第一阻障層上； 第二阻障層，設置在所述第一P型氮化鎵層上；以及 第二P型氮化鎵層，設置在所述第二阻障層上，其中所述第二P型氮化鎵層的寬度小於所述第一P型氮化鎵層的寬度；以及 在所述第二P型氮化鎵層的側壁上形成間隙壁。
  18. 如請求項17所述的高電子遷移率電晶體元件的製造方法，其中 所述閘極結構更包括功函數層，其中所述功函數層設置在所述第二P型氮化鎵層上，且 所述高電子遷移率電晶體元件的製造方法更包括： 在所述功函數層上形成硬罩幕層。
  19. 如請求項18所述的高電子遷移率電晶體元件的製造方法，其中所述閘極結構與所述硬罩幕層的形成方法包括： 在所述第一阻障層上依序形成第一P型氮化鎵材料層、阻障材料層、第二P型氮化鎵材料層、功函數材料層與硬罩幕材料層； 對所述硬罩幕材料層、所述功函數材料層與所述第二P型氮化鎵材料層進行圖案化，而形成所述硬罩幕層、所述功函數層與所述第二P型氮化鎵層； 在所述硬罩幕層的側壁、所述功函數層的側壁與所述第二P型氮化鎵層的側壁上形成所述間隙壁；以及 利用所述硬罩幕層與所述間隙壁作為罩幕，移除部分所述阻障材料層與部分所述第一P型氮化鎵材料層，而形成所述第二阻障層與所述第一P型氮化鎵層。
  20. 如請求項19所述的高電子遷移率電晶體元件的製造方法，更包括： 在形成所述間隙壁之前，對所述功函數層與所述硬罩幕層進行側向蝕刻製程，以縮小所述功函數層的寬度與所述硬罩幕層的寬度。
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TWI724694B (zh) * 2019-12-18 2021-04-11 新唐科技股份有限公司 氮化鎵高電子遷移率電晶體及其製造方法
TWI740554B (zh) * 2020-06-29 2021-09-21 世界先進積體電路股份有限公司 高電子遷移率電晶體

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