CN116799051A - 高电子迁移率晶体管元件及其制造方法 - Google Patents

高电子迁移率晶体管元件及其制造方法 Download PDF

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Abstract

本发明公开一种高电子迁移率晶体管元件及其制造方法，包括沟道层、第一阻障层、栅极结构与间隙壁。第一阻障层设置在沟道层上。栅极结构设置在第一阻障层上。栅极结构包括第一P型氮化镓层、第二阻障层与第二P型氮化镓层。第一P型氮化镓层设置在第一阻障层上。第二阻障层设置在第一P型氮化镓层上。第二P型氮化镓层设置在第二阻障层上。第二P型氮化镓层的宽度小于第一P型氮化镓层的宽度。间隙壁设置在第二P型氮化镓层的侧壁上。

Description

高电子迁移率晶体管元件及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法，且特别涉及一种高电子迁移率晶体管(high electron mobility transistor device，HEMT)元件及其制造方法。
背景技术
高电子迁移率晶体管为一种场效应晶体管，且可具有较高的击穿电压与可靠度。然而，在高电子迁移率晶体管的栅极边缘常会产生较大电场，因此会降低高电子迁移率晶体管的击穿电压以及增加高电子迁移率晶体管的漏电流，进而使得高电子迁移率晶体管元件的可靠度下降。
发明内容
本发明提供一种高电子迁移率晶体管元件及其制造方法，其可有效地提升高电子迁移率晶体管元件的可靠度。
本发明提出一种高电子迁移率晶体管元件，包括沟道层、第一阻障层、栅极结构与间隙壁。第一阻障层设置在沟道层上。栅极结构设置在第一阻障层上。栅极结构包括第一P型氮化镓(P-type GaN，pGaN)层、第二阻障层与第二P型氮化镓层。第一P型氮化镓层设置在第一阻障层上。第二阻障层设置在第一P型氮化镓层上。第二P型氮化镓层设置在第二阻障层上。第二P型氮化镓层的宽度小于第一P型氮化镓层的宽度。间隙壁设置在第二P型氮化镓层的侧壁上。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，沟道层的材料例如是氮化镓(GaN)。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，第一阻障层的材料例如是氮化铝镓(AlGaN)。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，氮化铝镓中的铝含量可为16原子％至50原子％。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，第二P型氮化镓层的厚度可大于第一P型氮化镓层的厚度。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，第二阻障层的材料例如是氮化铝镓、氮化铝(AlN)或氧化铝(Al2O3)。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，氮化铝镓中的铝含量可为16原子％至50原子％。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，间隙壁还可设置在第二阻障层上。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，栅极结构还可包括功函数层。功函数层设置在第二P型氮化镓层上。间隙壁还可设置在功函数层的侧壁上。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，功函数层的宽度可小于第二P型氮化镓层的宽度。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，间隙壁还可设置在第二P型氮化镓层的部分顶面上。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，还可包括硬掩模层。硬掩模层设在功函数层上。间隙壁还可设置在硬掩模层的侧壁上。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，栅极结构的剖面形状可为倒T形。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，间隙壁的材料例如是氧化硅、氮化硅或其组合。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，还可包括第一保护层与第二保护层。第一保护层设置在间隙壁与第二P型氮化镓层之间以及间隙壁与第二阻障层之间。第二保护层设置在第二P型氮化镓层的顶面、间隙壁的侧壁、第二阻障层的侧壁、第一P型氮化镓层的侧壁与第一阻障层的顶面上。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件中，还可包括接触窗、源极与漏极。接触窗电连接至栅极结构。源极与漏极设置在栅极结构的两侧。
本发明提出一种高电子迁移率晶体管元件的制造方法，包括以下步骤。提供沟道层。在沟道层上形成第一阻障层。在第一阻障层上形成栅极结构。栅极结构包括第一P型氮化镓层、第二阻障层与第二P型氮化镓层。第一P型氮化镓层设置在第一阻障层上。第二阻障层设置在第一P型氮化镓层上。第二P型氮化镓层设置在第二阻障层上。第二P型氮化镓层的宽度小于第一P型氮化镓层的宽度。在第二P型氮化镓层的侧壁上形成间隙壁。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，栅极结构还可包括功函数层。功函数层设置在第二P型氮化镓层上。上述高电子迁移率晶体管元件的制造方法还可包括以下步骤。在功函数层上形成硬掩模层。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，栅极结构与硬掩模层的形成方法可包括以下步骤。在第一阻障层上依序形成第一P型氮化镓材料层、阻障材料层、第二P型氮化镓材料层、功函数材料层与硬掩模材料层。对硬掩模材料层、功函数材料层与第二P型氮化镓材料层进行图案化，而形成硬掩模层、功函数层与第二P型氮化镓层。在硬掩模层的侧壁、功函数层的侧壁与第二P型氮化镓层的侧壁上形成间隙壁。利用硬掩模层与间隙壁作为掩模，移除部分阻障材料层与部分第一P型氮化镓材料层，而形成第二阻障层与第一P型氮化镓层。
依照本发明的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，还可包括以下步骤。在形成间隙壁之前，对功函数层与硬掩模层进行侧向蚀刻制作工艺，以缩小功函数层的宽度与硬掩模层的宽度。
基于上述，在本发明所提出的高电子迁移率晶体管元件及其制造方法中，间隙壁设置在第二P型氮化镓层的侧壁上，由此可降低栅极结构边缘的电场。因此，可提升电子迁移率晶体管元件的击穿电压以及降低高电子迁移率晶体管元件的漏电流，进而可有效地提升电子迁移率晶体管元件的可靠度。此外，由于第二P型氮化镓层的宽度小于第一P型氮化镓层的宽度，因此栅极结构的边缘部分可具有较小的厚度。如此一来，可提升高电子迁移率晶体管元件的二维电子气(two-dimensional electron gas，2DEG)的浓度，进而可提升高电子迁移率晶体管元件的开启电流与电性表现。另外，在栅极结构包括功函数层的情况下，功函数材料层可用来调整功函数材料层与第二P型氮化镓层的界面，而形成欧姆接触(ohmic contact)或萧特基接触(Schottky contact)，以应用于不同产品之需求。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1I为本发明的一些实施例的高电子迁移率晶体管元件的制造流程剖面图。
符号说明
10:高电子迁移率晶体管元件
100:沟道层
102,106a:阻障层
104,108:P型氮化镓材料层
104a,108a:P型氮化镓层
106:阻障材料层
110:功函数材料层
110a:功函数层
112:硬掩模材料层
112a:硬掩模层
114:保护材料层
114a,120:保护层
116:间隙壁
118:栅极结构
122,126:介电层
124:接触窗
128:源极
130:漏极
OP1,OP2,OP3:开口
T1～T4:厚度
W1,W2,W3:宽度
具体实施方式
下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。为了方便理解，在下述说明中相同的构件将以相同的符号标示来说明。此外，附图仅以说明为目的，并未依照原尺寸作图。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1I为根据本发明的一些实施例的高电子迁移率晶体管元件的制造流程剖面图。
请参照图1A，提供沟道层100。在一些实施例中，可将沟道层100提供至基底(未示出)上。基底可为半导体基底，如硅基底。在一些实施例中，在沟道层100与基底之间可具有缓冲层(buffer layer)(未示出)。缓冲层的材料例如是氮化铝、氮化铝镓、碳掺杂氮化镓(C-doped GaN)或其组合。沟道层100的材料例如是氮化镓。沟道层100的形成方法例如是外延成长法。
接着，在沟道层100上形成阻障层102。阻障层102的材料例如是氮化铝镓。阻障层102的形成方法例如是外延成长法。
然后，可在阻障层102上依序形成P型氮化镓材料层104、阻障材料层106、P型氮化镓材料层108、功函数材料层110与硬掩模材料层112。阻障材料层106的材料例如是氮化铝镓、氮化铝或氧化铝。当功函数材料层110与P型氮化镓材料层108的界面形成欧姆接触时，功函数材料层110的材料可为钽(Ta)、铝(Al)或钛(Ti)。此外，当功函数材料层110与P型氮化镓材料层108的界面形成萧特基接触时，功函数材料层110的材料可为氮化钛(TiN)、氮化钽(TaN)、钨(W)、镍(Ni)或金(Au)。硬掩模材料层112的材料例如是氮化硅。P型氮化镓材料层108的厚度可大于P型氮化镓材料层104的厚度。
在一些实施例中，P型氮化镓材料层104、阻障材料层106、P型氮化镓材料层108可分别通过外延成长法来形成。功函数材料层110的形成方法例如是原子层沉积(atomiclayer deposition，ALD)法或物理气相沉积(physical vapor deposition，PVD)法。硬掩模材料层112的形成方法例如是化学气相沉积(chemical vapor deposition，CVD)法。在另一些实施例中，依据需求，可省略功函数材料层110及/或硬掩模材料层112。
请参照图1B，可对硬掩模材料层112、功函数材料层110与P型氮化镓材料层108进行图案化，而形成硬掩模层112a、功函数层110a与P型氮化镓层108a。由此，可在P型氮化镓层108a上形成功函数层110a，且可在功函数层110a上形成硬掩模层112a。在一些实施例中，可通过光刻制作工艺与蚀刻制作工艺(如，干式蚀刻制作工艺)对硬掩模材料层112、功函数材料层110与P型氮化镓材料层108进行图案化。
请参照图1C，可对功函数层110a与硬掩模层112a进行侧向蚀刻制作工艺，以缩小功函数层110a的宽度与硬掩模层112a的宽度。侧向蚀刻制作工艺例如是干式蚀刻制作工艺。
接着，可在阻障材料层106、P型氮化镓层108a、功函数层110a与硬掩模层112a上形成保护材料层114。在一些实施例中，保护材料层114可共形地形成在阻障材料层106、P型氮化镓层108a、功函数层110a与硬掩模层112a上。保护材料层114的材料例如是氧化铝或氮化铝。保护材料层114的形成方法例如是原子层沉积法。
然后，可在硬掩模层112a的侧壁、功函数层110a的侧壁与P型氮化镓层108a的侧壁上形成间隙壁116。在本实施例中，间隙壁116可形成在保护材料层114上。间隙壁116可为单层结构或多层结构。间隙壁116的材料例如是氧化硅、氮化硅或其组合。在一些实施例中，间隙壁116的形成方法可包括以下步骤，但本发明并不以此为限。首先，可在保护材料层114上共形地形成间隙壁材料层(未示出)。接着，可对间隙壁材料层进行干式蚀刻制作工艺，而形成间隙壁116。
请参照图1D，可移除部分保护材料层114，而形成保护层114a，且可暴露出硬掩模层112a与阻障材料层106。部分保护材料层114的移除方法例如是干式蚀刻法。
请参照图1E，可利用硬掩模层112a与间隙壁116作为掩模，移除部分阻障材料层106与部分P型氮化镓材料层104，而形成阻障层106a与P型氮化镓层104a，且可暴露出阻障层102。此外，可通过间隙壁116的宽度来调整阻障层106a的宽度与P型氮化镓层104a的宽度。部分阻障材料层106与部分P型氮化镓材料层104的移除方法例如是干式蚀刻法或原子层蚀刻(atomic layer etching，ALE)法。
由此，可在阻障层102上形成栅极结构118。栅极结构118包括P型氮化镓层104a、阻障层106a与P型氮化镓层108a。P型氮化镓层104a设置在阻障层102上。阻障层106a设置在P型氮化镓层104a上。P型氮化镓层108a设置在阻障层106a上。此外，栅极结构118还可包括功函数层110a。功函数层110a设置在P型氮化镓层108a上。
然后，可在P型氮化镓层108a的顶面、间隙壁116的侧壁、阻障层106a的侧壁、P型氮化镓层104a的侧壁与阻障层102的顶面上形成保护层120。在本实施例中，保护层120可形成在P型氮化镓层108a的顶面上方的硬掩模层112a上。在一些实施例中，保护层120可共形地形成在硬掩模层112a的顶面、间隙壁116的侧壁、阻障层106a的侧壁、P型氮化镓层104a的侧壁与阻障层102的顶面上。保护层120的材料例如是氧化铝或氮化铝。保护层120的形成方法例如是原子层沉积法。
请参照图1F，可在保护层120上形成介电层122。介电层122的材料例如是氧化硅。介电层122的形成方法例如是化学气相沉积法。
接着，可在介电层122、保护层120与硬掩模层112a中形成开口OP1。开口OP1可暴露出功函数层110a。在一些实施例中，可通过光刻制作工艺与蚀刻制作工艺(如，干式蚀刻制作工艺)来移除部分介电层122、部分保护层120与部分硬掩模层112a，而形成开口OP1。
请参照图1G，可在开口OP1中形成接触窗124。接触窗124电连接至栅极结构118。在一些实施例中，接触窗124可电连接至功函数层110a，且接触窗124可通过功函数层110a来电连接至P型氮化镓层108a。接触窗124的材料例如是钛、氮化钛、铝铜合金(AlCu)或其组合。在一些实施例中，可通过沉积制作工艺、光刻制作工艺与蚀刻制作工艺来形成接触窗124。
请参照图1H，可在介电层122与接触窗124上形成介电层126。介电层126的材料例如是氧化硅。介电层126的形成方法例如是化学气相沉积法。
接着，可在介电层126中形成开口OP2与开口OP3。开口OP2与开口OP3可暴露出部分沟道层100。在一些实施例中，可通过光刻制作工艺与蚀刻制作工艺(如，干式蚀刻制作工艺)来移除部分介电层126、部分介电层122、部分保护层120与部分阻障层102，而形成开口OP2与开口OP3。
请参照图1I，可分别在开口OP2与开口OP3中形成源极128与漏极130。源极128与漏极130的材料例如是钛、氮化钛、铝铜合金或其组合。在一些实施例中，可通过沉积制作工艺、光刻制作工艺与蚀刻制作工艺来形成源极128与漏极130。
以下，通过图1I来说明上述实施例的高电子迁移率晶体管元件10。此外，虽然高电子迁移率晶体管元件10的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图1I，高电子迁移率晶体管元件10包括沟道层100、阻障层102、栅极结构118与间隙壁116。沟道层100的材料例如是氮化镓。
阻障层102设置在沟道层100上。阻障层102的材料例如是氮化铝镓。在一些实施例中，上述氮化铝镓中的铝含量可为16原子％至50原子％。上述氮化铝镓中的铝含量可用以调整二维电子气的浓度。在一些实施例中，在阻障层102的材料为氮化铝镓，且上述氮化铝镓中的铝含量为16原子％至50原子％的情况下，可提升高电子迁移率晶体管元件10的二维电子气的浓度，进而可提升高电子迁移率晶体管元件10的开启电流与电性表现。在一些实施例中，阻障层102的厚度T1可为10nm至30nm。
栅极结构118设置在阻障层102上。栅极结构118包括P型氮化镓层104a、阻障层106a与P型氮化镓层108a。在一些实施例中，栅极结构118的剖面形状可为倒T形。P型氮化镓层104a设置在阻障层102上。在一些实施例中，P型氮化镓层104a的厚度T2可为20nm至35nm。
阻障层106a设置在P型氮化镓层104a上。阻障层106a的材料例如是氮化铝镓、氮化铝或氧化铝。在一些实施例中，上述氮化铝镓中的铝含量可为16原子％至50原子％。上述氮化铝镓中的铝含量可用以调整二维电子气的浓度。在一些实施例中，在阻障层106a的材料为氮化铝镓，且上述氮化铝镓中的铝含量为16原子％至50原子％的情况下，可提升高电子迁移率晶体管元件10的二维电子气的浓度，进而可提升高电子迁移率晶体管元件10的开启电流与电性表现。在一些实施例中，阻障层106a的厚度T3可为2nm至10nm。
P型氮化镓层108a设置在阻障层106a上。P型氮化镓层108a的宽度W2小于P型氮化镓层104a的宽度W1，因此栅极结构118的边缘部分可具有较小的厚度。如此一来，可提升高电子迁移率晶体管元件10的二维电子气的浓度，进而可提升高电子迁移率晶体管元件10的开启电流与电性表现。
在一些实施例中，P型氮化镓层108a的厚度T4可大于P型氮化镓层104a的厚度T2。因此，可提升间隙壁116下方的二维电子气的浓度，进而可提升高电子迁移率晶体管元件10的开启电流与电性表现。在一些实施例中，P型氮化镓层108a的厚度T4可为40nm至80nm。
栅极结构118还可包括功函数层110a。功函数层110a设置在P型氮化镓层108a上。在一些实施例中，功函数层110a的宽度W3可小于P型氮化镓层108a的宽度W2。功函数层110a的材料例如是氮化钛、氮化钽或钨。
间隙壁116设置在P型氮化镓层108a的侧壁上，由此可降低栅极结构118的边缘的电场。因此，可提升高电子迁移率晶体管元件10的击穿电压以及降低高电子迁移率晶体管元件10的漏电流，进而可有效地提升高电子迁移率晶体管元件10的可靠度。在一些实施例中，间隙壁116还可设置在阻障层106a上。举例来说，间隙壁116还可设置在阻障层106a的部分顶面上。在一些实施例中，间隙壁116还可设置在P型氮化镓层108a的部分顶面上。
在一些实施例中，间隙壁116还可设置在功函数层110a的侧壁上。间隙壁116可为单层结构或多层结构。间隙壁116的材料例如是氧化硅、氮化硅或其组合。
高电子迁移率晶体管元件10还可包括硬掩模层112a、保护层114a、保护层120、介电层122、接触窗124、介电层126、源极128与漏极130中的至少一者。硬掩模层112a设在功函数层110a上。在一些实施例中，间隙壁116还可设置在硬掩模层112a的侧壁上。硬掩模层112a的材料例如是氮化硅。
保护层114a设置在间隙壁116与P型氮化镓层108a之间以及间隙壁116与阻障层106a之间。保护层114a可用以降低电场，且可用以修补P型氮化镓层108a的表面，因此有助于进一步地降低漏电流。在一些实施例中，保护层114a还可设置在间隙壁116与功函数层110a之间以及间隙壁116与硬掩模层112a之间。保护层114a的材料例如是氧化铝或氮化铝。
保护层120设置在P型氮化镓层108a的顶面、间隙壁116的侧壁、阻障层106a的侧壁、P型氮化镓层104a的侧壁与阻障层102的顶面上。在本实施例中，保护层120可设置在P型氮化镓层108a的顶面上方的硬掩模层112a上。保护层120的材料例如是氧化铝或氮化铝。
介电层122设置在保护层120上。介电层122的材料例如是氧化硅。接触窗124电连接至栅极结构118。在一些实施例中，接触窗124可电连接至功函数层110a，且接触窗124可通过功函数层110a来电连接至P型氮化镓层108a。在一些实施例中，接触窗124可穿过介电层122、保护层120与硬掩模层112a而电连接至功函数层110a。在一些实施例中，部分接触窗124可设置在介电层122上。接触窗124的材料例如是钛、氮化钛、铝铜合金或其组合。
介电层126设置在介电层122与接触窗124上。源极128与漏极130设置在栅极结构118的两侧。在一些实施例中，源极128与漏极130可分别连接至沟道层100。在一些实施例中，源极128与漏极130可分别穿过介电层126、介电层122、保护层120与阻障层102而连接至沟道层100。此外，部分源极128与部分漏极130可设置在介电层126上。源极128与漏极130的材料例如是钛、氮化钛、铝铜合金或其组合。
基于上述实施例可知，在高电子迁移率晶体管元件10及其制造方法中，间隙壁116设置在P型氮化镓层108a的侧壁上，由此可降低栅极结构118的边缘的电场。因此，可提升高电子迁移率晶体管元件10的击穿电压以及降低高电子迁移率晶体管元件10的漏电流，进而可有效地提升高电子迁移率晶体管元件10的可靠度。此外，由于P型氮化镓层108a的宽度W2小于P型氮化镓层104a的宽度W1，因此栅极结构118的边缘部分可具有较小的厚度。如此一来，可提升高电子迁移率晶体管元件10的二维电子气的浓度，进而可提升高电子迁移率晶体管元件10的开启电流与电性表现。另外，在栅极结构118包括功函数层110a的情况下，功函数材料层110a可用来调整功函数材料层110a与P型氮化镓层108a的界面，而形成欧姆接触或萧特基接触，以应用于不同产品的需求。
综上所述，在上述实施例的高电子迁移率晶体管元件及其制造方法中，可通过间隙壁来降低栅极结构边缘的电场。因此，可提升电子迁移率晶体管元件的击穿电压以及降低高电子迁移率晶体管元件的漏电流，进而可有效地提升电子迁移率晶体管元件的可靠度。此外，由于栅极结构的边缘部分可具有较小的厚度，因此可提升高电子迁移率晶体管元件的二维电子气的浓度，进而可提升高电子迁移率晶体管元件的开启电流与电性表现。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以所附的权利要求所界定的为准。

Claims (20)

1.一种高电子迁移率晶体管元件，包括：
沟道层；
第一阻障层，设置在所述沟道层上；
栅极结构，设置在所述第一阻障层上，且包括：
第一P型氮化镓层，设置在所述第一阻障层上；
第二阻障层，设置在所述第一P型氮化镓层上；以及
第二P型氮化镓层，设置在所述第二阻障层上，其中所述第二P型氮化镓层的宽度小于所述第一P型氮化镓层的宽度；以及
间隙壁，设置在所述第二P型氮化镓层的侧壁上。
2.如权利要求1所述的高电子迁移率晶体管元件，其中所述沟道层的材料包括氮化镓。
3.如权利要求1所述的高电子迁移率晶体管元件，其中所述第一阻障层的材料包括氮化铝镓。
4.如权利要求3所述的高电子迁移率晶体管元件，其中所述氮化铝镓中的铝含量为16原子％至50原子％。
5.如权利要求1所述的高电子迁移率晶体管元件，其中所述第二P型氮化镓层的厚度大于所述第一P型氮化镓层的厚度。
6.如权利要求1所述的高电子迁移率晶体管元件，其中所述第二阻障层的材料包括氮化铝镓、氮化铝或氧化铝。
7.如权利要求6所述的高电子迁移率晶体管元件，其中所述氮化铝镓中的铝含量为16原子％至50原子％。
8.如权利要求1所述的高电子迁移率晶体管元件，其中所述间隙壁还设置在所述第二阻障层上。
9.如权利要求1所述的高电子迁移率晶体管元件，其中所述栅极结构还包括：
功函数层，设置在所述第二P型氮化镓层上，其中所述间隙壁还设置在所述功函数层的侧壁上。
10.如权利要求9所述的高电子迁移率晶体管元件，其中所述功函数层的宽度小于所述第二P型氮化镓层的宽度。
11.如权利要求10所述的高电子迁移率晶体管元件，其中所述间隙壁还设置在所述第二P型氮化镓层的部分顶面上。
12.如权利要求9所述的高电子迁移率晶体管元件，还包括：
硬掩模层，设在所述功函数层上，其中所述间隙壁还设置在所述硬掩模层的侧壁上。
13.如权利要求1所述的高电子迁移率晶体管元件，其中所述栅极结构的剖面形状包括倒T形。
14.如权利要求1所述的高电子迁移率晶体管元件，其中所述间隙壁的材料包括氧化硅、氮化硅或其组合。
15.如权利要求1所述的高电子迁移率晶体管元件，还包括：
第一保护层，设置在所述间隙壁与所述第二P型氮化镓层之间以及所述间隙壁与所述第二阻障层之间；以及
第二保护层，设置在所述第二P型氮化镓层的顶面、所述间隙壁的侧壁、所述第二阻障层的侧壁、所述第一P型氮化镓层的侧壁与所述第一阻障层的顶面上。
16.如权利要求1所述的高电子迁移率晶体管元件，还包括：
接触窗，电连接至所述栅极结构；以及
源极与漏极，设置在所述栅极结构的两侧。
17.一种高电子迁移率晶体管元件的制造方法，包括：
提供沟道层；
在所述沟道层上形成第一阻障层；
在所述第一阻障层上形成栅极结构，其中所述栅极结构包括：
第一P型氮化镓层，设置在所述第一阻障层上；
第二阻障层，设置在所述第一P型氮化镓层上；以及
第二P型氮化镓层，设置在所述第二阻障层上，其中所述第二P型氮化镓层的宽度小于所述第一P型氮化镓层的宽度；以及
在所述第二P型氮化镓层的侧壁上形成间隙壁。
18.如权利要求17所述的高电子迁移率晶体管元件的制造方法，其中
所述栅极结构还包括功函数层，其中所述功函数层设置在所述第二P型氮化镓层上，且
所述高电子迁移率晶体管元件的制造方法还包括：
在所述功函数层上形成硬掩模层。
19.如权利要求18所述的高电子迁移率晶体管元件的制造方法，其中所述栅极结构与所述硬掩模层的形成方法包括：
在所述第一阻障层上依序形成第一P型氮化镓材料层、阻障材料层、第二P型氮化镓材料层、功函数材料层与硬掩模材料层；
对所述硬掩模材料层、所述功函数材料层与所述第二P型氮化镓材料层进行图案化，而形成所述硬掩模层、所述功函数层与所述第二P型氮化镓层；
在所述硬掩模层的侧壁、所述功函数层的侧壁与所述第二P型氮化镓层的侧壁上形成所述间隙壁；以及
利用所述硬掩模层与所述间隙壁作为掩模，移除部分所述阻障材料层与部分所述第一P型氮化镓材料层，而形成所述第二阻障层与所述第一P型氮化镓层。
20.如权利要求19所述的高电子迁移率晶体管元件的制造方法，还包括：
在形成所述间隙壁之前，对所述功函数层与所述硬掩模层进行侧向蚀刻制作工艺，以缩小所述功函数层的宽度与所述硬掩模层的宽度。
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