CN113287200B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括第一氮基半导体层、第二氮基半导体层、一对第一电极、第二电极、掺杂的氮基半导体层和一对栅极电极。第二氮基半导体层设置在第一氮基半导体层上。第一和第二氮基半导体层共同具有有源部分和电绝缘部分，电绝缘部分是非半导电的并且围绕有源部分以在其间形成界面。第一电极设置在第二氮基半导体层上。第二电极设置在第二氮基半导体层上方且在第一电极之间。掺杂的氮基半导体层设置在第二氮基半导体层上方、在第一电极之间并围绕第二电极。栅极电极设置在掺杂的氮基半导体层上并且位于第二电极的相对侧。

Description

半导体器件及其制造方法
技术领域
本发明一般涉及半导体器件。更具体地说，本发明涉及一种高电子迁移率晶体管(high electron mobility transistor,HEMT)半导体器件，其具有电绝缘部分，且电绝缘部分与掺杂的氮基半导体层的侧表面隔开，从而改进HEMT的性能。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的深入研究非常普遍，特别是在高功率开关以及高频应用。HEMT利用两种不同带隙材料间的异质结界面形成类量子阱结构，可容纳二维电子气(2DEG)区域，满足高功率/频率器件的要求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolar transistors,HBT)、异质结场效应晶体管(heterojunction field effect transistor,HFET)以及调制掺杂FETs(modulation-doped FETs,MODFET)。目前，需要提高HEMT器件的良率，使其适合大规模生产。
发明内容
根据本发明的一个方面，提供了一种氮基半导体器件。氮基半导体器件包括第一氮基半导体层、第二氮基半导体层、一对第一电极、一对掺杂的氮基半导体层、第二电极、一对栅极电极。第二氮基半导体层设置于第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。第一以及第二氮基半导体层共同具有有源部分以及电绝缘部分，电绝缘部分是非半导电的(non-semi-conducting)并且围绕有源部分以形成界面。第一电极设置于第二氮基半导体层上。掺杂的氮基半导体层设置于第二氮基半导体层上且在第一电极之间，其中掺杂的氮基半导体层彼此分离。第二电极设置于第二氮基半导体层上方且在掺杂的氮基半导体层之间，其中每一个掺杂的氮基半导体层中具有第一侧表面，第一侧表面背向第二电极并与界面隔开。栅极电极分别设置于掺杂的氮基半导体层上。
根据本发明的一个方面，提供了一种半导体器件的制造方法。所述方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。在第二氮基半导体层上形成多个第一导电条带(strip)。在第二氮基半导体层上形成一对掺杂的氮基半导体条带，使得至少一个第一导电条带在掺杂的氮基半导体条带之间。在第二氮基半导体层、第一导电条带以及掺杂的氮基半导体条带上形成掩模层，使得每一个掺杂的氮基半导体条带具有完全被掩模层覆盖的侧表面，其中第二氮基半导体层的区域被掩模层暴露。在第一以及第二氮基半导体层上执行离子注入工艺，使得第一以及第二氮基半导体层共同具有位于第二氮基半导体层的暴露区域正下方的电绝缘部分。
根据本发明的一个方面，提供了一种氮基半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、多个第一导电条带、一对掺杂的氮基半导体条带以及一对第二导电条带。第二氮基半导体层设置于第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。第一以及第二氮基半导体层共同具有有源部分以及电绝缘部分，电绝缘部分是非半导电的并且围绕所述有源部分以形成界面，并且电绝缘部分具有至少一个凹陷，凹陷具有第一宽度，凹陷接收有源部分。第一导电条带设置于第一氮基半导体层上，其中第一导电条带沿着第一方向延伸并且沿着与第一方向不同的第二方向设置。掺杂的氮基半导体条带设置于第二氮基半导体层上。掺杂的氮基半导体条带沿着第一方向延伸并且沿着第二方向设置，并且每一个掺杂的氮基半导体条带具有第二宽度，第二宽度小于第一宽度。第二导电条带分别设置于掺杂的氮基半导体条带上。
根据本发明的一个方面，提供了一种氮基半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、一对第一电极、第二电极、掺杂的氮基半导体层以及一对栅极电极。第二氮基半导体层设置于第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。第一以及第二氮基半导体层共同具有有源部分以及电绝缘部分，电绝缘部分是非半导电的并且围绕有源部分以在其间形成界面。第一电极设置于第二氮基半导体层上。第二电极设置于第二氮基半导体层上方且在第一电极之间。掺杂的氮基半导体层设置于第二氮基半导体层之上、在第一电极之间以及围绕第二电极。栅极电极设置于掺杂的氮基半导体层上并且位于第二电极的相对侧。
根据本发明的一个方面，提供了一种半导体器件的制造方法。所述方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。在第二氮基半导体层上形成多个第一导电条带。掺杂的氮基半导体层形成在第二氮基半导体层上，以便环绕至少一个第一导电条带。在第二氮基半导体层、第一导电条带以及掺杂的氮基半导体层上形成掩模层，其中第二氮基半导体层的区域被掩模层暴露。在第一氮基半导体层上执行离子注入工艺，使得第一氮基半导体层在第二氮基半导体层的暴露区域正下方具有电绝缘部分。
根据本发明的一个方面，提供了一种氮基半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、掺杂的氮基半导体层、多个源极/漏极(S/D)电极以及一对栅极电极。第二氮基半导体层设置于第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。第一以及第二氮基半导体层共同具有有源部分以及电绝缘部分，电绝缘部分是非半导电的并且围绕所述有源部分以在其间形成界面。掺杂的氮基半导体层设置于第二氮基半导体层上，其中掺杂的氮基半导体层在第二氮基半导体层上的垂直投影与界面隔开。S/D电极设置于第二氮基半导体层上，其中至少一个S/D电极被掺杂的氮基半导体层环绕。栅极电极设置于掺杂的氮基半导体层上。
根据上述配置，可形成具有不同形状的掺杂的氮基半导体层。通过有源部分以及电绝缘部分的布局，掺杂的氮基半导体层的侧表面/侧壁可以避免离子注入工艺的过程中被离子损伤，从而使半导体器件的操作稳定，且可减少了可能的漏电流(leakagecurrent)。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本发明内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。
图1A是根据本发明的一些实施例的半导体器件的俯视图；
图1B是横跨图1A中半导体器件的线1B-1B'的横截面图；
图1C是横跨图1A中半导体器件的线1C-1C'的横截面图；
图2描绘了根据本发明的比较实施例的半导体器件；
图3A、图3B、图4A、图4B、图5A、图5B、图6A以及图6B描绘了用于制造半导体器件的方法的不同阶段图；
图7A是根据本发明的一些实施例的半导体器件的俯视图；
图7B是横跨图7A中半导体器件的线7B-7B'的横截面图；
图8是根据本发明的一些实施例的半导体器件的俯视图；
图9A是根据本发明的一些实施例的半导体器件的俯视图；
图9B是横跨图9A中半导体器件的线9B-9B'的横截面图；
图10A、图10B、图11A、图11B、图12A以及图12B描绘了用于制造半导体器件的方法的不同阶段图；
图13是根据本发明的一些实施例的半导体器件的俯视图；
图14A以及图14B描绘了用于制造半导体器件的方法的不同阶段图；
图15是根据本发明的一些实施例的半导体器件的俯视图；以及
图16是根据本发明的一些实施例的半导体器件的俯视图。
具体实施方式
于全部的附图以及详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本发明内容的实施方式。
于空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本发明内容的实施方式的优点不因如此设置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于器件的制造条件造成的。本发明内容中，使用直线以及直角绘示仅用于方便表示层体以及技术特征。
于下面的描述中，半导体器件以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本发明内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本发明内容中的教示。
图1A是根据本发明的一些实施例的半导体器件100A的俯视图。俯视图可以显示电极112A、112B、112C以及栅极电极116A以及116B之间的关系。这些电极可以构成半导体器件100A中的晶体管的一部分。此处，俯视图代表的是电极112A、112B、112C以及栅极电极116A以及116B形成为层，并且沿着垂直于这些层的方向观看。为了方便说明，标记了方向D1以及方向D2，其与方向D1不同。在一些实施例中，方向D1是垂直方向，方向D2是水平方向，且方向D1、D2彼此正交。
栅极电极116A设置于电极112A以及112C之间。栅极电极116B设置于电极112B以及112C之间。电极112A、112B、112C中的每一个可以用作源极/漏极(S/D)电极(即，其是源极电极或漏极电极)。电极112A、112B、112C以及栅极电极116A以及116B的组合(其沿着方向D1延伸并且沿着方向D2交替设置)可以用作两个晶体管(即，依序设置的S/D、G、S/D、G以及S/D)。
半导体器件100A具有有源部分109以及电绝缘部分110，以界定器件边界。电绝缘部分110是非半导电的(non-semi-conducting)。于此处，术语“非半导电的”意味着电绝缘部分110即使被施予偏压也仍然可以具有电绝缘特性。电绝缘部分110围绕有源部分109。电绝缘部分110可以与有源部分109形成界面IF。界面IF作为器件边界。例如，如俯视图所示，电极112A、112B、112C以及栅极电极116A以及116B在有源部分109内，且因此在由界面IF所界定的器件边界内。
半导体器件100A可进一步包括掺杂的氮基半导体层114A及114B以使半导体器件100A进入常闭状态(normally-off state)。掺杂的氮基半导体层114A以及114B彼此分离。一对掺杂的氮基半导体层114A以及114B位于电极112A以及112C之间。电极112B位于掺杂的氮基半导体层114A以及114B对之间。
每一个掺杂的氮基半导体层114A以及114B可具有背向电极112B且与界面IF隔开的侧表面SF1，此有利于改善半导体器件100A的性能。下面提供关于半导体器件100A的改进以及更多结构细节的进一步说明。
图1B是横跨图1A中半导体器件100A的线1B-1B'的横截面图，图1C是横跨图1A中半导体器件100A的线1C-1C'的横截面图。半导体器件100A还包括衬底102、缓冲层104、氮基半导体层106以及108、接触通孔132以及图案化导电层134。
衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于硅、硅锗(SiGe)、碳化硅(SiC)、砷化镓、p掺杂硅、n掺杂硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的半导体材料。在一些实施例中，衬底102可包括例如但不限于第III族元素、第IV族元素、第V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底102可包括例如但不限于，一个或多个其他特征，例如掺杂区、埋层、外延(epitaxy)层或其组合。
缓冲层104可设置于衬底102上方。缓冲层104可经配置以减少衬底102与在衬底102上形成的层(例如，氮基半导体层106)之间的晶格以及热失配(lattice and thermalmismatches)，从而减少由于失配/差异引起的缺陷。缓冲层104可包括III-V族化合物。III-V族化合物可包括例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层104的示例性材料可进一步包括例如但不限于氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(AlInGaN)或其组合。
在一些实施例中，半导体器件100A可进一步包括成核层(未示出)。成核层可以形成在衬底102以及缓冲层104之间。成核层可被配置成作为过渡层(transition)以容纳衬底102以及缓冲层104的III族氮化物层之间的失配/差异。成核层的示例性材料可包括但不限于氮化铝(AlN)或其任何合金。
氮基半导体层106设置于衬底102上。氮基半导体层106设置于氮基半导体层104上。氮基半导体层106的示例性材料可包括但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。氮基半导体层108的示例性材料可包括但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。
可选择氮基半导体层106和108的示例性材料，使得氮基半导体层108具有的带隙大于氮基半导体层106的带隙(即禁带宽度)，此使其间的电子亲和力不同，并在其之间形成异质结(heterojunction)。例如，当氮基半导体层106是未掺杂的氮化镓层(具有约3.4ev的带隙)时，氮基半导体层108可以被选择为氮化铝镓层(具有约4.0ev的带隙)。因此，氮基半导体层106和108可以分别用作通道层和阻挡层。在通道层与阻挡层之间的结合界面处产生三角形阱势，使电子在三角阱势中积聚，从而产生与异质结相邻的二维电子气(2DEG)区域。因此，半导体器件100A可包括至少一个氮化镓基(GaN-based)的高电子迁移率晶体管(HEMT)，且高电子迁移率晶体管(HEMT)位于有源部分109内且被电绝缘部分110围绕。
如上所述的有源部分109以及电绝缘部分110形成于氮基半导体层106以及108中。也就是说，氮基半导体层106以及108可以共同具有有源部分109以及电绝缘部分110。在一些实施例中，可以将氮基半导体层106以及108的电绝缘部分110掺杂离子以实现电绝缘目的。例如，这些离子可以包括但不限于氮离子、氟离子、氧离子、氩原子、铝原子或其组合。这些杂质可以使电绝缘部分110具有高电阻率，从而作为电绝缘区域。
电极112A-112C可设置于氮基半导体层108上/上方/之上。任何一对相邻的电极112A-112C，其可位于对应的栅极电极114A或114B的两个相对侧。在其他实施例中，可以使用其他配置，特别是当在同一器件中使用多个源极电极、漏极电极或栅极电极时。
在一些实施例中，每一个电极112A-112C可以包括例如但不限于金属、合金、掺杂的半导体材料(例如掺杂晶体硅)、诸如硅化物以及氮化物等化合物、其他导体材料或其组合。每一个电极112A-112C的示例性材料可以包括，例如，但不限于钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。每一个电极112A-112C可以是相同或不同组合物的单层或多个层。在一些实施例中，电极112A-112C与氮基半导体层108形成欧姆接触。通过将钛(Ti)、铝(Al)或其他合适的材料应用到电极112A-112C上，可以实现欧姆接触。在一些实施例中，每一个电极112A-112C中由至少一个共形层以及导电填料构成。共形层可以包裹导电填料。共形层的示例性材料，例如但不限于钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填料的示例性材料可以包括例如但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。在一些实施例中，氮基半导体层108具有填有电极112A-112C的底部部分的凹槽。
掺杂的氮基半导体层114A以及114B以及栅极电极116A以及116B可设置于氮基半导体层108上/上方/之上。掺杂的氮基半导体层114A以及114B以及栅极电极116A以及116B可以堆叠在氮基半导体层108上。每一个掺杂的氮基半导体层114A以及114B在氮基半导体层108以及对应的栅极电极116A或116B之间。在一些实施例中，半导体器件100A可选择性地包括介电层(未示出)，且此介电层可堆叠在氮基半导体层108上/上方/之上以及栅极电极116A以及116B之下。
在图1B以及1C的示例性图示中，半导体器件100A是增强模式器件(enhancementmode device)，其在栅极电极116A以及116B约处于零偏压(zero bias)时，其处于常闭状态(normally-off state)。具体而言，掺杂的氮基半导体层114A及114B可与氮基半导体层108形成至少一个p-n结以耗尽2DEG区域，使得2DEG区域的至少一个区块对应于栅极电极116A以及116B下方的位置具有与2DEG区域的其余部分不同的特性(例如，不同的电子浓度)，因而被阻断。由于这种机制，半导体器件100A具有常闭特性(normally-offcharacteristic)。换言之，当未施加电压到栅极电极116A以及116B或施加到栅极电极116A以及116B的电压小于阈值电压(即，在栅极电极116A以及116B下方形成反转层所需的最小电压)时，栅极电极116A以及116B下方的2DEG区域的区域持续被阻断，因此没有电流流过。此外，通过掺杂的氮基半导体层114A以及114B的设置，通过栅极电极的漏电流减小并且在关断状态期间阈值电压增加。
掺杂的氮基半导体层114A以及114B可以是p型掺杂的氮基半导体层114A以及114B。掺杂的氮基半导体层114A以及114B的示例性材料可包括例如但不限于，p型掺杂的III-V族氮化物半导体材料，例如p型氮化镓(p-type GaN)、p型氮化铝镓(p-type AlGaN)、p型氮化铟(p-type InN)、p型氮化铝铟(p-type AlInN)、p型氮化铟镓(p-type InGaN)、p型氮化铝铟镓(p-type AlInGaN)或其组合。在一些实施方式中，可通过使用p型杂质，像是铍(Be)、镁(Mg)、锌(Zn)、镉(Cd)来实现p型掺杂材料。在一些实施例中，氮基半导体层104包括未掺杂的氮化镓(GaN)，并且氮基半导体层106包括氮化铝镓(AlGaN)，并且掺杂的氮基半导体层114A以及114B是p型氮化镓(GaN)层，其可以向上弯曲底层带结构并耗尽2DEG区域的相应区块，以使半导体器件100A满足关闭状态的条件。在一些实施例中，栅极电极116A以及116B可包括金属或金属化合物。栅极电极116A以及116B可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括但不限于例如钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、硅(Si)、金属合金或其化合物或其他金属化合物。在一些实施例中，栅极电极116A以及116B的示例性材料可包括但不限于氮化物、氧化物、硅化物、掺杂的半导体或其组合。在一些实施例中，可选介电层可由单层或多层介电材料形成。示例性介电材料可包括例如但不限于一个或多个氧化物层、氧化硅(SiOx)层、氮化硅(SiNx)层、高k介电材料(例如，二氧化铪(HfO2)、氧化铝(Al2O3)、二氧化钛(TiO2)、氧化锆铪(HfZrO)、三氧化二钽(Ta2O3)、硅酸铪(HfSiO4)、二氧化锆(ZrO2)、氧化硅铪(ZrSiO2)等)或其组合。
在图1C的示例性图示中，任何相邻电极对112A-112C相对于在其间的栅极电极116A或116B不对称(即，其中一对比另一对更接近对应的栅极电极116A或116B)。在其他实施例中，电极对112A-112C相对于其间的栅极电极116A或116B对称。
上述结构特征可以共同构成具有2DEG区域的氮基(nitride-based)/氮化镓基(GaN-based)HEMT，也可以称为氮基/氮化镓基的半导体器件。
如上所述，每一个掺杂的氮基半导体层114A以及114B都可以具有与界面IF隔开的侧表面SF1。原因是，电绝缘部分110的形成涉及离子注入工艺，离子注入工艺可能损坏掺杂的氮基半导体层114A或114B的至少一边缘。一旦掺杂的氮基半导体层114A或114B的边缘被损坏，则漏电流可能会沿着边缘流过，从而降低半导体器件100A的性能。为了说明，图2描绘了根据本发明的比较实施例的半导体器件10。
如图2所示，半导体器件10包括电极12A、12B以及12C、掺杂的氮基半导体层14A以及14B、在有源部分18内的栅极电极16A以及16B以及围绕有源部分18的电绝缘部分20。掺杂的氮基半导体层14A以及14B的端部被电绝缘部分20(由离子注入工艺所产生的)完全地环绕。在离子注入工艺中，离子可能会损坏掺杂的氮基半导体层14A以及14B的端部边缘，而此会在相同位置产生缺陷。当电极12B被施予偏压时，由于缺陷的产生，至少一个电流路径形成于电极12B到掺杂的氮基半导体层14A以及14B的端部之间，使得至少一漏电流22通过此电流路径流过，而此可能损害半导体器件10的性能。
再次参照图1A以及1B，由于每一个掺杂的氮基半导体层114A以及114B的侧表面SF1与界面IF隔开，因此侧表面SF1可以避免在离子注入工艺中被离子损坏。也就是说，此配置可以避免每一个掺杂的氮基半导体层114A以及114B的侧表面SF1成为漏电流路径的一部分。因此，电绝缘部分110可以具有比掺杂的氮基半导体层114A以及114B宽的至少一个凹陷120。例如，电绝缘部分110的至少一对凹陷120可以接收有源部分109，并且掺杂的氮基半导体层114A以及114B延伸以部分地覆盖被接收的有源部分(即，在凹陷120中的一些有源部分109未被掺杂的氮基半导体层114A以及114B覆盖)。每一个掺杂的氮基半导体层114A以及114B的边界可以对齐于与电绝缘部分110的对应的凹陷120的边界。
此外，每一个掺杂的氮基半导体层114A以及114B的侧表面SF1可以与界面IF以垂直间距SP1以及SP2隔开。垂直间距SP1是从侧表面SF1到凹陷120的边界的距离。垂直间距SP2是从侧表面SF1到有源部分109的侧边界的距离，侧表面SF1横跨电极112A或112C。垂直间距SP2大于垂直间距SP1。
沿着氮基半导体层108法线方向观看，电极112A、112B、112C、栅极电极116A以及116B以及掺杂的氮基半导体层114A以及114B是沿着方向D1延伸并沿着方向D2排列的条带。掺杂的氮基半导体层114A以及114B的条带比电极112A、112B以及112C的条带长。电极112B的条带被掺杂的氮基半导体层114A以及114B的界面IF以及边界共同环绕。电绝缘部分110可以阻挡/限制从电极112B往上/往下流向的电流。为了环绕电极112B的条带，由俯视图观之，掺杂的氮基半导体层114A以及114B的内边界可以与界面IF对齐。
更具体地说，掺杂的氮基半导体层114A以及114B具有相互面对的侧表面SF2。侧表面SF2相较侧表面SF1更接近界面IF。侧表面SF2可以部分地与界面IF对齐。界面IF的一部分从侧表面SF2中的一个延伸至另一个侧表面SF2。由俯视图观之，此部分的界面IF进一步延伸以与电极112B的端表面对齐。此外，每一个掺杂的氮基半导体层114A以及114B中还可以进一步具有一对端表面SF3，端表面SF3与界面IF对齐。因此，由俯视图观之，电极112B的条带被电绝缘部分110以及掺杂的氮基半导体层114A以及114B的边界完全地环绕/围绕。
因此，半导体器件100A的布局可以避免掺杂的氮基半导体层114A以及114B的侧表面SF1受到损坏，并且仍可限制来自电极112B的电流。
参照图1C，半导体器件100A还包括钝化层130、接触通孔132以及图案化导电层134。
钝化层130设置于氮基半导体层108上。钝化层130覆盖电极112A-112C、掺杂的氮基半导体层114A以及114B以及栅极电极116A以及116B。钝化层130可以为具有水平顶表面以支撑其他层/组件的平面化层。在一些实施例中，钝化层130可以形成为较厚，并且在钝化层130上执行诸如化学机械抛光(chemical mechanical polish,CMP)工艺的平面化处理，以去除多余部分，从而形成水平顶表面。钝化层130的示例性材料可以包括例如但不限于氮化硅(SiNX)、氧化硅(SiOX)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、聚(2-乙基-2-恶唑啉)(PEOX)或其组合。在一些实施例中，钝化层130是多层结构，例如氮化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。
接触通孔132设置于钝化层130内。接触通孔132穿透钝化层130。接触通孔132纵向延伸以分别与电极112A-112C以及栅极电极116A以及116B电耦合。例如，接触通孔132的示例性材料可以包括但不限于导电材料，例如金属或合金。
图案化导电层134设置于钝化层130以及接触通孔132上。图案化导电层134与接触通孔132接触。图案化导电层134可以具有金属线、衬垫、痕迹或其组合，使得图案化导电层134能够形成至少一个电路。例如，图案化导电层134的示例性材料可以包括但不限于导电材料。所述图案化导电层134可包括具有银(Ag)、铝(Al)、铜(Cu)、钼(Mo)、镍(Ni)、钛(Ti)、其合金、其氧化物、其氮化物或其组合的单层薄膜或多层膜。
根据实际应用，可以修改接触通孔132以及图案化导电层134。例如，它们的位置可以在其他实施例中变化。
图3A、图3B、图4A、图4B、图5A、图5B、图6A以及图6B中示出了用于制造半导体器件100A的方法的不同阶段图，如下所述。在下文中，沉积技术例如可包括但不限于原子层沉积(atomic layer deposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、金属有机CVD(metal organic CVD,MOCVD)、等离子体CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他合适工艺。
参考图3A以及图3B，图3B是横跨图3A中的线3B-3B'的横截面图。提供衬底102。可以通过沉积技术在衬底102上依次形成缓冲层104以及氮基半导体层106以及108。电极112以及掺杂的氮基半导体层114A以及114B可以形成在氮基半导体层108的上方。电极112的形成包括沉积技术以及图案化工艺。掺杂的氮基半导体层114A以及114B的形成包括沉积技术以及图案化工艺。可执行沉积技术以形成覆盖层，且可执行图案化处理以移除其多余部分。在一些实施例中，图案化工艺可包括光刻、曝光以及显影、蚀刻、其它合适工艺或其组合。电极112以及掺杂的氮基半导体层114A以及114B被图案化成条带，其可以被称为导电条带以及掺杂的氮基半导体条带。
参考图4A以及图4B，图4B是横跨图4A中的线4B-4B'的横截面图，在氮基半导体层108上形成保护层136。保护层136彼此分离并且分别覆盖掺杂的氮基半导体层114A以及114B的不同区域。更具体地说，每一个掺杂的氮基半导体层114A以及114B的侧表面被对应的保护层136部分地覆盖。在一些实施例中，保护层136的示例性材料可包括例如但不限于氧化物，例如二氧化硅(SiO2)。在一些实施例中，保护层136的示例性材料可以包括例如但不限于诸如氮化硅(SiN)的电介质。在一些实施例中，保护层136的示例性材料可包括例如但不限于氮化钛(TiN)或铝铜(AlCu)。
参考图5A以及图5B，图5B是横跨图5A中的线5B-5B'的横截面图，在氮基半导体层108、电极112以及掺杂的氮基半导体层114A以及114B上形成掩模层140。每一个掺杂的氮基半导体层114A以及114B的侧表面被掩模层140完全地覆盖。掩模层140的边界可以部分地对齐于掺杂的氮基半导体层114A以及114B的边界。氮基半导体层108具有从掩模层140暴露的区域。在离子注入工艺期间中，掩模层可以保护其下方的层免受离子的伤害。因此，通过掩模层140可以保护每一个掺杂的氮基半导体层114A以及114B的整个侧表面免受离子注入。保护层136可进一步保护在掺杂的氮基半导体层114A及114B下方的侧表面免受离子伤害。此后，执行离子注入工艺，使得离子束142可以经由氮基半导体层108的暴露区域引导至氮基半导体层106以及108中。
参考图6A以及图6B，图6B是横跨图6A中的线6B-6B'的横截面图，移除掩模层140。通过如图5A以及图5B所示的离子注入工艺，氮基半导体层106以及108可共同具有位于氮基半导体层108的暴露区域正下方的电绝缘部分110(即，其被图5A以及图5B中的掩模层140暴露)。在一些实施例中，可以移除保护层136。此后，可以在掺杂的氮基半导体层114A以及114B上形成一对栅极电极，其可以称为导电条带，以获得如图1A-1C所示的结构。
图7A是根据本发明的一些实施例的半导体器件100B的俯视图。图7B是横跨图7A中的半导体器件100B的线7B-7B′的横截面图。在本实施例中，如图7A以及7B的示例性图示所示。在处理阶段期间中，多个保护层136保留。保护层136设置于氮基半导体层108以及掺杂的氮基半导体层114A以及114B上。保护层136位于电绝缘部分110的凹陷120上方。每一个保护层136的边界对齐于相应凹陷120的边界。掺杂的氮基半导体层114A以及114B的侧表面SF1的一些部分被保护层136覆盖。
每一个保护层136位于掺杂的氮基半导体层114A以及栅极电极116A之间，或，在掺杂的氮基半导体层114B以及栅极电极116B之间。更具体地说，每一个保护层136可以从有源部分109延伸至相应的掺杂的氮基半导体层114A或114B的顶表面，且覆盖部分侧表面SF1。由于在处理阶段期间，保护层136可作为离子保护层，因此保护层136将具有与底层界面IF对齐的边界。半导体器件100B还可以具有覆盖保护层136的钝化层130。如上所述，保护层136可以进一步保护掺杂的氮基半导体层114A以及114B下方的侧表面SF1。因为保护层136不会干扰半导体器件100B的操作机制，所以可以保留这些层，以简化制造工艺。
图8是根据本发明的一些实施例的半导体器件100C的俯视图。在本实施例中，如图8的示例性图示所示，从电极112A或112C的端表面到有源部分109以及电绝缘部分110之间的界面IF的距离L1大于从电极112B的端表面到有源部分109以及电绝缘部分110之间的界面IF的距离。在一些实施例中，从电极112B的端表面到界面IF的距离为零或接近零。
图9A是根据本发明的一些实施例的半导体器件200A的俯视图，图9B是横跨图9A中的半导体器件的线9B-9B’的横截面图。为了说明，标记了与方向D1以及方向D2，方向D1不同于方向D2。在一些实施例中，方向D1是垂直方向，方向D2是水平方向，其彼此正交。
在本实施例中，设计为环形的单一掺杂的氮基半导体层214被引入于半导体器件200A中，而不是上述的一对掺杂的氮基半导体条带。
半导体器件200A具有有源部分209以及围绕/环绕有源部分209的电绝缘部分210，以界定器件边界，与上述描述类似。有源部分209以及电绝缘部分210之间可以形成界面IF。半导体器件200A包括衬底202、缓冲层204、氮基半导体层206以及208、电极212A、212B、212C、掺杂的氮基半导体层214、栅极电极216A以及216B、钝化层230、接触通孔232以及图案化导电层234。
上述实施例中的上述配置可应用于衬底202、缓冲层204、钝化层230、接触通孔232以及图案化导电层234，包括氮基半导体层206以及208可以共同具有有源部分209以及电绝缘部分210的配置。
电极212A、212B、212C、掺杂的氮基半导体层214以及栅极电极216A以及216B设置于氮基半导体层208上/上方/之上并且位于有源部分209内。电极212A、212B、212C以及栅极电极216A以及216B可以被视为导电条带。这些导电条带沿着方向D1延伸并且沿着方向D2设置。导电条带可以彼此平行设置。电极212B、掺杂的氮基半导体层214以及栅极电极216A以及216B位于电极212A以及212C之间。电极212B位于栅极电极216A以及216B之间(即，栅极电极216A以及216B位于电极212B的相对侧)。
换言之，电极212A以及212C中的每一个可以设置得比电极212B更靠近电绝缘部分210。电极212A以及212C中的每一个可以设置成比掺杂的氮基半导体层214更靠近电绝缘部分210。掺杂的氮基半导体层214可设置成比电极212B更靠近电绝缘部分210。这种配置构成两个晶体管(即，依序排列的S/D、G、S/D、G以及S/D)。
由俯视图观之，掺杂的氮基半导体层214为环形。环形掺杂的氮基半导体层214可以具有一对延伸部分214A以及一对连接部分214B。延伸部214A沿着方向D1延伸并且沿着方向D2设置。延伸部分214A分别位于栅极电极216A以及216B之下。一对连接部214B沿着方向D2延伸并且沿着方向D1设置以将延伸部214A彼此连接。
环形掺杂的氮基半导体层214可围绕/环绕电极212B，阻挡来自电极212B的至少一个漏电流。例如，掺杂的氮基半导体层214可以阻止电流/载子流从电极212B向上/向下地流过掺杂的氮基半导体层214，从而使半导体器件200A的操作稳定。
回应于如上所述的侧表面损伤问题，掺杂的氮基半导体层214可具有与电绝缘部分210分离的外侧壁SW1(即外侧表面)，使得外侧壁SW1可避免在离子注入工艺中被离子损伤。更具体地，掺杂的氮基半导体层214可以覆盖有源部分209的区域A1，并且区域A1与电绝缘部分210的边界分离。因此，氮基半导体层208上的整个外侧壁SW1的垂直投影在有源部分209内。也就是说，氮基半导体层208上的整个外侧壁SW1的垂直投影可以与界面IF隔开。因此，外侧壁SW1可以与电绝缘部分210间隔一间距，从而避免在离子注入工艺中离子对掺杂的氮基半导体层214的损伤。
电极212B与区域A1分离。更具体地，电极212B可以覆盖有源部分209的区域A2。有源部分209还具有在区域A1以及A2之间的区域A3。区域A1围绕/环绕区域A3。区域A3围绕/环绕区域A2。
此外，掺杂的氮基半导体层214具有与外侧壁SW1完全分离的内侧壁SW2。因此，掺杂的氮基半导体层214可以在氮基半导体层208上形成闭环图案(即，掺杂的氮基半导体层214在氮基半导体层208上的垂直投影是闭环图案)。电绝缘部分210可以具有一对凹陷220以接收闭环图案。
电极212B位于此环形内，并且被环形围绕/环绕。具体地说，电极212B具有一对端表面SF4以及在端表面SF4之间的一对侧表面SF5。端表面SF4朝向掺杂的氮基半导体层214的内侧壁SW2。侧表面SF5分别面对栅极电极216A以及216B，并且面对掺杂的氮基半导体层214的内侧壁SW2。此外，覆盖电极212B以及掺杂的氮基半导体层214的钝化层230可以在端表面SF4以及内侧壁SW2之间具有一部分并分别与它们形成界面。
制造半导体器件200A的方法的不同阶段图如图10A、图10B、图11A、图11B、图12A以及图12B所示。在下列段落中，沉积技术可以包括，例如，但不限于ALD、PVD、CVD、MOCVD、PECVD、LPCVD、等离子体辅助气相沉积、外延生长或其他适当工艺。
参照图10A以及图10B，图10B为图10A的横截面图，提供衬底202。通过使用沉积技术，可以在衬底202上依次形成缓冲层204以及氮基半导体层206以及208。电极212以及掺杂的氮基半导体层214可以形成在氮基半导体层208之上。电极212的形成包括沉积技术以及图案化处理。掺杂的氮基半导体层214的形成包括沉积技术以及图案化处理。可执行沉积技术以形成覆盖层，且可执行图案化处理以移除其多余部分。在一些实施例中，图案化工艺可包括光刻、曝光以及显影、蚀刻、其它合适工艺或其组合。电极212以及掺杂的氮基半导体层214被图案化为条带，条带可以称为导电条带以及具有闭环模式的掺杂的氮基半导体条带。
参照图11A以及图11B，图11B为图11A的横截面图，在氮基半导体层208、电极212以及掺杂的氮基半导体层214上形成掩膜层240。掺杂的氮基半导体层214的侧表面完全覆盖有掩膜层240。掩膜层240的边缘可以与掺杂的氮基半导体层214边界完全地保持一间距。氮基半导体层208具有被掩膜层240暴露的区域。掩膜层240可以在离子注入工艺中保护其下方的层免受离子的伤害。例如，掩膜层240可以保护掺杂的氮基半导体层214的下侧表面/侧壁免受离子的影响。此后，执行离子注入工艺，使得离子束242可以经由氮基半导体层208的暴露区域导入至氮基半导体层206以及208。
参照图12A以及图12B，图12A的横截面图，移除掩模层240。通过图11A以及图11B所示的离子注入工艺，氮基半导体层206以及208可以共同具有在氮基半导体层208的暴露区域(即，被图11A以及图11B中的掩模层240暴露)正下方的电绝缘部分210。此后，在掺杂的氮基半导体层214上形成一对栅极电极(可称为导电条带)，以获得如图9A以及9B所示的结构。
图13是根据本发明的一些实施例的半导体器件200B的俯视图。在本实施例中，如图13的示例性图示所示，保护层250设置于氮基半导体层208以及掺杂的氮基半导体层214上。掺杂的氮基半导体层214的一些部分被保护层250覆盖。保护层250位于掺杂的氮基半导体层214以及栅极电极216A以及216B之间。由于保护层250在处理阶段可用作离子保护层，因此，保护层250将具有与下方界面IF对齐的边界。保护层250可以在离子注入工艺中进一步保护掺杂的氮基半导体层214下方的侧壁SW1免受离子的伤害。在一些实施例中，保护层250的示例性材料可以包括例如但不限于氧化物，例如二氧化硅(SiO2)。在一些实施例中，保护层250的示例性材料可以包括例如但不限于诸如氮化硅(SiN)等介电质。在一些实施例中，保护层250的示例性材料可以包括，例如，但不限于氮化钛(TiN)或铝铜(AlCu)。保护层250不会干扰半导体器件200B的操作机制。
用于制造半导体器件200B的方法的不同阶段图在图14A和图14B中示出，图14B是图14A的横截面图。参照图14A，在氮基半导体层208上形成保护层250。保护层250彼此分离并且分别覆盖掺杂的氮基半导体层214的不同区域。更具体地说，掺杂的氮基半导体层214的外侧壁被保护层250部分地覆盖。参考图14B，在氮基半导体层208和掺杂的氮基半导体层214上形成掩模层240。掩模层240的边缘可以与掺杂的氮基半导体层214的边界完全保持一间距。此后，可以执行离子注入工艺以在氮基半导体层208中形成电绝缘部分。
图15是根据本发明的一些实施例的半导体器件200C的俯视图。在本实施例中，如图15的示例性图示所示，掺杂的氮基半导体层214具有弯曲的边界。掺杂的氮基半导体层214的弯曲边界与有源部分209和电绝缘部分210之间的界面IF隔开。
图16是根据本发明的一些实施例的半导体器件200D的俯视图。在本实施例中，如图16的示例性图示所示，从电极212A或212C的端表面到有源部分209以及电绝缘部分210之间的界面IF的距离L2与从电极212B的端表面到界面IF的距离L3实质上相同。
如上所述，掺杂的氮基半导体层可以形成不同的形状。通过有源部分以及电绝缘部分的布局，掺杂的氮基半导体层的侧表面/侧壁可以避免离子注入工艺中离子的损伤，从而使半导体器件的操作稳定，这是由于减少了可能的漏电流。此外，其结构在制程上具有弹性，这代表的意思是本发明提供的解决掺杂的氮基半导体层的侧表面/侧壁损伤的方案可以采用不同的工艺条件。
本发明的以上描述是为了达到说明以及描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
以上实施方式是经挑选并配上相应描述，以为了尽可能地解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解到，本发明的各种实施方式以及适合于预期特定用途的各式修改。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”以及“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件以及后一组件之间的状况。虽然已经参考本发明内容的具体实施方式来描述以及说明本发明内容，但是这些描述以及说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本发明内容的真实精神以及范围的情况下，可以进行各种修改以及替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺以及公差的因素，本发明内容中所呈现的工艺与实际装置之间可能存在区别。本发明内容的其他实施方式可能没有具体说明。说明书以及附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或工艺能够适应本发明内容的目的、精神以及范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本发明的教示。因此，除非在此有特别指出，否则，此些操作的顺序以及分组是不受限制的。

Claims (25)

1.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置于所述第一氮基半导体层上，且其具有的带隙大于所述第一氮基半导体层的带隙，其中，所述第一以及第二氮基半导体层共同具有有源部分以及电绝缘部分，并且所述电绝缘部分围绕所述有源部分形成界面；
一对第一电极，设置于所述第二氮基半导体层上；
第二电极，设置于所述第二氮基半导体层上且在所述第一电极之间；
掺杂的氮基半导体层，设置于所述第二氮基半导体层上且在所述第一电极之间且围绕所述第二电极；以及
一对栅极电极，设置于所述掺杂的氮基半导体层上，且位于所述第二电极的彼此相对的两侧。
2.根据权利要求1所述的半导体器件，其特征在于，其中所述掺杂的氮基半导体层覆盖所述有源部分的第一区域，且所述第一区域与所述电绝缘部分的边界分离。
3.根据权利要求2所述的半导体器件，其特征在于，其中所述第二电极覆盖所述有源部分的第二区域，所述有源部分还具有第三区域，所述第三区域被所述第一区域围绕且环绕所述第二区域。
4.根据权利要求1所述的半导体器件，其特征在于，其中所述掺杂的氮基半导体层具有外侧壁，且整个所述外侧壁在所述第二氮基半导体层上的垂直投影在所述有源部分内。
5.根据权利要求4所述的半导体器件，其特征在于，其中所述掺杂的氮基半导体层还具有内侧壁，所述内侧壁与所述外侧壁完全地分离，使得所述掺杂的氮基半导体层成为在所述第二氮基半导体层上的闭环图案。
6.根据权利要求4所述的半导体器件，其特征在于，其中整个所述外侧壁在所述第二氮基半导体层上的所述垂直投影被所述有源部分和所述电绝缘部分之间的界面隔开。
7.根据权利要求1所述的半导体器件，其特征在于，其中所述第二电极具有朝向所述掺杂的氮基半导体层的内侧壁的一对端表面。
8.根据权利要求7所述的半导体器件，其特征在于，其中所述第二电极具有一对侧表面，所述侧表面分别位于所述端表面之间并且朝向所述栅极电极，并且所述侧表面朝向所述掺杂的氮基半导体层的所述内侧壁。
9.根据权利要求1所述的半导体器件，其特征在于，其中所述第一、所述第二电极以及所述栅极电极为多个条带，所述条带沿着第一方向延伸并沿着第二方向设置，所述第一方向与所述第二方向不同，并且所述掺杂的氮基半导体层包括一对连接部分，所述连接部分沿着所述第二方向延伸并沿着所述第一方向设置。
10.根据权利要求1所述的半导体器件，其特征在于，还包括：
钝化层，覆盖所述第二氮基半导体层、所述掺杂的氮基半导体层和所述第二电极，其中所述钝化层的一部分分别与所述掺杂的氮基半导体层的内侧壁和所述第二电极的端表面形成多个界面。
11.根据权利要求1所述的半导体器件，其特征在于，其中所述第一电极的至少一个比所述第二电极更靠近所述电绝缘部分。
12.根据权利要求1所述的半导体器件，其特征在于，其中所述第一电极的至少一个比所述掺杂的氮基半导体层更靠近所述电绝缘部分，并且所述掺杂的氮基半导体层比所述第二电极更靠近所述电绝缘部分。
13.根据权利要求1所述的半导体器件，其特征在于，还包括：
保护层，覆盖所述第二氮基半导体层和所述掺杂的氮基半导体层，并且位于所述掺杂的氮基半导体层和所述栅极电极之间。
14.根据权利要求1所述的半导体器件，其特征在于，其中所述第一和第二氮基半导体层在其间形成异质结以及二维电子气（2DEG）区，所述第一和所述第二电极以及所述栅极电极与所述二维电子气区形成高电子迁移率晶体管（HEMT），其中所述高电子迁移率晶体管被所述电绝缘部分围绕。
15.根据权利要求1所述的半导体器件，其特征在于，其中所述电绝缘部分掺杂氮离子、氟离子、氧离子、氩原子、铝原子或其组合。
16.一种半导体器件的制造方法，其特征在于，包括：
形成第一氮基半导体层；
在所述第一氮基半导体层上形成第二氮基半导体层；
在所述第二氮基半导体层上形成多个第一导电条带；
在所述第二氮基半导体层上形成掺杂的氮基半导体层，以环绕所述第一导电条中的至少一条；
在所述第二氮基半导体层、所述第一导电条带和所述掺杂的氮基半导体层上形成掩膜层，其中所述第二氮基半导体层的区域被所述掩膜层暴露；以及
在所述第一氮基半导体层上执行离子注入工艺，使得所述第一氮基半导体层具有位于所述第二氮基半导体层的暴露的所述区域正下方的电绝缘部分。
17.根据权利要求16所述的制造方法，其特征在于，其中形成掺杂的氮基半导体层包括将所述掺杂的氮基半导体层图案化为所述第二氮基半导体层上的闭环图案。
18.根据权利要求16所述的制造方法，其特征在于，其中所述掩膜层具有边缘，所述边缘与所述掺杂的氮基半导体层的边界完全地保持一间距。
19.根据权利要求16所述的制造方法，其特征在于，还包括：
去除所述掩膜层；以及
在所述掺杂的氮基半导体层上方形成一对第二导电条带。
20.根据权利要求16所述的制造方法，其特征在于，还包括：
在形成所述掩膜层之前，形成保护层以覆盖所述掺杂的氮基半导体条带的一部分。
21.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置于所述第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙，其中，所述第一以及第二氮基半导体层共同具有有源部分以及电绝缘部分，并且所述电绝缘部分围绕所述有源部分以形成位于其间的界面；
掺杂的氮基半导体层，设置于所述第二氮基半导体层上，其中所述掺杂的氮基半导体层在所述第二氮基半导体层上的垂直投影与所述界面隔开；
多个源极/漏极电极，设置于第二氮基半导体层上，其中至少一个的所述源极/漏极电极被所述掺杂的氮基半导体层环绕；以及
一对栅极电极，设置在所述掺杂的氮基半导体层上。
22.根据权利要求21所述的半导体器件，其特征在于，其中所述掺杂的氮基半导体层在所述第二氮基半导体上的所述垂直投影呈闭环图案。
23.根据权利要求22所述的半导体器件，其特征在于，其中所述掺杂的氮基半导体层包括：
一对延伸部分，分别位于所述栅极电极下方；以及
一对连接部分，将所述延伸部分彼此连接。
24.根据权利要求22所述的半导体器件，其特征在于，其中所述电绝缘部分具有一对凹陷以接收所述闭环图案。
25.根据权利要求21所述的半导体器件，其特征在于，其中所述源极/漏极电极和所述栅极电极彼此平行。
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Cited By (1)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114207837B (zh) * 2021-11-09 2023-12-22 英诺赛科(苏州)科技有限公司 氮基半导体器件及其制造方法
CN114846620B (zh) * 2021-12-31 2023-12-26 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4065772B2 (ja) * 2002-12-18 2008-03-26 シャープ株式会社 双方向フォトサイリスタチップ
JP2007220895A (ja) * 2006-02-16 2007-08-30 Matsushita Electric Ind Co Ltd 窒化物半導体装置およびその製造方法
WO2008151138A1 (en) * 2007-06-01 2008-12-11 The Regents Of The University Of California P-gan/algan/aln/gan enhancement-mode field effect transistor
FR2954589B1 (fr) * 2009-12-23 2012-12-28 Thales Sa Transistor a haute mobilite electronique.
CN102637723A (zh) * 2012-03-28 2012-08-15 华为技术有限公司 GaN衬底、半导体器件及其制作方法
JP5949527B2 (ja) * 2012-12-21 2016-07-06 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
KR20150091705A (ko) * 2014-02-03 2015-08-12 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
JP6170007B2 (ja) * 2014-04-10 2017-07-26 トヨタ自動車株式会社 スイッチング素子
CN106783994B (zh) * 2015-11-24 2019-08-23 中国科学院苏州纳米技术与纳米仿生研究所 一种抑制电流崩塌效应的增强型hemt器件及其制备方法
GB2556899B (en) * 2016-11-24 2020-09-16 Cambridge Entpr Ltd A gallium nitride transistor
FR3059467B1 (fr) * 2016-11-29 2019-05-17 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction a structure verticale
JP6769400B2 (ja) * 2017-06-26 2020-10-14 株式会社デンソー 半導体装置
US10644142B2 (en) * 2017-12-22 2020-05-05 Nxp Usa, Inc. Semiconductor devices with doped regions functioning as enhanced resistivity regions or diffusion barriers, and methods of fabrication therefor
JP7176475B2 (ja) * 2019-05-29 2022-11-22 株式会社デンソー 半導体装置
JP7426786B2 (ja) * 2019-05-30 2024-02-02 ローム株式会社 窒化物半導体装置
CN112490286B (zh) * 2019-09-12 2023-09-19 联华电子股份有限公司 半导体装置及其制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024035857A1 (en) * 2022-08-11 2024-02-15 Texas Instruments Incorporated High band-gap devices with a doped high band-gap gate electrode extension

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