JP7426786B2 - 窒化物半導体装置 - Google Patents

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Description

この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置に関する。
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が例えば特許文献１において提案されており、現在ではこのようなコンセプトのデバイスが量産され、市場に流通している。
特許文献１は、ＡｌＧａＮ電子供給層にリッジ形状のｐ型ＧａＮゲート層(窒化物半導体ゲート層)を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。
特開２０１７－７３５０６号公報
ＧａＮ ＨＥＭＴは横型デバイスであるため、ハーフブリッジ構造をモノシリック集積によって作製するのに適していると言える。しかし、ＧａＮ ＨＥＭＴは、Ｓｉ基板電位の変動によって電流コラプス特性が変化する傾向がある。そこで、Ｓｉ基板電位が変動しないように、Ｓｉ基板をソース電極に電気的に接続することが考えられる。
しかしながら、モノシリック集積されたハーフブリッジ構造では、Ｓｉ基板をソース電極に電気的に接続すると、ハイサイド側のＨＥＭＴのソース電位と基板電位とが一致しなくなるため、電流コラプス特性やゲートしきい値が変化するという問題がある。
この発明の目的は、ハーフブリッジ回路を構成可能でかつ電流コラプス特性やゲートしきい値が変化するのを抑制できる窒化物半導体装置を提供することにある。
本発明の一実施形態は、第１表面と第２表面とを有する基板と、前記基板の前記第１表面上の第１領域に形成された第１横型トランジスタと、前記基板の前記第１表面上の第２領域に形成された第２横型トランジスタとを備えた窒化物半導体装置であって、前記第１横型トランジスタは、前記基板上に形成された第１窒化物半導体層ならびにその上に形成された第１ゲート電極、第１ソース電極および第１ドレイン電極を含み、前記第２横型トランジスタは、前記基板上に形成された第２窒化物半導体層ならびにその上に形成された第２ゲート電極、第２ソース電極および第２ドレイン電極を含み、前記第１ソース電極は、前記基板における前記第１領域の下方領域に電気的に接続され、前記第２ソース電極は、前記基板における前記第２領域の下方領域に電気的に接続され、前記基板における前記第１領域に対応する部分と、前記基板における前記第２領域に対応する部分との間に第１絶縁領域が存在している、窒化物半導体装置を提供する。
この構成では、ハーフブリッジ回路を構成可能でかつ電流コラプス特性やゲートしきい値が変化するのを抑制できる窒化物半導体装置を提供できる。
本発明の一実施形態では、前記第１絶縁領域は、平面視において前記第１領域と前記第２領域との間領域に、前記基板の前記第１表面から前記第２表面に向かって掘られた第１分離溝と、平面視において前記第１領域と前記第２領域との間領域に、前記基板の前記第２表面から前記第１表面に向かって掘られ、かつ前記第１分離溝の底面に達しない第２分離溝と、前記基板内における前記第１分離溝と前記第２分離溝との間部分を含む領域に形成された絶縁性領域とを含む。
本発明の一実施形態では、前記第１絶縁領域は、前記第１分離溝内に埋め込まれた第１絶縁体と、前記第２分離溝内に埋め込まれた第２絶縁体とをさらに含む。
本発明の一実施形態では、前記第１窒化物半導体層と前記第２窒化物半導体層とは、それらの間に形成された第２絶縁領域によって絶縁されている。
本発明の一実施形態では、前記第２絶縁領域は、前記第１窒化物半導体層と前記第２窒化物半導体層との間領域に形成された第３分離溝を含む。
本発明の一実施形態では、前記第２絶縁領域は、前記第３分離溝内に埋め込まれた第３絶縁体とをさらに含む。
本発明の一実施形態では、前記第１窒化物半導体層および前記第２窒化物半導体層の各々は、前記基板上に形成された窒化物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層を構成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、前記電子供給層表面の一部上に配置され、アクセプタ型不純物を含む窒化物半導体からなる半導体ゲート層とを有し、前記第１窒化物半導体層における前記電子供給層上に、前記第１ソース電極および前記第１ドレイン電極が形成され、
前記第１窒化物半導体層における前記半導体ゲート層上に、前記第１ゲート電極が形成され、前記第２窒化物半導体層における前記電子供給層上に、前記第２ソース電極および前記第２ドレイン電極が形成され、前記第２窒化物半導体層における前記半導体ゲート層上に、前記第２ゲート電極が形成されている。
本発明の一実施形態では、前記第１横型トランジスタが、前記第１窒化物半導体層の表面側に形成された第１ドライバソース電極を有し、前記第２横型トランジスタが、前記第２窒化物半導体層の表面側に形成された第２ドライバソース電極を有する。
本発明の一実施形態では、前記基板が絶縁基板または半絶縁基板であり、前記基板と前記第１窒化物半導体層との間および前記基板と前記第２窒化物半導体層との間に、シード層が形成されている。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図２は、図１の窒化物半導体装置の電気的構成を示す電気回路図である。 図３Ａは、図１の窒化物半導体装置の製造工程の一例を示す断面図である。 図３Ｂは、図３Ａの次の工程を示す断面図である。 図３Ｃは、図３Ｂの次の工程を示す断面図である。 図３Ｄは、図３Ｃの次の工程を示す断面図である。 図３Ｅは、図３Ｄの次の工程を示す断面図である。 図３Ｆは、図３Ｅの次の工程を示す断面図である。 図３Ｇは、図３Ｆの次の工程を示す断面図である。 図３Ｈは、図３Ｇの次の工程を示す断面図である。 図３Ｉは、図３Ｈの次の工程を示す断面図である。 図３Ｊは、図３Ｉの次の工程を示す断面図である。 図３Ｋは、図３Ｊの次の工程を示す断面図である。 図３Ｌは、図３Ｋの次の工程を示す断面図である。 図４は、リードフレームを用いたパッケージへの図１の窒化物半導体装置の実装例を示す断面図である。 図５は、絶縁支持基板を用いたパッケージへの図１の窒化物半導体装置の実装例を示す断面図である。 図６は、この発明の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図７は、この発明の第３実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図８は、リードフレームを用いたパッケージへの図７の窒化物半導体装置の実装例を示す断面図である。 図９は、この発明の第４実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図１０は、この発明の第５実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
窒化物半導体装置１は、第１表面２ａと第２表面２ｂとを有する基板２と、基板２の第１表面２ａ上の第１領域Ｅ１に形成された第１横型トランジスタ３と、基板２の第１表面２ａ上の第２領域Ｅ２に形成された第２横型トランジスタ４とを備えている。第１領域Ｅ１と第２領域Ｅ２とは、分離領域Ｅ３を挟んで隣接して配置されている。
以下において、第１横型トランジスタ３を「第１トランジスタ３」といい、第２横型トランジスタ４を「第２トランジスタ４」ということにする。
後述するように、窒化物半導体装置１は、ハーフブリッジ回路を構成するためのモノシリック集積回路である。第１トランジスタ３は、ハーフブリッジ回路のハイサイドのスイッチング素子を構成し、第２トランジスタ４は、ハーフブリッジ回路のローサイドのスイッチング素子を構成する。
第１トランジスタ３は、基板２の第１表面２ａ上に形成された第１窒化物半導体層２１ならびにその上に形成された第１ゲート電極２２、第１ソース電極２３および第１ドレイン電極２４を含む。
第１窒化物半導体層２１は、第１領域Ｅ１において、基板２上に形成された電子走行層６と、電子走行層６上に形成された電子供給層７と、電子供給層７表面の一部上に配置されたリッジ形状の第１半導体ゲート層８を含む。
第１ゲート電極２２は、第１半導体ゲート層８の両側部を除く幅中間部上に形成されている。第１半導体ゲート層８と第１ゲート電極２２とによって第１ゲート部２５が構成されている。
第１領域Ｅ１において、電子供給層７上には、電子供給層７の露出面および第１ゲート部２５を覆うパッシベーション膜１０が形成されている。パッシベーション膜１０には、分離領域Ｅ３と第１ゲート部２５との間の領域に、第１ソースコンタクトホール２６が形成されている。また、パッシベーション膜１０には、第１ゲート部２５に対して第１ソースコンタクトホール２６とは反対側に、第１ドレインコンタクトホール２７が形成されている。
第１領域Ｅ１において、パッシベーション膜１０上には、第１ソースコンタクトホール２６を覆うように、第１ソース電極２３が形成されている。第１ソース電極２３は、第１ソースコンタクトホール２６を貫通して電子供給層７に接触している。第１ソース電極２３は、第１ゲート部２５を覆っている。また、パッシベーション膜１０上には、第１ドレインコンタクトホール２７を覆うように、第１ドレイン電極２４が形成されている。第１ドレイン電極２４は、第１ドレインコンタクトホール２７を貫通して電子供給層７に接触している。
第２トランジスタ４は、基板２の第１表面２ａ上に形成された第２窒化物半導体層４１ならびにその上に形成された第２ゲート電極４２、第２ソース電極４３および第２ドレイン電極４４を含む。
第２窒化物半導体層４１は、第２領域Ｅ２において、基板２上に形成された電子走行層６と、電子走行層６上に形成された電子供給層７と、電子供給層７表面の一部上に配置されたリッジ形状の第２半導体ゲート層９を含む。
第２ゲート電極４２は、第２半導体ゲート層９の両側部を除く幅中間部上に形成されている。第２半導体ゲート層９と第２ゲート電極４２とによって第２ゲート部４５が構成されている。
第２領域Ｅ２において、電子供給層７上には、電子供給層７の露出面および第２ゲート部４５を覆うパッシベーション膜１０が形成されている。パッシベーション膜１０には、第２ゲート部４５と分離領域Ｅ３との間の領域に、第２ドレインコンタクトホール４７が形成されている。また、パッシベーション膜１０には、第２ゲート部４５に対して第２ドレインコンタクトホール４７とは反対側に、第２ソースコンタクトホール４６が形成されている。
第２領域Ｅ２において、パッシベーション膜１０上には、第２ソースコンタクトホール４６を覆うように、第２ソース電極４３が形成されている。第２ソース電極４３は、第２ソースコンタクトホール４６を貫通して電子供給層７に接触している。第２ソース電極４３は、第２ゲート部４５を覆っている。また、パッシベーション膜１０上には、第２ドレインコンタクトホール４７を覆うように、第２ドレイン電極４４が形成されている。第２ドレイン電極４４は、第２ドレインコンタクトホール４７を貫通して電子供給層７に接触している。
パッシベーション膜１０上には、第１ソース電極２３、第１ドレイン電極２４、第２ソース電極４３および第２ドレイン電極４４を覆うように、層間絶縁膜１１が形成されている。
分離領域Ｅ３において、層間絶縁膜１１、パッシベーション膜１０、電子供給層７、電子走行層６および基板２には、層間絶縁膜１１、パッシベーション膜１０、電子供給層７および電子走行層６を貫通し、基板２内部に達する上側分離溝１２が形成されている。上側分離溝１２のうち、基板２に形成されている部分は、本発明の「第１分離溝」に相当する。上側分離溝１２のうち、電子供給層７および電子走行層６に形成されている部分は、本発明の「第３分離溝」に相当する。
また、基板２には、分離領域Ｅ３およびその両側近傍領域において、基板２の第２表面２ｂから第１表面２ａに向かって掘られ、上側分離溝１２の底面に達しない下側分離溝１３が形成されている。下側分離溝１３は、本発明の「第２分離溝」に相当する。
上側分離溝１２には上側絶縁体１４が埋め込まれ、下側分離溝１３には下側絶縁体１５が埋め込まれている。
基板２内における下側分離溝１３と上側分離溝１２との間部分を含む領域に、絶縁性領域１６が形成されている。絶縁性領域１６は、例えば、基板２がシリコン基板である場合、当該領域のシリコンが熱酸化されることによって形成されてもよい。
以下において、上側分離溝１２のうち基板２に形成されている部分と、その部分に埋め込まれている上側絶縁体１４と、下側分離溝１３と、下側分離溝１３に埋め込まれている下側絶縁体１５と、絶縁性領域１６とからなる絶縁領域を、「第１絶縁領域」という場合がある。また、上側分離溝１２のうち、電子供給層７および電子走行層６に形成されている部分と、その部分に埋め込まれている上側絶縁体１４とからなる絶縁領域を、「第２絶縁領域」という場合がある。
第１絶縁領域１２，１３，１４，１５，１６によって、基板２における第１領域Ｅ１に対応する部分と、基板２における第２領域Ｅ２に対応する部分とが絶縁分離されている。基板２における第１領域Ｅ１に対応する部分は、第１トランジスタ３の基板に相当し、基板２における第２領域Ｅ２に対応する部分は、第２トランジスタ４の基板に相当する。この実施形態では、第１絶縁領域が本発明の「第１絶縁領域」に相当する。
また、第２絶縁領域１２，１４によって、第１窒化物半導体層２１と第２窒化物半導体層４１とが絶縁分離されている。この実施形態では、第２絶縁領域が本発明の「第２絶縁領域」に相当する。
第１領域Ｅ１において、層間絶縁膜１１には、層間絶縁膜１１を貫通しかつ第１ソース電極２３の一部を露出させる第１ソースビアホール２８と、層間絶縁膜１１を貫通しかつ第１ドレイン電極２４の一部を露出させる第１ドレインビアホール２９とが形成されている。第１ソースビアホール２８は第１ソースコンタクトホール２６の真上に形成され、第１ドレインビアホール２９は第１ドレインコンタクトホール２７の真上に形成されている。
また、分離領域Ｅ３と第１ソースビアホール２８との間位置において、層間絶縁膜１１、電子供給層７、電子走行層６および基板２には、層間絶縁膜１１、電子供給層７および電子走行層６を貫通し、基板２内部に達する第１ソース／基板接続用ビアホール３０が形成されている。
第２領域Ｅ２において、層間絶縁膜１１には、層間絶縁膜１１を貫通しかつ第２ソース電極４３の一部を露出させる第２ソースビアホール４８と、層間絶縁膜１１を貫通しかつ第２ドレイン電極４４の一部を露出させる第２ドレインビアホール４９とが形成されている。第２ソースビアホール４８は第２ソースコンタクトホール４６の真上に形成され、第２ドレインビアホール４９は第２ドレインコンタクトホール４７の真上に形成されている。
また、第２ソースビアホール４８に対して第２ゲート部４５とは反対側において、層間絶縁膜１１、電子供給層７、電子走行層６および基板２には、層間絶縁膜１１、電子供給層７および電子走行層６を貫通し、基板２内部に達する第２ソース／基板接続用ビアホール５０が形成されている。
第１領域Ｅ１において、層間絶縁膜１１上には、第１ドレインビアホール２９を覆うように、ドレイン配線３１が形成されている。ドレイン配線３１は、第１ドレインビアホール２９内にも埋め込まれており、第１ドレインビアホール２９内で第１ドレイン電極２４に接続されている。
第１領域Ｅ１における分離領域Ｅ３寄りの領域と、分離領域Ｅ３と、第２領域Ｅ２における分離領域Ｅ３寄りの領域とを含む領域において、層間絶縁膜１１上には、第１ソースビアホール２８、第１ソース／基板接続用ビアホール３０および第２ドレインビアホール４９を覆うように、素子間接続配線１７が形成されている。素子間接続配線１７は、第１ソースビアホール２８、第１ソース／基板接続用ビアホール３０および第２ドレインビアホール４９にも埋め込まれている。
素子間接続配線１７は、第１ソースビアホール２８内で第１ソース電極２３に接続されているとともに、第２ドレインビアホール４９内で第２ドレイン電極４４に接続されている。これにより、第１トランジスタ３の第１ソース電極２３と、第２トランジスタ４の第２ドレイン電極４４とが素子間接続配線１７によって接続されている。
また、素子間接続配線１７は、第１ソース／基板接続用ビアホール３０内で、基板２における第１領域Ｅ１に対応する部分に接続されている。これにより、第１トランジスタ３の第１ソース電極２３が、第１トランジスタ３の基板２に電気的に接続されている。
第２領域Ｅ２において、層間絶縁膜１１上には、第２ソースビアホール４８および第２ソース／基板接続用ビアホール５０を覆うように、ソース配線５１が形成されている。ソース配線５１は、第２ソースビアホール４８内および第２ソース／基板接続用ビアホール５０内にも埋め込まれている。ソース配線５１は、第２ソースビアホール４８内において、第２ソース電極４３に接続されている。また、ソース配線５１は、第２ソース／基板接続用ビアホール５０内で、基板２における第２領域Ｅ２に対応する部分に接続されている。これにより、第２トランジスタ４の第２ソース電極４３が、第２トランジスタ４の基板２に電気的に接続されている。
なお、本発明の実施形態では層間絶縁膜１１から各ビアホールが形成されているが、層間絶縁膜１１上にさらに１または複数の層間絶縁膜が形成される場合には、層間絶縁膜１１上に形成された他の層間絶縁膜の表面から各ビアホールが形成されていてもよい。層間絶縁膜１１上にさらに１または複数の層間絶縁膜が形成される場合には、後述するドライバソース端子（H/S Driver Source or L/S Driver Source）（図２参照）は、層間絶縁膜１１上または他のいずれかの層間絶縁膜上から引き出されてもよい。
基板２における第１領域Ｅ１に対応する部分の第２表面２ｂに、第１裏面電極３２が形成されている。基板２における第２領域Ｅ２に対応する部分の第２表面２ｂに、第２裏面電極５２が形成されている。
各部の材質等についてより具体的に説明する。
基板２は、この実施形態では、低抵抗のシリコン基板である。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。なお、基板２は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板２の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。
電子走行層６は、この実施形態では、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、電子走行層６を流れるリーク電流を抑制する目的で、表面領域以外には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、４×１０１６ｃｍ－３以上であることが好ましい。また、不純物は、例えばＣまたはＦｅである。
電子供給層７は、電子走行層６を構成する窒化物半導体よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、電子供給層７は、電子走行層６よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、電子供給層７は、Ａｌｘ１Ｇａ１－ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは５ｎｍ～２５ｎｍ程度である。
このように電子走行層６と電子供給層７とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、電子走行層６および電子供給層７の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、電子走行層６と電子供給層７との界面における電子走行層６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。
これにより、第１領域Ｅ１および第２領域Ｅ２のそれぞれにおいて、電子走行層６内には、電子走行層６と電子供給層７との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス（２ＤＥＧ）１９が広がっている。なお、第１領域Ｅ１および第２領域Ｅ２の間の分離領域Ｅ３には上側分離溝１２が形成されているため、両領域Ｅ１，Ｅ２に形成される二次元電子ガス１９は上側分離溝１２で分断されている。
第１半導体ゲート層８および第２半導体ゲート層９は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、各半導体ゲート層８，９は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっている。各半導体ゲート層８，９の厚さは、４０ｎｍ～１５０ｎｍが好ましい。
各半導体ゲート層８，９に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。第１半導体ゲート層８および第２半導体ゲート層９は、それぞれ、第１領域Ｅ１および第２領域Ｅ２において、第１ゲート部２５および第２ゲート部４５の直下の領域において、電子走行層６と電子供給層７との界面付近に生じる二次元電子ガス１９を、電圧印可のない定常状態において消滅させるために設けられている。
第１ゲート電極２２および第２ゲート電極４２は、この実施形態では、ＴｉＮからなる。各ゲート電極２２，４２の膜厚は、５０ｎｍ～２００ｎｍ程度である。
パッシベーション膜１０は、この実施形態では、ＳｉＮ膜からなり、その厚さは５０ｎｍ～２００ｎｍ程度である。パッシベーション膜１０は、ＳｉＮ、ＳｉＯ２およびＳｉＯＮのいずれかの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
第１ソース電極２３、第２ソース電極４３、第１ドレイン電極２４および第２ドレイン電極４４は、例えば、電子供給層７に接する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌを含む層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。
第１裏面電極３２および第２裏面電極５２は、例えば、Ｎｉ、Ａｇ、Ｔｉ、Ａｕ等からなる。層間絶縁膜１１は、この実施形態では、ＳｉＯ２からなり、膜厚は０．５μｍ～１．５μｍ程度である。素子間接続配線１７、ドレイン配線３１およびソース配線５１は、例えばＡｌからなる。
上側絶縁体１４および下側絶縁体１５は、この実施形態では、ＳｉＯ２からなる。上側絶縁体１４および下側絶縁体１５は、ＳｉＮ、ＳｉＯ２およびＳｉＯＮのいずれか１つまたはそれらの２以上の任意の組み合わせから構成されてもよい。
この窒化物半導体装置１では、第１領域Ｅ１および第２領域Ｅ２のそれぞれにおいて、電子走行層６上にバンドギャップ（Ａｌ組成）の異なる電子供給層７が形成されてヘテロ接合が形成されている。これにより、第１領域Ｅ１および第２領域Ｅ２のそれぞれにおいて、電子走行層６と電子供給層７との界面付近の電子走行層６内に二次元電子ガス１９が形成される。これにより、第１領域Ｅ１および第２領域Ｅ２のそれぞれに、二次元電子ガス１９をチャネルとして利用したＨＥＭＴからなる第１トランジスタ３および第２トランジスタ４が形成されている。
第１ゲート電極２２は、第１半導体ゲート層８を挟んで電子供給層７に対向している。第１ゲート電極２２の下方においては、ｐ型ＧａＮ層からなる第１半導体ゲート層８に含まれるイオン化アクセプタによって、電子走行層６および電子供給層７のエネルギーレベルが引き上げられる。このため、電子走行層６と電子供給層７との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、第１ゲート電極２２（第１ゲート部２５）の直下では、電子走行層６および電子供給層７の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１９が形成されない。
よって、第１領域Ｅ１において、第１ゲート電極２２にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１９によるチャネルは第１ゲート電極２２の直下で遮断されている。このため、第１領域Ｅ１に形成された第１トランジスタ３は、ノーマリーオフ型のトランジスタとなる。第１ゲート電極２２に適切なオン電圧（たとえば３Ｖ）を印加すると、第１ゲート電極２２の直下の電子走行層６内にチャネルが誘起され、第１ゲート電極２２の両側の二次元電子ガス１９が接続される。これにより、第１トランジスタ３のソース－ドレイン間が導通する。
第２領域Ｅ２に形成された第２トランジスタ４も、第１トランジスタ３と同様に、第２ゲート電極４２にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１９によるチャネルは第２ゲート電極４２の直下で遮断されている。このため、第２トランジスタ４もノーマリーオフ型のトランジスタとなる。第２ゲート電極４２に適切なオン電圧（たとえば３Ｖ）を印加すると、第２ゲート電極４２の直下の電子走行層６内にチャネルが誘起され、第２ゲート電極４２の両側の二次元電子ガス１９が接続される。これにより、第２トランジスタ４のソース－ドレイン間が導通する。
図２は、図１の窒化物半導体装置１の電気的構造を示す電気回路図である。
図１および図２を参照して、第１トランジスタ３の第１ドレイン電極２４は、ドレイン配線３１を介して第１電源端子Pに接続される。第１トランジスタ３の第１ソース電極２３は、素子間接続配線１７を介してハイサイドドライバソース端子（H/S Driver Source）および第２トランジスタ４の第２ドレイン電極４４に接続される。素子間接続配線１７は、出力端子Outにも接続されている。第１トランジスタ３の第１ゲート電極２２は、ハイサイドゲート端子（H/S Gate）に接続される。
第２トランジスタ４の第２ソース電極４３は、ソース配線５１を介してローサイドドライバソース端子（L/S Driver Source）および第２電源端子Nに接続される。第２トランジスタ４の第２ゲート電極４２は、ローサイドゲート端子（L/S Gate）に接続される。
つまり、図１の窒化物半導体装置１は、ハーフブリッジ回路を構成している。
使用に際しては、第２電源端子Nは接地される。第１電源端子Pには、所定の正電圧が印加される。ハイサイドゲート端子（H/S Gate）とハイサイドドライバソース端子（H/S Driver Source）との間に、第１ソース電極２３を基準電位として、オフ電圧またはオン電圧が印加される。ローサイドゲート端子（L/S Gate）とローサイドドライバソース端子（L/S Driver Source）との間に、第２ソース電極４３を基準電位として、オフ電圧またはオン電圧が印加される。
図３Ａ～図３Ｌは、図１の窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
まず、図３Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板２上に、電子走行層６および電子供給層７がエピタキシャル成長される。基板２の表面（第１表面２ａ）は、第１領域Ｅ１と第２領域Ｅ２とを有する。さらに、ＭＯＣＶＤ法によって、電子供給層７上に、第１半導体ゲート層８および第２半導体ゲート層９の材料膜である半導体ゲート層材料膜７１がエピタキシャル成長される。
次に、図３Ｂに示すように、例えばスパッタ法によって、露出した表面全体を覆うように、第１ゲート電極２２および第２ゲート電極４２の材料膜であるゲート電極膜７２が形成される。そして、ゲート電極膜７２上に、第１のＳｉＯ２膜７３が形成される。
次に、図３Ｃに示すように、例えばドライエッチングによって、ゲート電極膜７２表面における第１ゲート電極作成予定領域上および第２ゲート電極作成予定領域上の第１のＳｉＯ２膜７３を残して、第１のＳｉＯ２膜７３が選択的に除去される。そして、第１のＳｉＯ２膜７３をマスクとしたドライエッチングにより、ゲート電極膜７２がパターニングされる。これにより、第１ゲート電極２２および第２ゲート電極４２が形成される。
次に、図３Ｄに示すように、例えばプラズマ化学的蒸着法（ＰＥＣＶＤ法）によって、露出した表面全体を覆うように第２のＳｉＯ２膜７４が形成される。この後、第２のＳｉＯ２膜７４がエッチバックされることにより、第１ゲート電極２２およびその上の第１のＳｉＯ２膜７３の側面を覆う第２のＳｉＯ２膜７４と、第２ゲート電極４２およびその上の第１のＳｉＯ２膜７３の側面を覆う第２のＳｉＯ２膜７４とが形成される。
次に、図３Ｅに示すように、第１ゲート電極２２の上面および側面を覆う第１のＳｉＯ２膜７３および第２のＳｉＯ２膜７４と、第２ゲート電極４２の上面および側面を覆う第１のＳｉＯ２膜７３および第２のＳｉＯ２膜７４とをマスクとしたドライエッチングにより、半導体ゲート層材料膜７１がパターニングされる。この後、たとえばウエットエッチングによって、第１のＳｉＯ２膜７３および第２のＳｉＯ２膜７４が除去される。
これにより、リッジ形状の第１半導体ゲート層８および第２半導体ゲート層９が得られる。これにより、第１領域Ｅ１において、第１半導体ゲート層８とその上面の幅中間部上に形成された第１ゲート電極２２とからなる第１ゲート部２５が得られる。また、第２領域Ｅ２において、第２半導体ゲート層９とその上面の幅中間部上に形成された第２ゲート電極４２とからなる第２ゲート部４５が得られる。
次に、図３Ｆに示すように、露出した表面全体を覆うように、パッシベーション膜１０が形成される。パッシベーション膜１０は例えばＳｉＮからなる。そして、パッシベーション膜１０に、電子供給層７に達する第１ソースコンタクトホール２６、第１ドレインコンタクトホール２７、第２ソースコンタクトホール４６および第２ドレインコンタクトホール４７が形成される。
次に、図３Ｇに示すように、露出した表面全体を覆うようにソース・ドレイン電極膜が形成される。この後、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜がパターニングされる。これにより、第１領域Ｅ１において、電子供給層７に接触する第１ソース電極２３および第１ドレイン電極２４が形成される。また、第２領域Ｅ２において、電子供給層７に接触する第２ソース電極４３および第２ドレイン電極４４が形成される。
次に、図３Ｈに示すように、露出した表面全体を覆うように、層間絶縁膜１１が形成される。層間絶縁膜１１は、例えばＳｉＯ２膜からなる。
次に、図３Ｉに示すように、フォトリソグラフィおよびエッチングによって、分離領域Ｅ３において、層間絶縁膜１１、パッシベーション膜１０、電子供給層７、電子走行層６および基板２に、層間絶縁膜１１表面から基板２内部に達する上側分離溝（トレンチ）１２が形成される。そして、上側分離溝１２内に上側絶縁体１４が埋め込まれる。上側絶縁体１４は、例えばＳｉＯ２からなる。
次に、図３Ｊに示すように、第１領域Ｅ１において、フォトリソグラフィおよびエッチングによって、層間絶縁膜１１に第１ソースビアホール２８および第１ドレインビアホール２９が形成される。また、第１領域Ｅ１において、フォトリソグラフィおよびエッチングによって、層間絶縁膜１１、パッシベーション膜１０、電子供給層７、電子走行層６および基板２に、層間絶縁膜１１表面から基板２内部に達する第１ソース／基板接続用ビアホール３０が形成される。
また、第２領域Ｅ２において、フォトリソグラフィおよびエッチングによって、層間絶縁膜１１に第２ソースビアホール４８および第２ドレインビアホール４９が形成される。また、第２領域Ｅ２において、フォトリソグラフィおよびエッチングによって、層間絶縁膜１１、パッシベーション膜１０、電子供給層７、電子走行層６および基板２に、層間絶縁膜１１表面から基板２内部に達する第２ソース／基板接続用ビアホール５０が形成される。
この後、例えばスパッタ法によって、層間絶縁膜１１上に配線膜が形成される。これにより、第１ソースビアホール２８、第１ドレインビアホール２９、第１ソース／基板接続用ビアホール３０、第２ソースビアホール４８、第２ドレインビアホール４９、第２ソース／基板接続用ビアホール５０内に配線膜が埋め込まれるとともに、層間絶縁膜１１上に配線膜が形成される。配線膜は、例えばＡｌ膜からなる。
この後、フォトリソグラフィおよびエッチングによって、層間絶縁膜１１上の配線膜がパターニングされる。これにより、第１領域Ｅ１において、層間絶縁膜１１上に、第１ドレイン電極２４に接続されたドレイン配線３１が形成される。また、第１領域Ｅ１、分離領域Ｅ３および第２領域Ｅ２において、層間絶縁膜１１上に、第１ソース電極２３、基板２における第１領域Ｅ１に対応する部分および第２ドレイン電極４４に接続された素子間接続配線１７が形成される。また、第２領域Ｅ２において、層間絶縁膜１１上に、第２ソース電極４３および基板２における第２領域Ｅ２に対応する部分に接続されたソース配線５１が形成される。
次に、図３Ｋに示すように、フォトリソグラフィおよびエッチングによって、分離領域Ｅ３において、基板２にその第２表面２ｂから第１表面２ａに向かって掘られ、上側分離溝１２の底面に達しない下側分離溝（トレンチ）１３が形成される。
次に、図３Ｌに示すように、基板２における上側分離溝１２と下側分離溝１３との間部分を含む領域に、絶縁性領域１６が形成される。絶縁性領域１６は、例えば、下側分離溝１３の底壁を部分的に熱酸化することによって形成することができる。
最後に、第１領域Ｅ１において、基板２の第２表面２ｂに第１裏面電極３２が形成されるとともに、第２領域Ｅ２において、基板２の第２表面２ｂに第２裏面電極５２が形成される。こうして、図１に示すような構造の窒化物半導体装置１が得られる。
第１実施形態に係る窒化物半導体装置１では、第１領域Ｅ１において、第１トランジスタ３の第１ソース電極２３は基板２に接続され、第２領域Ｅ２において、第２トランジスタ４の第２ソース電極４３は基板２に接続されている。そして、基板２における第１領域Ｅ１に対応する部分と、基板２における第２領域Ｅ２に対応する部分とは、第１絶縁領域１２，１３，１４，１５，１６によって、絶縁されている。
これにより、ハイサイド側のＨＥＭＴである第１トランジスタ３の基板電位が第１トランジスタ３のソース電位と一致するので、電流コラプス特性が変化するのを抑制できる。これにより、ハーフブリッジ構造を構成可能でかつ電流コラプス特性が変化するのを抑制できる窒化物半導体装置を実現できる。
第１実施形態に係る窒化物半導体装置１では、さらに、第１領域Ｅ１における電子走行層６と電子供給層７との積層膜と、第２領域Ｅ２における電子走行層６および電子供給層７との積層膜とは、第２絶縁領域１２，１４によって、絶縁されている。これにより、両トランジスタ３，４の電気的特性を揃えることができる。
図４は、リードフレームを用いたパッケージへの窒化物半導体装置１の実装例を示す断面図である。図４では、窒化物半導体装置１は、簡略化して図示されている。
窒化物半導体装置１は、左右一対のリードフレーム１０１，１０２上に、それらに跨った状態で配置されている。窒化物半導体装置１の第２裏面電極５２の下面における左側リードフレーム１０１に対向している領域が、図示しない半田によって左側リードフレーム１０１の上面に接合されている。窒化物半導体装置１の第１裏面電極３２の下面における右側リードフレーム１０２に対向している領域が、図示しない半田によって右側リードフレーム１０２の上面に接合されている。
図５は、絶縁支持基板を用いたパッケージへの窒化物半導体装置１の実装例を示す断面図である。図５では、窒化物半導体装置１は、簡略化して図示されている。
絶縁支持基板１０３は、ＰＣＢ基板、セラミック基板等からなる。絶縁支持基板１０３表面の左側部にはローサイド用導体層１０４が形成され、絶縁支持基板１０３表面の右側部にはハイサイド用導体層１０５が形成されている。窒化物半導体装置１は、ローサイド用導体層１０４およびハイサイド用導体層１０５上に、それらに跨った状態で配置されている。窒化物半導体装置１の第２裏面電極５２の下面におけるローサイド用導体層１０４に対向している領域が、図示しない半田によってローサイド用導体層１０４の表面に接合されている。窒化物半導体装置１の第１裏面電極３２の下面におけるハイサイド用導体層１０５に対向している領域が、図示しない半田によってハイサイド用導体層１０５の表面に接合されている。
図６は、この発明の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図６において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第２実施形態に係る窒化物半導体装置１Ａでは、上側分離溝１２の内部空間全体に上側絶縁体１４が埋め込まれているのではなく、上側分離溝１２の側面上および底面上に上側絶縁膜１４Ａが形成されている。そして、素子間接続配線１７の一部を構成する配線膜１７ａが、上側分離溝１２内の上側絶縁膜１４Ａの側面上および底面上にも形成されている。ただし、上側分離溝１２内の上側絶縁膜１４Ａの対向する側面上に形成された配線膜１７ａ間には空間部（隙間）が形成されている。
また、第２実施形態に係る窒化物半導体装置１Ａでは、下側分離溝１３内に下側絶縁体１５は埋め込まれていない。
第２実施形態では、上側分離溝１２のうち基板２に形成されている部分と、その部分内に形成されている上側絶縁膜１４Ａと、下側分離溝１３と、絶縁性領域１６とによって、本発明の「第１絶縁領域」が構成されている。また、上側分離溝１２のうち、電子供給層７および電子走行層６に形成されている部分と、その部分内に形成されている上側絶縁膜１４Ａとによって、本発明における「第２絶縁領域」が構成されている。
図７は、この発明の第３実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図７において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第３実施形態に係る窒化物半導体装置１Ｂでは、基板２として絶縁基板２Ｂが用いられている。絶縁基板２Ｂは、第１表面２Ｂａと第２表面２Ｂｂとを有している。絶縁基板２Ｂの第１表面２Ｂａ上にはシード層５が形成されている。シード層５は、Ｓｉ層からなる。シード層５は、絶縁基板２Ｂ上に窒化物半導体層をエピタキシャル成長させるために形成されている。絶縁基板２Ｂとその上にシード層５とからなる基板材料としては、ＱＳＴ（Quora Substrate Technology）と呼ばれる基板材料を用いることができる。
第３実施形態に係る窒化物半導体装置１Ｂでは、シード層５上に、電子走行層６が形成されている。第３実施形態に係る窒化物半導体装置１Ｂでは、絶縁基板２Ｂが用いられているので、図１の窒化物半導体装置１における下側分離溝１３および絶縁性領域１６は形成されていない。また、絶縁基板２Ｂの第２表面２Ｂｂのほぼ全域に、第１トランジスタ３および第２トランジスタ４に共通した裏面電極１８が形成されている。
第３実施形態に係る窒化物半導体装置１Ｂでは、絶縁基板２Ｂが用いられているので、上側分離溝１２を絶縁基板２Ｂ内部に設ける必要はないが、第３実施形態では、上側分離溝１２の下端部は、シード層５を貫通して絶縁基板２Ｂの内部に達している。
また、第３実施形態に係る窒化物半導体装置１Ｂでは、絶縁基板２Ｂが用いられているため、第１ソース電極２３および第２ソース電極４３を絶縁基板２Ｂに接続する必要はない。そこで、第３実施形態では、第１ソース／基板接続用ビアホール３０および第２ソース／基板接続用ビアホール５０の下端部は、シード層５の内部に達しているが、シード層５を貫通していない。つまり、第１ソース／基板接続用ビアホール３０および第２ソース／基板接続用ビアホール５０の下端は、絶縁基板２Ｄに達していない。
第３実施形態に係る窒化物半導体装置１Ｂでは、絶縁基板２Ｂにおける分離領域Ｅ３に対応する部分が、本発明の「第１絶縁領域」に相当する。
なお、絶縁基板２Ｂの代わりに、半絶縁基板を用いてもよい。
図８は、リードフレームを用いたパッケージへの窒化物半導体装置１Ｂの実装例を示す断面図である。図８では、窒化物半導体装置１Ｂは、簡略化して図示されている。
窒化物半導体装置１Ｂは、リードフレーム１０６上に配置されている。窒化物半導体装置１Ｂの裏面電極１８の下面におけるリードフレーム１０６に対向している領域が、図示しない半田によってリードフレーム１０６の上面に接合されている。
図９は、この発明の第４実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図９において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第４実施形態に係る窒化物半導体装置１Ｃでは、上側分離溝１２内および下側分離溝１３内に絶縁体は埋め込まれていない。
第１領域Ｅ１において、パッシベーション膜１０、電子供給層７、電子走行層６および基板２には、パッシベーション膜１０、電子供給層７および電子走行層６を貫通し、基板２内部に達する第１ソース／基板接続用コンタクトホール３３が形成されている。第１ソース電極２３は、パッシベーション膜１０表面における第１ソースコンタクトホール２６と第１ソース／基板接続用コンタクトホール３３との間部分にも形成されている。さらに、第１ソース電極２３は、第１ソース／基板接続用コンタクトホール３３を貫通して基板２に接触している。
第２領域Ｅ２において、パッシベーション膜１０、電子供給層７、電子走行層６および基板２には、パッシベーション膜１０、電子供給層７および電子走行層６を貫通し、基板２内部に達する第２ソース／基板接続用コンタクトホール５３が形成されている。第２ソース電極４３は、パッシベーション膜１０表面における第２ソースコンタクトホール４６と第２ソース／基板接続用コンタクトホール５３との間部分にも形成されている。さらに、第２ソース電極４３は、第２ソース／基板接続用コンタクトホール５３を貫通して基板２に接触している。
第１ドレイン電極２４は、ハイサイドドレイン端子（H/S Drain）に接続される。ハイサイドドレイン端子（H/S Drain）は、図２の第１電源端子Pに相当する。第１ソース電極２３は、ハイサイドソース端子（H/S Source）およびハイサイドドライバソース端子（H/S Driver Source）に接続される。第１ゲート電極２２は、ハイサイドゲート端子（H/S Gate）に接続される。
第２ドレイン電極４４は、ローサイドドレイン端子（L/S Drain）に接続される。第１ソース電極２３と第２ドレイン電極４４とは、ボンディングワイヤ等の外部配線によって接続される。ハイサイドソース端子（H/S Source）またはローサイドドレイン端子（L/S Drain）は、図２の出力端子Outとして用いられる。
第２ソース電極４３は、ローサイドソース端子（H/S Source）およびローサイドドライバソース端子（L/S Driver Source）に接続される。ローサイドソース端子（H/S Source）は、第２電源端子Nに相当する。第２ゲート電極４２は、ローサイドゲート端子（L/S Gate）に接続される。
第４実施形態では、上側分離溝１２のうち基板２に形成されている部分と、下側分離溝１３と、絶縁性領域１６とによって、本発明の「第１絶縁領域」が構成されている。また、上側分離溝１２のうち、電子供給層７および電子走行層６に形成されている部分によって、本発明における「第２絶縁領域」が構成されている。
図１０は、この発明の第５実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
第５実施形態に係る窒化物半導体装置１Ｄは、図９の窒化物半導体装置１Ｃと類似している。図１０において、前述の図９の各部に対応する部分には、図９と同じ符号を付して示す。
第５実施形態に係る窒化物半導体装置１Ｄでは、基板２として絶縁基板２Ｄが用いられている。絶縁基板２Ｄは、第１表面２Ｄａと第２表面２Ｄｂとを有している。絶縁基板２Ｄの第１表面２Ｄａ上にはシード層５が形成されている。シード層５は、Ｓｉ層からなる。シード層５は、絶縁基板２Ｄ上に窒化物半導体層をエピタキシャル成長させるために形成されている。絶縁基板２Ｄとその上にシード層５とからなる基板材料としては、ＱＳＴ（Qromis Substrate Technology）と呼ばれる基板材料などを用いることができる。このような絶縁基板２Ｄを用いると、裏面側からの絶縁基板プロセスが不要になるため、より簡便に所望の構造を実現できる。
第５実施形態に係る窒化物半導体装置１Ｄでは、シード層５上に、電子走行層６が形成されている。第５実施形態に係る窒化物半導体装置１Ｄでは、絶縁基板２Ｄが用いられているので、図９の窒化物半導体装置１Ｃにおける下側分離溝１３および絶縁性領域１６は形成されていない。また、絶縁基板２Ｄの第２表面２Ｄｂのほぼ全域に、第１トランジスタ３および第２トランジスタ４に共通した裏面電極１８が形成されている。
第５実施形態に係る窒化物半導体装置１Ｄでは、絶縁基板２Ｄが用いられているので、上側分離溝１２を絶縁基板２Ｄ内部に設ける必要はないが、第５実施形態では、上側分離溝１２の下端部は、シード層５を貫通して絶縁基板２Ｄの内部に達している。
また、第５実施形態に係る窒化物半導体装置１Ｄでは、絶縁基板２Ｄが用いられているため、第１ソース電極２３および第２ソース電極４３を絶縁基板２Ｄに接続する必要はない。そこで、第５実施形態では、第１ソース／基板接続用コンタクトホール３３および第２ソース／基板接続用コンタクトホール５３の下端部は、シード層５の内部に達しているが、シード層５を貫通していない。つまり、第１ソース／基板接続用コンタクトホール３３および第２ソース／基板接続用コンタクトホール５３の下端は、絶縁基板２Ｄに達していない。
第５実施形態に係る窒化物半導体装置１Ｄでは、絶縁基板２Ｄにおける分離領域Ｅ３に対応する部分が、本発明の「第１絶縁領域」に相当する。
なお、絶縁基板２Ｄの代わりに、半絶縁基板を用いてもよい。
以上、この発明の第１～第４実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。
例えば、図１、図５および図６の窒化物半導体装置１，１Ａ，１Ｃにおいて、層間絶縁膜１１は１層しか設けられていないが、層間絶縁膜は２層以上の層間絶縁膜が設けられていてもよい。その場合、上側分離溝１２、第１ソースビアホール２８、第１ドレインビアホール２９、第１ソース／基板接続用ビアホール３０、第２ソースビアホール４８、第２ドレインビアホール４９および第２ソース／基板接続用ビアホール５０は、最上層の層間絶縁膜の表面から形成されてもよい。
また、図３Ａ～図３Ｌに示される窒化物半導体装置１の製造方法では、上側分離溝１２が形成された後に、第１ソースビアホール２８、第１ドレインビアホール２９、第１ソース／基板接続用ビアホール３０、第２ソースビアホール４８、第２ドレインビアホール４９および第２ソース／基板接続用ビアホール５０が形成されている。しかし、第１ソースビアホール２８、第１ドレインビアホール２９、第１ソース／基板接続用ビアホール３０、第２ソースビアホール４８、第２ドレインビアホール４９および第２ソース／基板接続用ビアホール５０が形成された後に、上側分離溝１２が形成されてもよい。
図１の窒化物半導体装置１では、下側分離溝１３内に下側絶縁体１５が埋め込まれているが、下側分離溝１３内に下側絶縁体１５が埋め込まれていなくてもよい。
また、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１，１Ａ～１Ｄ 窒化物半導体装置
２，２Ｂ，２Ｄ 基板
２ａ，２Ｂａ，２Ｄａ 第１表面
２ｂ，２Ｂｂ，２Ｄｂ 第２表面
３ 第１横型トランジスタ
４ 第２横型トランジスタ
５ シード層
６ 電子走行層
７ 電子供給層
８ 第１半導体ゲート層
９ 第２半導体ゲート層
１０ パッシベーション膜
１１ 層間絶縁膜
１２ 上側分離溝
１３ 下側分離溝
１４ 上側絶縁体
１４Ａ 上側絶縁膜
１５ 下側絶縁体
１６ 絶縁性領域
１７ 素子間接続配線
１７ａ 配線膜
１８ 裏面電極
１９ 二次元電子ガス
２１ 第１窒化物半導体層
２２ 第１ゲート電極
２３ 第１ソース電極
２４ 第１ドレイン電極
２５ 第１ゲート部
２６ 第１ソースコンタクトホール
２７ 第１ドレインコンタクトホール
２８ 第１ソースビアホール
２９ 第１ドレインビアホール
３０ 第１ソース／基板接続用ビアホール
３１ ドレイン配線
３２ 第１裏面電極
３３ 第１ソース／基板接続用コンタクトホール
４１ 第２窒化物半導体層
４２ 第２ゲート電極
４３ 第２ソース電極
４４ 第２ドレイン電極
４５ 第２ゲート部
４６ 第２ソースコンタクトホール
４７ 第２ドレインコンタクトホール
４８ 第２ソースビアホール
４９ 第２ドレインビアホール
５０ 第２ソース／基板接続用ビアホール
５１ ソース配線
５２ 第２裏面電極
５３ 第２ソース／基板接続用コンタクトホール

Claims (8)

  1. 第１表面と第２表面とを有する基板と、前記基板の前記第１表面上の第１領域に形成された第１横型トランジスタと、前記基板の前記第１表面上の第２領域に形成された第２横型トランジスタとを備えた窒化物半導体装置であって、
    前記第１横型トランジスタは、前記基板上に形成された第１窒化物半導体層ならびにその上に形成された第１ゲート電極、第１ソース電極および第１ドレイン電極を含み、
    前記第２横型トランジスタは、前記基板上に形成された第２窒化物半導体層ならびにその上に形成された第２ゲート電極、第２ソース電極および第２ドレイン電極を含み、
    前記第１ソース電極は、前記基板における前記第１領域の下方領域に電気的に接続され、
    前記第２ソース電極は、前記基板における前記第２領域の下方領域に電気的に接続され、
    前記基板における前記第１領域に対応する部分と、前記基板における前記第２領域に対応する部分との間に第１絶縁領域が存在しており、
    前記第１絶縁領域は、
    平面視において前記第１領域と前記第２領域との間領域に、前記基板の前記第１表面から前記第２表面に向かって掘られ、前記第２表面に達しない第１分離溝と、
    平面視において前記第１領域と前記第２領域との間領域に、前記基板の前記第２表面から前記第１表面に向かって掘られ、前記第１表面および前記第１分離溝の底面に達しない第２分離溝と
    前記基板内における前記第１分離溝と前記第２分離溝との間部分を含む領域に形成された絶縁性領域とを含む、窒化物半導体装置。
  2. 前記第１絶縁領域は、
    前記第１分離溝内に埋め込まれた第１絶縁体と、
    前記第２分離溝内に埋め込まれた第２絶縁体とをさらに含む、請求項１に記載の窒化物半導体装置。
  3. 前記第１窒化物半導体層と前記第２窒化物半導体層とは、それらの間に形成された第２絶縁領域によって絶縁されている、請求項１または２に記載の窒化物半導体装置。
  4. 前記第２絶縁領域は、前記第１窒化物半導体層と前記第２窒化物半導体層との間領域に形成された第３分離溝を含む、請求項３に記載の窒化物半導体装置。
  5. 前記第２絶縁領域は、前記第３分離溝内に埋め込まれた第３絶縁体とをさらに含む、請求項４に記載の窒化物半導体装置。
  6. 前記第１窒化物半導体層および前記第２窒化物半導体層の各々は、
    前記基板上に形成された窒化物半導体からなる電子走行層と、
    前記電子走行層上に形成され、前記電子走行層を構成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、
    前記電子供給層表面の一部上に配置され、アクセプタ型不純物を含む窒化物半導体からなる半導体ゲート層とを有し、
    前記第１窒化物半導体層における前記電子供給層上に、前記第１ソース電極および前記第１ドレイン電極が形成され、
    前記第１窒化物半導体層における前記半導体ゲート層上に、前記第１ゲート電極が形成され、
    前記第２窒化物半導体層における前記電子供給層上に、前記第２ソース電極および前記第２ドレイン電極が形成され、
    前記第２窒化物半導体層における前記半導体ゲート層上に、前記第２ゲート電極が形成されている、請求項１～５のいずれか一項に記載の窒化物半導体装置。
  7. 前記第１横型トランジスタが、前記第１窒化物半導体層の表面側に形成された第１ドライバソース電極を有し、
    前記第２横型トランジスタが、前記第２窒化物半導体層の表面側に形成された第２ドライ８バソース電極を有する、請求項１～６のいずれか一項に記載の窒化物半導体装置。
  8. 前記基板が絶縁基板または半絶縁基板であり、
    前記基板と前記第１窒化物半導体層との間および前記基板と前記第２窒化物半導体層との間に、シード層が形成されている、請求項１～７のいずれか一項に記載の窒化物半導体装置。
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