JP7300840B2 - 窒化物半導体装置の製造方法 - Google Patents
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Description
この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置の製造方法に関する。
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が検討されている。
しかし、パワーデバイスとして用いるためには、ゼロバイアス時に電流を遮断するノーマリーオフ型のデバイスである必要があるため、前述のようなＨＥＭＴは、パワーデバイスには適用できない。
しかし、パワーデバイスとして用いるためには、ゼロバイアス時に電流を遮断するノーマリーオフ型のデバイスである必要があるため、前述のようなＨＥＭＴは、パワーデバイスには適用できない。
ノーマリーオフ型の窒化物半導体ＨＥＭＴを実現するための構造は、たとえば、特許文献１において提案されている。
特許文献１は、ＡｌＧａＮ電子供給層にｐ型ＧａＮゲート層（窒化物半導体ゲート層）を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。
しかし、このようなゲート構造では、ＡｌＧａＮ電子供給層とｐ型ＧａＮゲート層とによってダイオードが形成されるともにｐ型ＧａＮゲート層とゲート電極とによってダイオードが形成される。このため、ゲートに大きなゲート電圧が印可された場合には、両ダイオードがオン状態となるため、ゲート－ソース間に過大な電流が流れることになる。そうすると、ゲート制御回路の損失が増加したり、ゲート部や配線パターンが過熱破壊したりするおそれがある。
しかし、このようなゲート構造では、ＡｌＧａＮ電子供給層とｐ型ＧａＮゲート層とによってダイオードが形成されるともにｐ型ＧａＮゲート層とゲート電極とによってダイオードが形成される。このため、ゲートに大きなゲート電圧が印可された場合には、両ダイオードがオン状態となるため、ゲート－ソース間に過大な電流が流れることになる。そうすると、ゲート制御回路の損失が増加したり、ゲート部や配線パターンが過熱破壊したりするおそれがある。
このような現象は、ゲート制御回路の通電経路の寄生インダクタンスが大きい場合において、ＨＥＭＴのスイッチング時にゲート制御回路に発生するサージ電圧に起因して発生する。なお、サージ電圧は、時間当たりのゲート電流変化率と寄生インダクタンスとの積で与えられる。
そこで、特許文献２には、ＨＥＭＴのゲート－ソース間に保護ダイオードを形成して、サージ電圧によって大きな電流がゲート－ソース間に流れるのを抑制することが開示されている。しかし、特許文献２では、ＳｉＮ絶縁層を含むＭＩＳ（metal insulator semiconductor）構造を保護ダイオードして使用するものであるため、保護ダイオードがＳｉＮ絶縁層の組成、応力による特性変動の影響を受けやすい。このため、特性が安定した保護ダイオードを作成することは困難であるという問題がある。
そこで、特許文献２には、ＨＥＭＴのゲート－ソース間に保護ダイオードを形成して、サージ電圧によって大きな電流がゲート－ソース間に流れるのを抑制することが開示されている。しかし、特許文献２では、ＳｉＮ絶縁層を含むＭＩＳ（metal insulator semiconductor）構造を保護ダイオードして使用するものであるため、保護ダイオードがＳｉＮ絶縁層の組成、応力による特性変動の影響を受けやすい。このため、特性が安定した保護ダイオードを作成することは困難であるという問題がある。
この発明の目的は、ゲートに過大な電流が流れるのを抑制できる窒化物半導体装置の製造方法を提供することにある。
本発明の一実施形態に係る窒化物半導体装置は、ノーマリーオフトランジスタからなり、メイントランジスタとして機能する第１トランジスタと、ノーマリーオントランジスタからなり、前記第１トランジスタのゲート電流を制限するための第２トランジスタとを含み、前記第１トランジスタは、窒化物半導体からなる第１電子走行層と、前記第１電子走行層上に形成され、窒化物半導体からなる第１電子供給層とを含み、前記第２トランジスタは、窒化物半導体からなる第２電子走行層と、前記第２電子走行層上に形成され、窒化物半導体からなる第２電子供給層とを含み、前記第１トランジスタのゲート電極に、前記第２トランジスタのゲート電極およびソース電極が電気的に接続されている。
第２トランジスタは、ノーマリーオントランジスタであるので、ドレイン－ソース間電圧に対するドレイン電流特性において、高ドレイン－ソース間電圧領域に、ドレイン電流を制限する飽和領域が存在する。したがって、第１トランジスタのスイッチング時に、ゲート制御回路内の寄生インダクタンスによって、第２トランジスタのドレイン－ソース間に大きな電圧が発生したとしても、第２トランジスタのドレイン電流は、ドレイン－ソース間電圧に対するドレイン電流特性の飽和領域により制限される。これにより、第１トランジスタのゲート電極に過大なゲート電流が流れるのを抑制することができる。
本発明の一実施形態では、前記第１トランジスタと前記第２トランジスタが、同一基板上に形成されている。
本発明の一実施形態では、前記第１電子走行層および前記第２電子走行層が、前記基板上において繋がっている。
本発明の一実施形態では、前記基板上には、前記第１電子走行層および前記第２電子走行層を構成する第１窒化物半導体層が形成されており、前記第１窒化物半導体層上には、前記第１電子供給層および前記第２電子供給層を構成する第２窒化物半導体層が形成されており、前記第２窒化物半導体層の表面には、前記第１トランジスタが形成される第１領域と、前記第２トランジスタが形成される第２領域とを分離するための分離溝が形成されており、前記分離溝は、前記第２窒化物半導体層を貫通して前記第１窒化物半導体層の内部まで延びている。
本発明の一実施形態では、前記第１電子走行層および前記第２電子走行層が、前記基板上において繋がっている。
本発明の一実施形態では、前記基板上には、前記第１電子走行層および前記第２電子走行層を構成する第１窒化物半導体層が形成されており、前記第１窒化物半導体層上には、前記第１電子供給層および前記第２電子供給層を構成する第２窒化物半導体層が形成されており、前記第２窒化物半導体層の表面には、前記第１トランジスタが形成される第１領域と、前記第２トランジスタが形成される第２領域とを分離するための分離溝が形成されており、前記分離溝は、前記第２窒化物半導体層を貫通して前記第１窒化物半導体層の内部まで延びている。
本発明の一実施形態では、前記第１トランジスタは、前記第１電子供給層上に配置されかつアクセプタ型不純物を含む窒化物半導体ゲート層を有し、前記窒化物半導体ゲート層上に、前記第１トランジスタのゲート電極が形成されている。
本発明の一実施形態では、前記第２トランジスタは、前記第２電子供給層上に形成されたゲート絶縁膜を有し、前記ゲート絶縁膜上に、前記第２トランジスタのゲート電極が形成されている。
本発明の一実施形態では、前記第２トランジスタは、前記第２電子供給層上に形成されたゲート絶縁膜を有し、前記ゲート絶縁膜上に、前記第２トランジスタのゲート電極が形成されている。
本発明の一実施形態では、前記ゲート絶縁膜は、前記第２電子供給層とは反対側の表面に凹部を有しており、前記第２トランジスタのゲート電極は、前記凹部に埋め込まれた部分と、前記凹部の周縁において前記ゲート絶縁膜の前記表面上に形成されたフィールドプレート部とを有する。
本発明の一実施形態では、前記第２トランジスタのゲート電極の材料は、前記第２トランジスタのソース配線およびドレイン配線の材料と同じである。
本発明の一実施形態では、前記第２トランジスタのゲート電極の材料は、前記第２トランジスタのソース配線およびドレイン配線の材料と同じである。
本発明の一実施形態では、前記第１電子走行層と前記第２電子走行層がＧａＮ層からなり、前記第１電子供給層と前記第２電子供給層がＡｌＧａＮ層を含む。
本発明の一実施形態では、前記第１電子走行層と前記第２電子走行層がＧａＮ層からなり、前記第１電子供給層と前記第２電子供給層がＡｌＧａＮ層を含み、前記窒化物半導体ゲート層が、アクセプタ型不純物を含むＧａＮ層からなる。
本発明の一実施形態では、前記第１電子走行層と前記第２電子走行層がＧａＮ層からなり、前記第１電子供給層と前記第２電子供給層がＡｌＧａＮ層を含み、前記窒化物半導体ゲート層が、アクセプタ型不純物を含むＧａＮ層からなる。
本発明の一実施形態では、前記第１電子走行層と前記第２電子走行層がＧａＮ層からなり、前記第１電子供給層と前記第２電子供給層がＡｌＧａＮ層を含み、前記ゲート絶縁膜がＳｉＮ膜からなる。
本発明の一実施形態に係る窒化物半導体装置の製造方法は、基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層材料膜とを、その順に形成する工程と、前記窒化物半導体ゲート層材料膜上に第１ゲート電極膜を形成する工程と、前記窒化物半導体ゲート層材料膜および前記第１ゲート電極膜を選択的に除去することにより、リッジ形状の窒化物半導体ゲート層と前記窒化物半導体ゲート層の上面に形成された第１ゲート電極とからなるゲート部を形成する工程と、前記第２窒化物半導体層の表面に、第１トランジスタ形成領域と第２トランジスタ形成領域とを分離し、かつ前記第２窒化物半導体層を貫通して前記第１窒化物半導体層の内部まで延びる分離溝を形成する工程と、前記分離溝の内面、前記第２窒化物半導体層の露出面および前記ゲート部の露出面を覆う第１絶縁膜を形成する工程と、前記第１トランジスタ形成領域において、前記第１絶縁膜を貫通して前記第２窒化物半導体層に達する第１ソース電極および第１ドレイン電極を形成し、前記第２トランジスタ形成領域において、前記第１絶縁膜を貫通して前記第２窒化物半導体層に達する第２ソース電極および第２ドレイン電極を形成する工程と、前記第１絶縁膜上に第２ゲート電極を形成する工程と、前記第２ゲート電極および前記第２ソース電極を前記第１ゲート電極に電気的に接続する工程を含む。
本発明の一実施形態に係る窒化物半導体装置の製造方法は、基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層材料膜とを、その順に形成する工程と、前記窒化物半導体ゲート層材料膜上に第１ゲート電極膜を形成する工程と、前記窒化物半導体ゲート層材料膜および前記第１ゲート電極膜を選択的に除去することにより、リッジ形状の窒化物半導体ゲート層と前記窒化物半導体ゲート層の上面に形成された第１ゲート電極とからなるゲート部を形成する工程と、前記第２窒化物半導体層の表面に、第１トランジスタ形成領域と第２トランジスタ形成領域とを分離し、かつ前記第２窒化物半導体層を貫通して前記第１窒化物半導体層の内部まで延びる分離溝を形成する工程と、前記分離溝の内面、前記第２窒化物半導体層の露出面および前記ゲート部の露出面を覆う第１絶縁膜を形成する工程と、前記第１トランジスタ形成領域において、前記第１絶縁膜を貫通して前記第２窒化物半導体層に達する第１ソース電極および第１ドレイン電極を形成し、前記第２トランジスタ形成領域において、前記第１絶縁膜を貫通して前記第２窒化物半導体層に達する第２ソース電極および第２ドレイン電極を形成する工程と、前記第１絶縁膜上に第２ゲート電極を形成する工程と、前記第２ゲート電極および前記第２ソース電極を前記第１ゲート電極に電気的に接続する工程を含む。
この製造方法では、第１トランジスタ形成領域にノーマリーオフ型の第１トランジスタが形成され、第２トランジスタ形成領域にノーマリーオン型の第２トランジスタが形成される。第１トランジスタの第１ゲート電極に、第２トランジスタの第２ゲート電極および第２ソース電極が電気的に接続されている。
第２トランジスタは、ノーマリーオン型のトランジスタであるので、ドレイン－ソース間電圧に対するドレイン電流特性において、高ドレイン－ソース間電圧領域に、ドレイン電流を制限する飽和領域が存在する。したがって、第１トランジスタのスイッチング時に、ゲート制御回路内の寄生インダクタンスによって、第２トランジスタのドレイン－ソース間に大きな電圧が発生したとしても、第２トランジスタのドレイン電流は、ドレイン－ソース間電圧に対するドレイン電流特性の飽和領域により制限される。これにより、第１トランジスタのゲート電極に過大なゲート電流が流れるのを抑制することができる。
第２トランジスタは、ノーマリーオン型のトランジスタであるので、ドレイン－ソース間電圧に対するドレイン電流特性において、高ドレイン－ソース間電圧領域に、ドレイン電流を制限する飽和領域が存在する。したがって、第１トランジスタのスイッチング時に、ゲート制御回路内の寄生インダクタンスによって、第２トランジスタのドレイン－ソース間に大きな電圧が発生したとしても、第２トランジスタのドレイン電流は、ドレイン－ソース間電圧に対するドレイン電流特性の飽和領域により制限される。これにより、第１トランジスタのゲート電極に過大なゲート電流が流れるのを抑制することができる。
つまり、この製造方法では、第１トランジスタのゲート電極に過大なゲート電流が流れるのを抑制することができる窒化物半導体装置が得られる。
本発明の一実施形態では、前記第２ゲート電極を形成する工程は、前記第２絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜にゲート開口部を形成する工程と、前記ゲート開口部に金属を埋め込むことにより、前記第２ゲート電極を形成する工程とを含む。
本発明の一実施形態では、前記第２ゲート電極を形成する工程は、前記第２絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜にゲート開口部を形成する工程と、前記ゲート開口部に金属を埋め込むことにより、前記第２ゲート電極を形成する工程とを含む。
本発明の一実施形態では、前記層間絶縁膜にゲート開口部を形成する工程と同時に、前記層間絶縁膜の積層膜に、前記第１ソース電極、第１ドレイン電極、第２ソース電極および第２ドレインにそれぞれ達する第１ソースビアホール、第１ドレインビアホール、第２ソースビアホールおよび第２ドレインビアホールが形成され、前記ゲート電極は、前記第１ソースビアホール、第１ドレインビアホール、第２ソースビアホールおよび第２ドレインビアホールそれぞれに金属が埋め込まれて、第１ソース配線、第１ドレイン配線、第２ソース配線および第２ドレイン配線が形成される工程と同時に形成される。
本発明の一実施形態では、前記第２ゲート電極を形成する工程は、前記第１絶縁膜上に、前記第１および第２ソース電極ならびに前記第１および第２ドレイン電極を覆うように第２絶縁膜を形成する工程と、前記第２絶縁膜にゲート開口部を形成する工程と、前記ゲート開口部を貫通して前記第１絶縁膜に達する前記第２ゲート電極を形成する工程とを含み、前記第２ゲート電極は、前記ゲート開口部の周縁において、前記第２絶縁膜上に形成されたフィールドプレート部を有する。
本発明の一実施形態では、前記第２ゲート電極を形成する工程は、前記第１絶縁膜上に、前記第１および第２ソース電極ならびに前記第１および第２ドレイン電極を覆うように第２絶縁膜を形成する工程と、前記第２絶縁膜に第１ゲート開口部を形成する工程と、前記第２絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記第１ゲート開口部に連通する第２ゲート開口部を形成する工程と、前記第２ゲート開口部および前記第１ゲート開口部からなるゲート開口部に金属を埋め込むことにより、前記第２ゲート電極を形成する工程とを含み、前記第２ゲート開口部の幅は前記第１ゲート開口部の幅よりも大きく、前記第２ゲート電極は、前記第1ゲート開口部の周縁において、前記第２絶縁膜上に形成されたフィールドプレート部を有する。
本発明の一実施形態では、前記層間絶縁膜に第２ゲート開口部を形成する工程と同時に、前記第２絶縁膜および前記層間絶縁膜の積層膜に、前記第１ソース電極、第１ドレイン電極、第２ソース電極および第２ドレインにそれぞれ達する第１ソースビアホール、第１ドレインビアホール、第２ソースビアホールおよび第２ドレインビアホールが形成され、
前記ゲート電極は、前記第１ソースビアホール、第１ドレインビアホール、第２ソースビアホールおよび第２ドレインビアホールそれぞれに金属が埋め込まれて、第１ソース配線、第１ドレイン配線、第２ソース配線および第２ドレイン配線が形成される工程と同時に形成される。
前記ゲート電極は、前記第１ソースビアホール、第１ドレインビアホール、第２ソースビアホールおよび第２ドレインビアホールそれぞれに金属が埋め込まれて、第１ソース配線、第１ドレイン配線、第２ソース配線および第２ドレイン配線が形成される工程と同時に形成される。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
窒化物半導体装置１は、ノーマリーオフトランジスタからなる第１トランジスタ３と、ノーマリーオントランジスタからなり、第１トランジスタ３のゲートに接続された第２トランジスタ４とを備えている。この第１実施形態では、第１トランジスタ３および第２トランジスタ４は、同一基板２上に形成されている。第１トランジスタ３は、メイントランジスタとして機能する。第２トランジスタ４は、第１トランジスタ３のゲート電流を制限するための電流制限素子として機能する。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
窒化物半導体装置１は、ノーマリーオフトランジスタからなる第１トランジスタ３と、ノーマリーオントランジスタからなり、第１トランジスタ３のゲートに接続された第２トランジスタ４とを備えている。この第１実施形態では、第１トランジスタ３および第２トランジスタ４は、同一基板２上に形成されている。第１トランジスタ３は、メイントランジスタとして機能する。第２トランジスタ４は、第１トランジスタ３のゲート電流を制限するための電流制限素子として機能する。
基板２の表面には、バッファ層６が形成されている。バッファ層６上には、第１トランジスタ３および第２トランジスタ４の電子走行層を構成する第１窒化物半導体層７が形成されている。第１窒化物半導体層７上には、第１トランジスタ３および第２トランジスタ４の電子供給層を構成する第２窒化物半導体層８が形成されている。
第２窒化物半導体層８の表面には、第１トランジスタ形成領域（以下、「第１領域１１」という）と、第２トランジスタ形成領域（以下、「第２領域１２」という）とを分離するための分離溝１３が形成されている。分離溝１３は、第２窒化物半導体層８の表面を所定の一方向（図１の紙面の厚さ方向）に横切るように延びている。分離溝１３の横断面形状は矩形状である。分離溝１３は、第２窒化物半導体層８を貫通する貫通部１３Ａと、貫通部１３Ａに連通しかつ第１窒化物半導体層７の表層部に形成された凹部１３Ｂとからなる。つまり、分離溝１３は、第２窒化物半導体層８を貫通して、第１窒化物半導体層７の内部まで延びている。
第２窒化物半導体層８の表面には、第１トランジスタ形成領域（以下、「第１領域１１」という）と、第２トランジスタ形成領域（以下、「第２領域１２」という）とを分離するための分離溝１３が形成されている。分離溝１３は、第２窒化物半導体層８の表面を所定の一方向（図１の紙面の厚さ方向）に横切るように延びている。分離溝１３の横断面形状は矩形状である。分離溝１３は、第２窒化物半導体層８を貫通する貫通部１３Ａと、貫通部１３Ａに連通しかつ第１窒化物半導体層７の表層部に形成された凹部１３Ｂとからなる。つまり、分離溝１３は、第２窒化物半導体層８を貫通して、第１窒化物半導体層７の内部まで延びている。
第１トランジスタ３は、第１領域１１に形成されている。第１領域１１内の第１窒化物半導体層７が第１トランジスタ３の電子走行層（第１電子走行層７Ａ）を構成し、第１領域１１内の第２窒化物半導体層８が第１トランジスタ３の電子供給層（第１電子供給層８Ａ）を構成している。
第１領域１１において、第２窒化物半導体層８（第１電子供給層８Ａ）の表面には、ゲート部１４が形成されている。ゲート部１４は、第１電子供給層８Ａ上にエピタキシャル成長されかつ分離溝１３と平行に延びたリッジ形状の窒化物半導体ゲート層１５と、窒化物半導体ゲート層１５の表面上に形成された第１ゲート電極１６とを含む。第１ゲート電極１６は、第１トランジスタ３のゲート電極である。
第１領域１１において、第２窒化物半導体層８（第１電子供給層８Ａ）の表面には、ゲート部１４が形成されている。ゲート部１４は、第１電子供給層８Ａ上にエピタキシャル成長されかつ分離溝１３と平行に延びたリッジ形状の窒化物半導体ゲート層１５と、窒化物半導体ゲート層１５の表面上に形成された第１ゲート電極１６とを含む。第１ゲート電極１６は、第１トランジスタ３のゲート電極である。
第１電子供給層８Ａ上には、第１電子供給層８Ａの露出面、分離溝１３の内面（側面および底面）、ゲート部１４等を覆う絶縁膜１７が形成されている。絶縁膜１７は、下層側の第１絶縁膜１８と、第１絶縁膜１８上に形成された上層側の第２絶縁膜１９とからなる。
第１絶縁膜１８には、ゲート部１４と分離溝１３との間の領域に、第１ソースコンタクトホール２１が形成されている。また、第１絶縁膜１８には、ゲート部１４に対して第１ソースコンタクトホール２１とは反対側に、第１ドレインコンタクトホール２２が形成されている。
第１絶縁膜１８には、ゲート部１４と分離溝１３との間の領域に、第１ソースコンタクトホール２１が形成されている。また、第１絶縁膜１８には、ゲート部１４に対して第１ソースコンタクトホール２１とは反対側に、第１ドレインコンタクトホール２２が形成されている。
第１絶縁膜１８上には、第１ソースコンタクトホール２１を覆うように、第１ソース電極２３が形成されている。第１ソース電極２３は、第１ソースコンタクトホール２１を貫通して第１電子供給層８Ａにオーミック接触している。第１ソース電極２３は、ゲート部１４の長さ中間部を覆っている。第１ソース電極２３は、第１トランジスタ３のソース電極である。
また、第１絶縁膜１８上には、第１ドレインコンタクトホール２２を覆うように、第１ドレイン電極２４が形成されている。第１ドレイン電極２４は、第１ドレインコンタクトホール２２を貫通して、第１電子供給層８Ａにオーミック接触している。第１ドレイン電極２４は、第１トランジスタ３のドレイン電極である。
第２絶縁膜１９は、第１絶縁膜１８の露出面、第１ソース電極２３および第１ドレイン電極２４を覆うように、第１絶縁膜１８上に形成されている。
第２絶縁膜１９は、第１絶縁膜１８の露出面、第１ソース電極２３および第１ドレイン電極２４を覆うように、第１絶縁膜１８上に形成されている。
第２絶縁膜１９（絶縁膜１７）上には、第１層間絶縁膜２８が形成されている。第２絶縁膜１９および第１層間絶縁膜２８には、それらを貫通しかつ第１ソース電極２３の一部を露出させる第１ソースビアホール２９と、それらを貫通しかつ第１ドレイン電極２４の一部を露出させる第１ドレインビアホール３０とが形成されている。
第１層間絶縁膜２８上には、第１ソースビアホール２９を覆うように、第１ソース配線３２が形成されている。第１ソース配線３２は、第１ソースビアホール２９内にも埋め込まれており、第１ソースビアホール２９内で第１ソース電極２３に接続されている。
第１層間絶縁膜２８上には、第１ソースビアホール２９を覆うように、第１ソース配線３２が形成されている。第１ソース配線３２は、第１ソースビアホール２９内にも埋め込まれており、第１ソースビアホール２９内で第１ソース電極２３に接続されている。
また、第１層間絶縁膜２８上には、第１ドレインビアホール３０を覆うように、第１ドレイン配線３３が形成されている。第１ドレイン配線３３は、第１ドレインビアホール３０内にも埋め込まれており、第１ドレインビアホール３０内で第１ドレイン電極２４に接続されている。
第１層間絶縁膜２８上には、第１ソース配線３２および第１ドレイン配線３３を覆うように、第２層間絶縁膜３４が形成されている。絶縁膜１７、第１層間絶縁膜２８および第２層間絶縁膜３４には、それらを貫通し、第１ゲート電極１６の一部を露出させるゲートビアホール３５が形成されている。ゲートビアホール３５は、第１絶縁膜１８の表面に第１ソース電極２３が形成されていない領域（ゲート部１４の一端部側の領域）に形成されている。
第１層間絶縁膜２８上には、第１ソース配線３２および第１ドレイン配線３３を覆うように、第２層間絶縁膜３４が形成されている。絶縁膜１７、第１層間絶縁膜２８および第２層間絶縁膜３４には、それらを貫通し、第１ゲート電極１６の一部を露出させるゲートビアホール３５が形成されている。ゲートビアホール３５は、第１絶縁膜１８の表面に第１ソース電極２３が形成されていない領域（ゲート部１４の一端部側の領域）に形成されている。
第２層間絶縁膜３４上には、ゲートビアホール３５を覆うように、ゲート配線３６が形成されている。ゲート配線３６は、ゲートビアホール３５内にも埋め込まれており、ゲートビアホール３５内で第１ゲート電極１６に接続されている。
第２トランジスタ４は、第２領域１２に形成されている。第２領域１２内の第１窒化物半導体層７が第２トランジスタ４の電子走行層（第２電子走行層７Ｂ）を構成し、第２領域１２内の第２窒化物半導体層８が第２トランジスタ４の電子供給層（第２電子供給層８Ｂ）を構成している。
第２トランジスタ４は、第２領域１２に形成されている。第２領域１２内の第１窒化物半導体層７が第２トランジスタ４の電子走行層（第２電子走行層７Ｂ）を構成し、第２領域１２内の第２窒化物半導体層８が第２トランジスタ４の電子供給層（第２電子供給層８Ｂ）を構成している。
第２領域１２において、第２窒化物半導体層８（第２電子供給層８Ｂ）上には、第２電子供給層８Ｂの露出面、分離溝１３の内面（側面および底面）等を覆う絶縁膜１７が形成されている。絶縁膜１７は、分離溝１３内で第１領域１１の第１絶縁膜１８と繋がる下層側の第１絶縁膜１８と、第１絶縁膜１８上に形成され、分離溝１３内で第１領域１１の第２絶縁膜１９と繋がる上層側の第２絶縁膜１９とからなる。したがって、分離溝１３の内面の全体が絶縁膜１７によって覆われている。
第２領域１２において、第１絶縁膜１８には、第２ドレインコンタクトホール４１が形成されている。また、第１絶縁膜１８には、第２ドレインコンタクトホール４１と分離溝１３との間位置に、第２ソースコンタクトホール４２が形成されている。
第１絶縁膜１８上には、第２ドレインコンタクトホール４１を覆うように、第２ドレイン電極４３が形成されている。第２ドレイン電極４３は、第２ドレインコンタクトホール４１を貫通して、第２電子供給層８Ｂにオーミック接触している。第２ドレイン電極４３は、第２トランジスタ４のドレイン電極である。
第１絶縁膜１８上には、第２ドレインコンタクトホール４１を覆うように、第２ドレイン電極４３が形成されている。第２ドレイン電極４３は、第２ドレインコンタクトホール４１を貫通して、第２電子供給層８Ｂにオーミック接触している。第２ドレイン電極４３は、第２トランジスタ４のドレイン電極である。
また、第１絶縁膜１８上には、第２ソースコンタクトホール４２を覆うように、第２ソース電極４４が形成されている。第２ソース電極４４は、第２ソースコンタクトホール４２を貫通して第２電子供給層８Ｂにオーミック接触している。第２ソース電極４４は、第２トランジスタ４のソース電極である。
第２絶縁膜１９は、第１絶縁膜１８の露出面、第２ドレイン電極４３および第２ソース電極４４を覆うように、第１絶縁膜１８上に形成されている。
第２絶縁膜１９は、第１絶縁膜１８の露出面、第２ドレイン電極４３および第２ソース電極４４を覆うように、第１絶縁膜１８上に形成されている。
第２領域１２において、第２絶縁膜１９（絶縁膜１７）上には、第１層間絶縁膜２８が形成されている。第２領域１２の第１層間絶縁膜２８は、第１領域１１の第１層間絶縁膜２８と繋がっている。第２絶縁膜１９および第１層間絶縁膜２８には、それらを貫通しかつ第２ドレイン電極４３の一部を露出させる第２ドレインビアホール４５と、それらを貫通しかつ第２ソース電極４４の一部を露出させる第２ソースビアホール４６とが形成されている。
さらに、第２絶縁膜１９と第１層間絶縁膜２８には、第２ドレインビアホール４５と第２ソースビアホール４６との間位置において、それらを貫通しかつ第１絶縁膜１８の一部を露出させるゲート開口部４７が形成されている。ゲート開口部４７は、第２絶縁膜１９を貫通する第１開口部４８と、第１開口部４８と連通しかつ第１層間絶縁膜２８を貫通する第２開口部４９とからなる。第２開口部４９の幅は第１開口部４８の幅よりも広く、第１開口部４８は第２開口部４９の底面の幅中間部に開口している。
ゲート開口部４７には、第２ゲート電極５１が埋め込まれている。第２ゲート電極５１は、第２トランジスタ４のゲート電極である。第２ゲート電極５１は、第１開口部４８に埋め込まれた第１電極部５２と、第２開口部４９に埋め込まれた第２電極部５３とからなる。第２電極部５３の下端部には、第１電極部５２に対して第２ドレイン電極４３側および第２ソース電極４４側に延出したフィールドプレート部５３ａを有している。フィールドプレート部５３ａは、第１開口部４８の周縁において第２絶縁膜１９上に形成されている。フィールドプレート部５３ａは、第２ドレイン電極４３および第２ソース電極４４との間の電界集中を緩和するために形成されている。
第２領域１２において、第１層間絶縁膜２８上には、第２ドレインビアホール４５を覆うように、第２ドレイン配線５４が形成されている。第２ドレイン配線５４は、第２ドレインビアホール４５内にも埋め込まれており、第２ドレインビアホール４５内で第２ドレイン電極４３に接続されている。
また、第１層間絶縁膜２８上には、ゲート電極５１（ゲート開口部４７）および第２ソースビアホール４６を覆うように、第２ソース・ゲート配線５５が形成されている。第２ソース・ゲート配線５５は、第２ソースビアホール４６内にも埋め込まれており、第２ソースビアホール４６内で第２ソース電極４４に接続されている。また、第２ソース・ゲート配線５５は、第２ゲート電極５１にも接続されている。
また、第１層間絶縁膜２８上には、ゲート電極５１（ゲート開口部４７）および第２ソースビアホール４６を覆うように、第２ソース・ゲート配線５５が形成されている。第２ソース・ゲート配線５５は、第２ソースビアホール４６内にも埋め込まれており、第２ソースビアホール４６内で第２ソース電極４４に接続されている。また、第２ソース・ゲート配線５５は、第２ゲート電極５１にも接続されている。
第２領域１２において、第１層間絶縁膜２８上には、第２ドレイン配線５４および第２ソース・ゲート配線５５を覆うように、第２層間絶縁膜３４が形成されている。第２領域１２の第２層間絶縁膜３４は、第１領域１１の第２層間絶縁膜３４と繋がっている。第２層間絶縁膜３４には、第２層間絶縁膜３４を貫通しかつ第２ソース・ゲート配線５５の一部を露出させるソース・ゲートビアホール５６が形成されている。
第２領域１２において、第２層間絶縁膜３４上には、第１領域１１のゲート配線３６に繋がるゲート配線３６が形成されている。ゲート配線３６は、ソース・ゲートビアホール５６内にも埋め込まれており、ソース・ゲートビアホール５６内で第２ソース・ゲート配線５５に接続されている。
各部の材質等についてより具体的に説明する。
各部の材質等についてより具体的に説明する。
基板２は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板２は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板２の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。
バッファ層６は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層６は、基板２の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板２とは反対側の表面）に積層されたＡｌＮ／ＡｌＧａＮ超格子層からなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ～５００ｎｍ程度である。第２バッファ層の膜厚は、５００ｎｍ～２μｍ程度である。バッファ層６は、例えば、ＡｌＧａＮの単膜または複合膜から構成されていてもよい。
第１窒化物半導体層７は、この実施形態では、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、第１窒化物半導体層７を流れるリーク電流を抑制する目的で、表面領域以外には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、４×１０１６ｃｍ－３以上であることが好ましい。また、不純物は、例えばＣまたはＦｅである。
第２窒化物半導体層８は、第１窒化物半導体層７よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、第２窒化物半導体層８は、第１窒化物半導体層７よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層８は、Ａｌｘ１Ｇａ１－ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは５ｎｍ～１５ｎｍ程度である。
このように第１窒化物半導体層（電子走行層）７と第２窒化物半導体層（電子供給層）８とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層７および第２窒化物半導体層８の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、第１窒化物半導体層７と第２窒化物半導体層８との界面における第１窒化物半導体層７の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。
これにより、第１領域１１および第２領域１２のそれぞれにおいて、第１窒化物半導体層７内には、第１窒化物半導体層７と第２窒化物半導体層８との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス（２ＤＥＧ）９が広がっている。なお、第１領域１１および第２領域１２の境界部には分離溝１３が形成されているため、両領域１１，１２に形成される二次元電子ガスは境界部で分断されている。
第１トランジスタ３の窒化物半導体ゲート層１５は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、窒化物半導体ゲート層１５は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは４０ｎｍ～１００ｎｍ程度である。
窒化物半導体ゲート層１５に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。窒化物半導体ゲート層１５は、第１領域１１において、ゲート部１４の直下の領域において、第１窒化物半導体層７（電子走行層）と第２窒化物半導体層８（電子供給層）との界面付近に生じる二次元電子ガス９を相殺するために設けられている。
窒化物半導体ゲート層１５に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。窒化物半導体ゲート層１５は、第１領域１１において、ゲート部１４の直下の領域において、第１窒化物半導体層７（電子走行層）と第２窒化物半導体層８（電子供給層）との界面付近に生じる二次元電子ガス９を相殺するために設けられている。
第１トランジスタ３のゲート電極１６は、この実施形態では、ＴｉＮからなる。ゲート電極１６の膜厚は、５０ｎｍ～１６０ｎｍ程度である。
第１絶縁膜１８は、この実施形態では、ＳｉＮ膜からなり、その厚さは５０ｎｍ～２００ｎｍ程度である。第２絶縁膜１９は、この実施形態では、ＳｉＮ膜からなり、その厚さは２０ｎｍ～４０ｎｍ程度（例えば３０ｎｍ）である。第１絶縁膜１８または第２絶縁膜１９は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合膜から構成されてもよい。
第１絶縁膜１８は、この実施形態では、ＳｉＮ膜からなり、その厚さは５０ｎｍ～２００ｎｍ程度である。第２絶縁膜１９は、この実施形態では、ＳｉＮ膜からなり、その厚さは２０ｎｍ～４０ｎｍ程度（例えば３０ｎｍ）である。第１絶縁膜１８または第２絶縁膜１９は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合膜から構成されてもよい。
第１トランジスタ３のソース電極２３およびドレイン電極２４ならびに第２トランジスタ４のソース電極４４およびドレイン電極４３は、例えば、第２窒化物半導体層８に接する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌ層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。
第１層間絶縁膜２８は、この実施形態では、ＳｉＯ２からなり、膜厚は０．５μｍ～１．５μｍ程度である。第２層間絶縁膜３４は、この実施形態では、ＳｉＯ２からなり、膜厚は０．５μｍ～１．５μｍ程度である。
第１領域１１のソース配線３２およびドレイン配線３３と、第２領域１２のドレイン配線５４およびソース・ゲート配線５５と、第２トランジスタ４のゲート電極５１と、第１領域１１および第２領域のゲート配線３６とは、例えばＡｌからなる。
第１領域１１のソース配線３２およびドレイン配線３３と、第２領域１２のドレイン配線５４およびソース・ゲート配線５５と、第２トランジスタ４のゲート電極５１と、第１領域１１および第２領域のゲート配線３６とは、例えばＡｌからなる。
この窒化物半導体装置１では、第１領域１１および第２領域１２のそれぞれにおいて、第１窒化物半導体層７（第１および第２電子走行層７Ａ，７Ｂ）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層８（第１および第２電子供給層８Ａ，８Ｂ）が形成されてヘテロ接合が形成されている。これにより、第１領域１１および第２領域１２のそれぞれにおいて、第１窒化物半導体層７と第２窒化物半導体層８との界面付近の第１窒化物半導体層７内に二次元電子ガス９が形成される。これにより、第１領域１１および第２領域１２のそれぞれに、二次元電子ガス９をチャネルとして利用したＨＥＭＴからなる第１トランジスタ３および第２トランジスタ４が形成されている。
第１ゲート電極１６は、窒化物半導体ゲート層１５を挟んで第２窒化物半導体層８に対向している。第１ゲート電極１６の下方においては、ｐ型ＧａＮ層からなる窒化物半導体ゲート層１５に含まれるイオン化アクセプタによって、第１窒化物半導体層７および第２窒化物半導体層８のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層７と第２窒化物半導体層８との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、第１ゲート電極１６（ゲート部１４）の直下では、第１窒化物半導体層７および第２窒化物半導体層８の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス９が形成されない。
よって、第１領域１１において、第１ゲート電極１６にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス９によるチャネルは第１ゲート電極１６の直下で遮断されている。このため、第１領域１１に形成された第１トランジスタ３は、ノーマリーオフ型のトランジスタとなる。
第１ゲート電極１６に適切なオン電圧（たとえば３Ｖ）を印加すると、第１ゲート電極１６の直下の第１窒化物半導体層７内にチャネルが誘起され、第１ゲート電極１６の両側の二次元電子ガス９が接続される。これにより、第１トランジスタ３のソース－ドレイン間が導通する。
第１ゲート電極１６に適切なオン電圧（たとえば３Ｖ）を印加すると、第１ゲート電極１６の直下の第１窒化物半導体層７内にチャネルが誘起され、第１ゲート電極１６の両側の二次元電子ガス９が接続される。これにより、第１トランジスタ３のソース－ドレイン間が導通する。
一方、第２ゲート電極５１は、絶縁膜１７を挟んで第２窒化物半導体層８に対向しており、第２ゲート電極５１と第２窒化物半導体層８との間に窒化物半導体ゲート層は介在していない。このため、第２ゲート電極５１にバイアスを印加していないとき（ゼロバイアス時）には、第２トランジスタ４のソース・ドレイン間が導通するので、第２トランジスタ４はノーマリーオン型のトランジスタとなる。
図２は、図１の窒化物半導体装置の電気的構造を示す電気回路図である。
図１および図２を参照して、第２トランジスタ４の第２ゲート電極ｇ２（５１）および第２ソース電極ｓ２（４４）は、第２ソース・ゲート配線５５およびゲート配線３６を介して、第１トランジスタ３の第１ゲート電極ｇ１（１６）に接続されている。この半導体装置１では、第１トランジスタ３の第１ゲート電極ｇ１（１６）には、第２トランジスタ４を介して、ゲート電圧が印可される。なお、図２において、ｓ１は、第１トランジスタ３の第１ソース電極２３を示し、ｄ１は第１トランジスタ３のドレイン電極２４を示す。
図１および図２を参照して、第２トランジスタ４の第２ゲート電極ｇ２（５１）および第２ソース電極ｓ２（４４）は、第２ソース・ゲート配線５５およびゲート配線３６を介して、第１トランジスタ３の第１ゲート電極ｇ１（１６）に接続されている。この半導体装置１では、第１トランジスタ３の第１ゲート電極ｇ１（１６）には、第２トランジスタ４を介して、ゲート電圧が印可される。なお、図２において、ｓ１は、第１トランジスタ３の第１ソース電極２３を示し、ｄ１は第１トランジスタ３のドレイン電極２４を示す。
使用に際しては、たとえば、第１トランジスタ３の第１ソース電極ｓ１（２３）と第１ドレイン電極ｄ１（２４）との間に、第１ドレイン電極ｄ１（２４）側が正となる所定の電圧（たとえば１０Ｖ～５００Ｖ）が印加される。その状態で、第２トランジスタ４を介して、第１トランジスタ３の第１ゲート電極ｇ１（１６）に対して、第１ソース電極ｓ１（２３）を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。外部からのゲート電圧は、第２トランジスタ４の第２ドレイン電極ｄ２（４３）に印可される。
図３Ａ～図３Ｌは、図１の窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
まず、図３Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板２上に、バッファ層６、第１窒化物半導体層７（第１および第２電子走行層７Ａ，７Ｂ）および第２窒化物半導体層８（第１および第２電子供給層８Ａ，８Ｂ）がエピタキシャル成長される。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層８上に、窒化物半導体ゲート層１５の材料膜であるゲート層材料膜７１が形成される。ゲート層材料膜７１は、ｐ型ＧａＮ膜からなる。第２窒化物半導体層８の表面は、第１領域１１と第２領域１２とを有する。
まず、図３Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板２上に、バッファ層６、第１窒化物半導体層７（第１および第２電子走行層７Ａ，７Ｂ）および第２窒化物半導体層８（第１および第２電子供給層８Ａ，８Ｂ）がエピタキシャル成長される。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層８上に、窒化物半導体ゲート層１５の材料膜であるゲート層材料膜７１が形成される。ゲート層材料膜７１は、ｐ型ＧａＮ膜からなる。第２窒化物半導体層８の表面は、第１領域１１と第２領域１２とを有する。
次に、図３Ｂに示すように、例えばスパッタ法によって、ゲート層材料膜７１上に、第１ゲート電極１６の材料膜であるゲート電極膜７２が形成される。ゲート電極膜７２は例えばＴｉＮ膜からなる。
次に、図３Ｃに示すように、フォトリソグラフィおよびエッチングにより、ゲート電極膜７２およびゲート層材料膜７１がパターニングされることにより、第１領域１１において、第２窒化物半導体層８上にゲート部１４が形成される。ゲート部１４は、窒化物半導体ゲート層１５と、その上に形成された第１ゲート電極１６とからなる。
次に、図３Ｃに示すように、フォトリソグラフィおよびエッチングにより、ゲート電極膜７２およびゲート層材料膜７１がパターニングされることにより、第１領域１１において、第２窒化物半導体層８上にゲート部１４が形成される。ゲート部１４は、窒化物半導体ゲート層１５と、その上に形成された第１ゲート電極１６とからなる。
次に、図３Ｄに示すように、フォトリソグラフィおよびエッチングにより、第２窒化物半導体層８の表面に、第１領域１１と第２領域１２とを分離する分離溝１３が形成される。分離溝１３は、第２窒化物半導体層８を貫通する貫通部１３Ａと、第１窒化物半導体層７の表層部に形成された凹部１３Ｂとからなる。
次に、図３Ｅに示すように、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、露出した表面全体を覆うように、第１絶縁膜１８が形成される。第１絶縁膜１８は、例えばＳｉＮ膜からなる。
次に、図３Ｅに示すように、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、露出した表面全体を覆うように、第１絶縁膜１８が形成される。第１絶縁膜１８は、例えばＳｉＮ膜からなる。
次に、図３Ｆに示すように、フォトリソグラフィおよびエッチングによって、第１領域１１において、第１ソースコンタクトホール２１および第１ドレインコンタクトホール２２が第１絶縁膜１８に形成される。また、同時に、第２領域１２において、第２ドレインコンタクトホール４１および第２ソースコンタクトホール４２が第１絶縁膜１８に形成される。
この後、例えばスパッタ法によって、露出した表面全体を覆うようにソース・ドレイン電極膜が形成される。そして、フォトリソグラフィおよびエッチングによって、ソース・ドレイン電極膜がパターニングされることにより、第１領域１１において、第２窒化物半導体層８にオーミック接触する第１ソース電極２３および第１ドレイン電極２４が形成される。また、第２領域１２において、第２窒化物半導体層８にオーミック接触する第２ドレイン電極４３および第２ソース電極４４が形成される。
これらの電極２３，２４，４３，４４は、例えば、第２窒化物半導体層５に接するＴｉ層と、Ｔｉ層に積層されたＡｌ層と、Ａｌ層に積層されたＴｉ層と、Ｔｉ層に積層されたＴｉＮ層とからなる。
次に、図３Ｇに示すように、例えばＬＰＣＶＤ法によって、露出した表面全体を覆うように、第２絶縁膜１９が形成される。第２絶縁膜１９は、例えばＳｉＮ膜からなる。第１絶縁膜１８と第２絶縁膜１９とによって絶縁膜１７が形成される。
次に、図３Ｇに示すように、例えばＬＰＣＶＤ法によって、露出した表面全体を覆うように、第２絶縁膜１９が形成される。第２絶縁膜１９は、例えばＳｉＮ膜からなる。第１絶縁膜１８と第２絶縁膜１９とによって絶縁膜１７が形成される。
次に、図３Ｈに示すように、フォトリソグラフィおよびエッチングによって、第２領域１２において、第２絶縁膜１９に第１開口部４８が形成される。
次に、図３Ｉに示すように、露出した表面全体を覆うように、第１層間絶縁膜２８が形成される。第１層間絶縁膜２８は、例えばＳｉＯ２膜からなる。
次に、図３Ｊに示すように、フォトリソグラフィおよびエッチングによって、第１領域１１において、第２絶縁膜１９と第１層間絶縁膜２８との積層膜に、第１ソースビアホール２９および第１ドレインビアホール３０が形成される。また、第２領域１２において、第２絶縁膜１９と第１層間絶縁膜２８との積層膜に、第２ドレインビアホール４５および第２ソースビアホール４６が形成される。さらに、第１層間絶縁膜２８に、第１開口部４８に連通する第２開口部４９が形成される。これにより、第１開口部４８と第２開口部４９とからなるゲート開口部４７が構成される。
次に、図３Ｉに示すように、露出した表面全体を覆うように、第１層間絶縁膜２８が形成される。第１層間絶縁膜２８は、例えばＳｉＯ２膜からなる。
次に、図３Ｊに示すように、フォトリソグラフィおよびエッチングによって、第１領域１１において、第２絶縁膜１９と第１層間絶縁膜２８との積層膜に、第１ソースビアホール２９および第１ドレインビアホール３０が形成される。また、第２領域１２において、第２絶縁膜１９と第１層間絶縁膜２８との積層膜に、第２ドレインビアホール４５および第２ソースビアホール４６が形成される。さらに、第１層間絶縁膜２８に、第１開口部４８に連通する第２開口部４９が形成される。これにより、第１開口部４８と第２開口部４９とからなるゲート開口部４７が構成される。
この後、例えばスパッタ法によって、第１層間絶縁膜２８上に第１配線膜が形成される。これにより、第１および第２ソースビアホール２９，４６、第１および第２ドレインビアホール３０，４５ならびにゲート開口部４７内に第１配線膜が埋め込まれるとともに、第１層間絶縁膜２８上に第１配線膜が形成される。第１配線膜は、例えばＡｌ膜からなる。
また、これにより、ゲート開口部４７に埋め込まれた第１配線膜からなる第２ゲート電極５１が形成される。第２ゲート電極５１は、第１開口部４８内の第１電極部５２と、第２開口部４９内の第２電極部５３とからなる。第２電極部５３は下端両側部に、第１開口部４８の周縁において第２絶縁膜１９上に形成されたフィールドプレート５３ａを有している。
この後、フォトリソグラフィおよびエッチングによって、第１層間絶縁膜２８上の第１配線膜がパターニングされる。これにより、第１領域１１において、第１層間絶縁膜２８上に、第１ソース電極２３に接続された第１ソース配線３２と、第１ドレイン電極２４に接続された第１ドレイン配線３３とが形成される。また、第２領域１２において、第１層間絶縁膜２８上に、第２ドレイン電極４３に接続された第２ドレイン配線５４と、第２ゲート電極５１および第２ソース電極４４に接続された第２ソース・ゲート配線５５とが形成される。
次に、図３Ｋに示すように、第１層間絶縁膜２８上に、第１ソース配線３２、第１ドレイン配線３３、第２ドレイン配線５４および第２ソース・ゲート配線５５を覆うように、第２層間絶縁膜３４が形成される。第２層間絶縁膜３４は、例えばＳｉＯ２膜からなる。
次に、図３Ｌに示すように、フォトリソグラフィおよびエッチングによって、第１領域１１において、絶縁膜１７、第１層間絶縁膜２８および第２層間絶縁膜３４に、それらを貫通するゲートビアホール３５が形成される。また、第２領域１２において、第２ソース・ゲート配線５５に達するソース・ゲートビアホール５６が形成される。
次に、図３Ｌに示すように、フォトリソグラフィおよびエッチングによって、第１領域１１において、絶縁膜１７、第１層間絶縁膜２８および第２層間絶縁膜３４に、それらを貫通するゲートビアホール３５が形成される。また、第２領域１２において、第２ソース・ゲート配線５５に達するソース・ゲートビアホール５６が形成される。
この後、例えばスパッタ法によって、第２層間絶縁膜３４上に第２配線膜が形成される。これにより、ゲートビアホール３５およびソース・ゲートビアホール内に第２配線膜が埋め込まれるとともに、第２層間絶縁膜３４上に第２配線膜が形成される。第２配線膜は、例えばＡｌ膜からなる。そして、フォトリソグラフィおよびエッチングによって、第２層間絶縁膜３４上の第２配線膜がパターニングされる。これにより、第２層間絶縁膜３４上に、第１トランジスタ３のゲート電極１６と第２トランジスタ４のソース・ゲート配線５５とに接続されたゲート配線３６が形成される。こうして、図１に示すような構造の窒化物半導体装置１が得られる。
図４は、ノーマリーオン型のＨＥＭＴのドレイン－ソース間電圧ＶＤＳに対するドレイン電流ＩＤの特性を示すグラフである。図４の各曲線は、それぞれゲート－ソース間電圧ＶＧＳが０、－１、－２、－３Ｖである場合のＶＤＳ－ＩＤ特性を示している。
図４に示すように、ノーマリーオン型のＨＥＭＴでは、ドレイン－ソース間電圧ＶＤＳが所定値以上である高ドレイン－ソース間電圧領域に、ドレイン電流ＩＤを制限する飽和領域が存在する。
図４に示すように、ノーマリーオン型のＨＥＭＴでは、ドレイン－ソース間電圧ＶＤＳが所定値以上である高ドレイン－ソース間電圧領域に、ドレイン電流ＩＤを制限する飽和領域が存在する。
第２トランジスタ４は、ノーマリーオン型のＨＥＭＴであり、そのゲート電極５１とソース電極４４とが接続されるため、ゲート－ソース間電圧ＶＧＳは零となる。このため、第２トランジスタ４は、図４のＶＧＳ＝０の曲線で示されるＶＤＳ－ＩＤ特性と同様な特性を有している。
したがって、第１トランジスタ３のスイッチング時に、ゲート制御回路内の寄生インダクタンスによって、第２トランジスタ４のドレイン－ソース間に大きな電圧が発生したとしても、第２トランジスタ４のドレイン電流ＩＤは、ＶＤＳ－ＩＤ特性の飽和領域により制限される。これにより、第１トランジスタ３の第１ゲート電極１６に過大なゲート電流が流れるのを抑制することができる。
したがって、第１トランジスタ３のスイッチング時に、ゲート制御回路内の寄生インダクタンスによって、第２トランジスタ４のドレイン－ソース間に大きな電圧が発生したとしても、第２トランジスタ４のドレイン電流ＩＤは、ＶＤＳ－ＩＤ特性の飽和領域により制限される。これにより、第１トランジスタ３の第１ゲート電極１６に過大なゲート電流が流れるのを抑制することができる。
図５は、この発明の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図５において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
図５の窒化物半導体装置１Ａは、図１の窒化物半導体装置１と同様に、ノーマリーオフトランジスタからなる第１トランジスタ３と、ノーマリーオントランジスタからなり、第１トランジスタ３のゲートに接続された第２トランジスタ４とを備えている。この第２実施形態においても、第１トランジスタ３および第２トランジスタ４は、同一基板２上に形成されている。第１トランジスタ３は、メイントランジスタとして機能する。第２トランジスタ４は、第１トランジスタ３のゲート電流を制限するための電流制限素子として機能する。
図５の窒化物半導体装置１Ａは、図１の窒化物半導体装置１と同様に、ノーマリーオフトランジスタからなる第１トランジスタ３と、ノーマリーオントランジスタからなり、第１トランジスタ３のゲートに接続された第２トランジスタ４とを備えている。この第２実施形態においても、第１トランジスタ３および第２トランジスタ４は、同一基板２上に形成されている。第１トランジスタ３は、メイントランジスタとして機能する。第２トランジスタ４は、第１トランジスタ３のゲート電流を制限するための電流制限素子として機能する。
図５の半導体装置１Ａでは、図１の第２絶縁膜１９が形成されていない点のみが、図１の半導体装置１と異なっている。つまり、図５の半導体装置１Ａでは、図１の絶縁膜１７に対応する絶縁膜は、図１の第１絶縁膜１８のみから構成されている。そこで、図５では、図１の絶縁膜１７に対応する絶縁膜を符号１８で示している。
図５の半導体装置１Ａでは、第１層間絶縁膜２８は、絶縁膜１８の露出面と、第１および第２ソース電極２３，４４と、第１および第２ドレイン電極２４，４３とを覆うように、絶縁膜１８上に形成されている。第１ソースビアホール２９、第１ドレインビアホール３０、第２ドレインビアホール４５および第２ソースビアホール４６は、それぞれ第１層間絶縁膜２８を貫通して、第１ソース電極２３、第１ドレイン電極２４、第２ドレイン電極４３および第２ソース電極４４に達している。
図５の半導体装置１Ａでは、第１層間絶縁膜２８は、絶縁膜１８の露出面と、第１および第２ソース電極２３，４４と、第１および第２ドレイン電極２４，４３とを覆うように、絶縁膜１８上に形成されている。第１ソースビアホール２９、第１ドレインビアホール３０、第２ドレインビアホール４５および第２ソースビアホール４６は、それぞれ第１層間絶縁膜２８を貫通して、第１ソース電極２３、第１ドレイン電極２４、第２ドレイン電極４３および第２ソース電極４４に達している。
図５の半導体装置１Ａでは、図１の第２絶縁膜１９が形成されていないので、図１のゲート開口部４７に対応するゲート開口部は、図１の第２開口部４９のみから構成されている。そこで、図５では、図１のゲート開口部４７に対応するゲート開口部を符号４９で示している。
また、図５の半導体装置１Ａでは、ゲートビアホール３５は、絶縁膜１８と、第１層間絶縁膜２８と第２層間絶縁膜３４との積層膜を貫通して、第１ゲート電極１６に達している。
また、図５の半導体装置１Ａでは、ゲートビアホール３５は、絶縁膜１８と、第１層間絶縁膜２８と第２層間絶縁膜３４との積層膜を貫通して、第１ゲート電極１６に達している。
図６Ａ～図６Ｄは、図５の窒化物半導体装置１Ａの製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
前述した第１実施形態の図３Ａ～図３Ｆの工程は、第２実施形態の製造にも共通している工程なので、その説明を省略する。ただし、第２実施形態においては、図３Ａ～図３Ｆの説明中の「第１絶縁膜１８」は、第２実施形態の「絶縁膜１８」に読み替えられる。
前述した第１実施形態の図３Ａ～図３Ｆの工程は、第２実施形態の製造にも共通している工程なので、その説明を省略する。ただし、第２実施形態においては、図３Ａ～図３Ｆの説明中の「第１絶縁膜１８」は、第２実施形態の「絶縁膜１８」に読み替えられる。
図３Ｆの工程によって、第１ソース電極２３、第１ドレイン電極２４、第２ドレイン電極４３および第２ソース電極４４が形成されると、図６Ａに示すように、露出した表面全体を覆うように、第１層間絶縁膜２８が形成される。第１層間絶縁膜２８は、例えばＳｉＯ２膜からなる。
次に、図６Ｂに示すように、フォトリソグラフィおよびエッチングによって、第１領域１１において、絶縁膜１８と第１層間絶縁膜２８との積層膜に、第１ソースビアホール２９および第１ドレインビアホール３０が形成される。さらに、第２領域１２において、絶縁膜１８と第１層間絶縁膜２８との積層膜に、第２ドレインビアホール４５および第２ソースビアホール４６およびゲート開口部４９が形成される。
次に、図６Ｂに示すように、フォトリソグラフィおよびエッチングによって、第１領域１１において、絶縁膜１８と第１層間絶縁膜２８との積層膜に、第１ソースビアホール２９および第１ドレインビアホール３０が形成される。さらに、第２領域１２において、絶縁膜１８と第１層間絶縁膜２８との積層膜に、第２ドレインビアホール４５および第２ソースビアホール４６およびゲート開口部４９が形成される。
この後、例えばスパッタ法によって、第１層間絶縁膜２８上に第１配線膜が形成される。これにより、第１および第２ソースビアホール２９，４６、第１および第２ドレインビアホール３０，４５ならびにゲート開口部４９内に第１配線膜が埋め込まれるとともに、第１層間絶縁膜２８上に第１配線膜が形成される。第１配線膜は、例えばＡｌ膜からなる。これにより、ゲート開口部４９に埋め込まれた第１配線膜からなる第２ゲート電極５１が形成される。
この後、フォトリソグラフィおよびエッチングによって、第１層間絶縁膜２８上の第１配線膜がパターニングされる。これにより、第１領域１１において、第１層間絶縁膜２８上に、第１ソース電極２３に接続された第１ソース配線３２と、第１ドレイン電極２４に接続された第１ドレイン配線３３とが形成される。また、第２領域１２において、第１層間絶縁膜２８上に、第２ドレイン電極４３に接続された第２ドレイン配線５４と、第２ゲート電極５１および第２ソース電極４４に接続された第２ソース・ゲート配線５５とが形成される。
次に、図６Ｃに示すように、第１層間絶縁膜２８上に、第１ソース配線３２、第１ドレイン配線３３、第２ドレイン配線５４および第２ソース・ゲート配線５５を覆うように、第２層間絶縁膜３４が形成される。第２層間絶縁膜３４は、例えばＳｉＯ２膜からなる。
次に、図６Ｄに示すように、フォトリソグラフィおよびエッチングによって、第１領域１１において、絶縁膜１８、第１層間絶縁膜２８および第２層間絶縁膜３４に、それらを貫通するゲートビアホール３５が形成される。また、第２領域１２において、第２ソース・ゲート配線５５に達するソース・ゲートビアホール５６が形成される。
次に、図６Ｄに示すように、フォトリソグラフィおよびエッチングによって、第１領域１１において、絶縁膜１８、第１層間絶縁膜２８および第２層間絶縁膜３４に、それらを貫通するゲートビアホール３５が形成される。また、第２領域１２において、第２ソース・ゲート配線５５に達するソース・ゲートビアホール５６が形成される。
この後、例えばスパッタ法によって、第２層間絶縁膜３４上に第２配線膜が形成される。これにより、ゲートビアホール３５およびソース・ゲートビアホール内に第２配線膜が埋め込まれるとともに、第２層間絶縁膜３４上に第２配線膜が形成される。第２配線膜は、例えばＡｌ膜からなる。そして、フォトリソグラフィおよびエッチングによって、第２層間絶縁膜３４上の第２配線膜がパターニングされる。これにより、第２層間絶縁膜３４上に、第１トランジスタ３のゲート電極１６と第２トランジスタ４のソース・ゲート配線５５とに接続されたゲート配線３６が形成される。こうして、図５に示すような構造の窒化物半導体装置１Ａが得られる。
図５の窒化物半導体装置１Ａにおいても、図１の窒化物半導体装置１と同様な効果が得られる。
以上、この発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の実施形態では、第１トランジスタ３と第２トランジスタ４とは同一基板２上に形成されているが、第１トランジスタ３と第２トランジスタ４とが別々の基板上に形成されていてもよい。そして、これらの基板が、１つのパッケージに内蔵されていてもよい。
以上、この発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の実施形態では、第１トランジスタ３と第２トランジスタ４とは同一基板２上に形成されているが、第１トランジスタ３と第２トランジスタ４とが別々の基板上に形成されていてもよい。そして、これらの基板が、１つのパッケージに内蔵されていてもよい。
また、前述の実施形態では、基板２の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１,１Ａ 窒化物半導体装置
２ 基板
３ 第１トランジスタ
４ 第２トランジスタ
６ バッファ層
７ 第１窒化物半導体層
７Ａ 第１電子走行層
７Ｂ 第２電子走行層
８ 第２窒化物半導体層
８Ａ 第１電子供給層
８Ｂ 第２電子供給層
９ 二次元電子ガス（２ＤＥＧ）
１１ 第１トランジスタ形成領域（第１領域）
１２ 第２トランジスタ形成領域（第２領域）
１３ 分離溝
１３Ａ 貫通部
１３Ｂ 凹部
１４ ゲート部
１５ 窒化物半導体ゲート層
１６ 第１ゲート電極
１７ 絶縁膜
１８ 第１絶縁膜（絶縁膜）
１９ 第２絶縁膜
２１ 第１ソースコンタクトホール
２２ 第１ドレインコンタクトホール
２３ 第１ソース電極
２４ 第１ドレイン電極
２８ 第１層間絶縁膜
２９ 第１ソースビアホール
３０ 第１ドレインビアホール
３２ 第１ソース配線
３３ 第１ドレイン配線
３４ 第２層間絶縁膜
３５ ゲートビアホール
３６ ゲート配線
４１ 第２ドレインコンタクトホール
４２ 第２ソースコンタクトホール
４３ 第２ドレイン電極
４４ 第２ソース電極
４５ 第２ドレインビアホール
４６ 第２ソースビアホール
４７ ゲート開口部
４８ 第１開口部
４９ 第２開口部（ゲート開口部）
５１ 第２ゲート電極
５２ 第１電極部
５３ 第２電極部
５３ａ フィールドプレート部
５４ 第２ドレイン配線
５５ 第２ソース・ゲート配線
５６ ソース・ゲートビアホール
７１ ゲート層材料膜
７２ ゲート電極膜
２ 基板
３ 第１トランジスタ
４ 第２トランジスタ
６ バッファ層
７ 第１窒化物半導体層
７Ａ 第１電子走行層
７Ｂ 第２電子走行層
８ 第２窒化物半導体層
８Ａ 第１電子供給層
８Ｂ 第２電子供給層
９ 二次元電子ガス（２ＤＥＧ）
１１ 第１トランジスタ形成領域（第１領域）
１２ 第２トランジスタ形成領域（第２領域）
１３ 分離溝
１３Ａ 貫通部
１３Ｂ 凹部
１４ ゲート部
１５ 窒化物半導体ゲート層
１６ 第１ゲート電極
１７ 絶縁膜
１８ 第１絶縁膜（絶縁膜）
１９ 第２絶縁膜
２１ 第１ソースコンタクトホール
２２ 第１ドレインコンタクトホール
２３ 第１ソース電極
２４ 第１ドレイン電極
２８ 第１層間絶縁膜
２９ 第１ソースビアホール
３０ 第１ドレインビアホール
３２ 第１ソース配線
３３ 第１ドレイン配線
３４ 第２層間絶縁膜
３５ ゲートビアホール
３６ ゲート配線
４１ 第２ドレインコンタクトホール
４２ 第２ソースコンタクトホール
４３ 第２ドレイン電極
４４ 第２ソース電極
４５ 第２ドレインビアホール
４６ 第２ソースビアホール
４７ ゲート開口部
４８ 第１開口部
４９ 第２開口部（ゲート開口部）
５１ 第２ゲート電極
５２ 第１電極部
５３ 第２電極部
５３ａ フィールドプレート部
５４ 第２ドレイン配線
５５ 第２ソース・ゲート配線
５６ ソース・ゲートビアホール
７１ ゲート層材料膜
７２ ゲート電極膜
Claims (4)
- 基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層材料膜とを、その順に形成する工程と、
前記窒化物半導体ゲート層材料膜上に第１ゲート電極膜を形成する工程と、
前記窒化物半導体ゲート層材料膜および前記第１ゲート電極膜を選択的に除去することにより、リッジ形状の窒化物半導体ゲート層と前記窒化物半導体ゲート層の上面に形成された第１ゲート電極とからなるゲート部を形成する工程と、
前記第２窒化物半導体層の表面に、第１トランジスタ形成領域と第２トランジスタ形成領域とを分離し、かつ前記第２窒化物半導体層を貫通して前記第１窒化物半導体層の内部まで延びる分離溝を形成する工程と、
前記分離溝の内面、前記第２窒化物半導体層の露出面および前記ゲート部の露出面を覆う第１絶縁膜を形成する工程と、
前記第１トランジスタ形成領域において、前記第１絶縁膜を貫通して前記第２窒化物半導体層に達する第１ソース電極および第１ドレイン電極を形成し、前記第２トランジスタ形成領域において、前記第１絶縁膜を貫通して前記第２窒化物半導体層に達する第２ソース電極および第２ドレイン電極を形成する工程と、
前記第１絶縁膜上に第２ゲート電極を形成する工程と、
前記第２ゲート電極および前記第２ソース電極を前記第１ゲート電極に電気的に接続する工程とを含み、
前記第２ゲート電極を形成する工程は、
前記第１絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にゲート開口部を形成する工程と、
前記ゲート開口部に金属を埋め込むことにより、前記第２ゲート電極を形成する工程とを含む、窒化物半導体装置の製造方法。 - 前記層間絶縁膜にゲート開口部を形成する工程と同時に、前記層間絶縁膜に、前記第１ソース電極、第１ドレイン電極、第２ソース電極および第２ドレインにそれぞれ達する第１ソースビアホール、第１ドレインビアホール、第２ソースビアホールおよび第２ドレインビアホールが形成され、
前記第２ゲート電極は、前記第１ソースビアホール、第１ドレインビアホール、第２ソースビアホールおよび第２ドレインビアホールそれぞれに金属が埋め込まれて、第１ソース配線、第１ドレイン配線、第２ソース配線および第２ドレイン配線が形成される工程と同時に形成される、請求項１に記載の窒化物半導体装置の製造方法。 - 基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層材料膜とを、その順に形成する工程と、
前記窒化物半導体ゲート層材料膜上に第１ゲート電極膜を形成する工程と、
前記窒化物半導体ゲート層材料膜および前記第１ゲート電極膜を選択的に除去することにより、リッジ形状の窒化物半導体ゲート層と前記窒化物半導体ゲート層の上面に形成された第１ゲート電極とからなるゲート部を形成する工程と、
前記第２窒化物半導体層の表面に、第１トランジスタ形成領域と第２トランジスタ形成領域とを分離し、かつ前記第２窒化物半導体層を貫通して前記第１窒化物半導体層の内部まで延びる分離溝を形成する工程と、
前記分離溝の内面、前記第２窒化物半導体層の露出面および前記ゲート部の露出面を覆う第１絶縁膜を形成する工程と、
前記第１トランジスタ形成領域において、前記第１絶縁膜を貫通して前記第２窒化物半導体層に達する第１ソース電極および第１ドレイン電極を形成し、前記第２トランジスタ形成領域において、前記第１絶縁膜を貫通して前記第２窒化物半導体層に達する第２ソース電極および第２ドレイン電極を形成する工程と、
前記第１絶縁膜上に第２ゲート電極を形成する工程と、
前記第２ゲート電極および前記第２ソース電極を前記第１ゲート電極に電気的に接続する工程とを含み、
前記第２ゲート電極を形成する工程は、
前記第１絶縁膜上に、前記第１および第２ソース電極ならびに前記第１および第２ドレイン電極を覆うように第２絶縁膜を形成する工程と、
前記第２絶縁膜に第１ゲート開口部を形成する工程と、
前記第２絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第１ゲート開口部に連通する第２ゲート開口部を形成する工程と、
前記第２ゲート開口部および前記第１ゲート開口部からなるゲート開口部に金属を埋め込むことにより、前記第２ゲート電極を形成する工程とを含み、
前記第２ゲート開口部の幅は前記第１ゲート開口部の幅よりも大きく、前記第２ゲート電極は、前記第1ゲート開口部の周縁において、前記第２絶縁膜上に形成されたフィールドプレート部を有する、窒化物半導体装置の製造方法。 - 前記層間絶縁膜に第２ゲート開口部を形成する工程と同時に、前記第２絶縁膜および前記層間絶縁膜の積層膜に、前記第１ソース電極、第１ドレイン電極、第２ソース電極および第２ドレインにそれぞれ達する第１ソースビアホール、第１ドレインビアホール、第２ソースビアホールおよび第２ドレインビアホールが形成され、
前記第２ゲート電極は、前記第１ソースビアホール、第１ドレインビアホール、第２ソースビアホールおよび第２ドレインビアホールそれぞれに金属が埋め込まれて、第１ソース配線、第１ドレイン配線、第２ソース配線および第２ドレイン配線が形成される工程と同時に形成される、請求項３に記載の窒化物半導体装置の製造方法。
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