JP2009044035A - 電界効果半導体装置 - Google Patents

Abstract

【課題】HEMTの漏れ電流を低減すること及び集積度を高めることが困難であった。
【解決手段】HEMT又はこれに類似の電界効果半導体装置は、第１の半導体層（３）と、第１の半導体層（３）に２次元電子ガス層を生じさせるために第１の半導体層（３）の一部上に配置された第２の半導体層（４）と、第１の半導体層（３）の主面（１４）上に配置された第３の半導体層（５）と、第３の半導体層（５）の上に配置され且つ第３の半導体層（５）よりも低い抵抗率を有している第４の半導体層（６）と、第２の半導体層（４）の上に配置された第１の主電極（７）と、第４の半導体層（６）の上に配置された第２の主電極（８）と、第３の半導体層（５）の側面を被覆している絶縁膜（９）と、絶縁膜（９）を介して第３の半導体層（５）に対向配置されたゲート電極（１０）とを備えている。
【選択図】図２

Description

本発明は、オン抵抗の低減又は漏れ電流の低減が可能な電界効果半導体装置に関する。

典型的な高電子移動度トランジスタ即ちＨＥＭＴ( High Electron Mobility Transistor)は、例えばアンドープＧａＮから成る電子走行層と、ＡｌＧａＮから成る電子供給層又はバリア層と、電子供給層の上に形成されたソース電極、ドレイン電極及びゲート電極とから成る。このＨＥＭＴにおいては、電子走行層と電子供給層とのヘテロ接合に基づいて電子走行層と電子供給層との界面に沿って周知の２次元電子ガス層即ち２ＤＥＧ層が生じる。２ＤＥＧ層は周知のようにドレイン電極とソース電極との間の電流通路（チャネル）として利用され、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。

ところで、典型的なＨＥＭＴは、ゲート電極に電圧を印加しない状態（ノーマリ状態）でソース電極とドレイン電極との間に電流が流れる特性即ちノーマリオン（normally−on）特性を有する。ノーマリオン特性のＨＥＭＴをオフ状態に保つためにはゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。従って、ノーマリオン特性を有するＨＥＭＴの使い勝手は良くない。

典型的なＨＥＭＴのショットキーゲート構造を絶縁ゲート構造（ＭＩＳゲート構造）に変形した電界効果トランジスタがＷＯ２００３／０７１６０７公開公報（特許文献１）に開示されている。この特許文献１の電界効果トランジスタでは、ゲート電極の下の電子供給層又はバリア層が除去され、ゲート電極は絶縁膜を介して電子走行層に対向している。従って、ゲート電極に電圧を印加しない状態、即ちゲート・ソース間電圧Ｖ_GSがゼロの状態（ノーマリ状態）でソース電極とドレイン電極との間に電流が流れないノーマリオフ（normally−off）特性が得られる。

ところで、特許文献１の電界効果トランジスタは、ソース電極とドレイン電極とゲート電極とが同一平面上に配置されたプレーナ構造を有するので、電界効果トランジスタの集積度の向上が困難であるという第１の問題点、及びオフ時にソース電極とドレイン電極との間に電圧が印加されていると、電子走行層のゲート電極に基づく内蔵電界が及ばないゲート電極から離れた部分を通って漏れ電流が流れ、良好なノーマリオフ状態を得ることが困難であるという第２の問題点を有する。

この種の問題は、２ＤＥＧ層の代わりに２次元ホールガス層を使用するＨＥＭＴ及びＨＥＭＴに類似の電界効果半導体装置にもある。
ＷＯ２００３／０７１６０７公開公報

本発明が解決しようとする課題は、上記第１の問題点と上記第２の問題点との一方又は両方の解決が要求されていることであり、本発明の目的は上記要求に応えることが可能な電界効果半導体装置を提供することである。

次に、上記課題を解決し、上記目的を達成するための本発明を、実施形態を示す符号を参照して説明する。なお、特許請求の範囲及び本発明の説明において参照する符号は、本発明の理解を助けるためのみのものであって本発明を限定するものではない。
本発明に係わる電界効果半導体装置は、
互いに対向する第１及び第２の主面（１４，１５）を有する第１の半導体層（３）と、
前記第１の半導体層（３）の前記第１の主面（１４）の一部上に配置され且つ２次元キャリアガス層を前記第１の半導体層に生じさせる性質を有している材料で形成されている第２の半導体層（４）と、
前記第１の半導体層（３）の前記第１の主面（１４）における前記第２の半導体層（４）が配置された位置（１４ａ）から離間した位置（１４ｃ）上に配置され且つ頂面と側面とを有している第３の半導体層（５）と、
前記第３の半導体層（５）の前記頂面上に配置され且つ前記第３の半導体層（５）よりも低い抵抗率を有している第４の半導体層（６又は６´）と、
前記第１の半導体層（３）と前記第２の半導体層（４）との界面に沿って生じている２次元キャリアガス層に電気的に接続された第１の主電極（７）と、
前記第４の半導体層（６又は６´）の上に配置され且つ前記第４の半導体層（６又は６´）に電気的に接続された第２の主電極（８）と、
少なくとも前記第３の半導体層（５）の側面及び前記第２の半導体層（４）と前記第３の半導体層（５）との間における前記第１の半導体層（３）の露出面を被覆している絶縁膜（９）と、
前記絶縁膜（９）を介して少なくとも前記第３の半導体層（５）及び前記第１の半導体層（３）の露出面に対向配置されたゲート電極（１０）と
を備えている。

なお、請求項２に示すように、前記第２の半導体層（４）は互いに離間している第１及び第２の部分（４ａ，４ｂ）を有し、前記第３の半導体層（５）は、前記第１の半導体層（３）の前記第１の主面（１４）における前記第２の半導体層（４）の前記第１及び第２の部分（４ａ，４ｂ）が配置された位置（１４ａ，１４ｅ）の間に配置され、前記第１の半導体層（３）の前記第１の主面（１４）における、前記第２の半導体層（４）の前記第１及び第２の部分（４ａ，４ｂ）と前記第３の半導体層（５）との間に露出している部分（１４ｂ、１４ｄ）は、前記絶縁膜（９）を介して前記ゲート電極（１０）で覆われ、前記第１の主電極（７）は、前記第２の半導体層（４）の前記第１及び第２の部分（４ａ，４ｂ）と前記第１の半導体層（３）との界面に沿って生じる２次元キャリアガス層に電気的に接続された第１及び第２の部分（７ａ，７ｂ）を有していることが望ましい。
また、請求項３に示すように別の形態の電界効果半導体装置は、
互いに対向する第１及び第２の主面（１４，１５）を有する第１の半導体層（３）と、
前記第１の半導体層（３）の前記第１の主面（１４）の一部上に配置され且つ２次元キャリアガス層を前記第１の半導体層に生じさせる性質を有している材料で形成されている第２の半導体層（４）と、
前記第１の半導体層（３）の前記第１の主面（１４）の前記第２の半導体層（４）が配置された第１の部分（１４ａ´）に隣接する第２の部分（１４ｃ´）上に配置され且つ前記第２の半導体層（４）に隣接する部分を有し且つ前記第２の半導体層（４）よりも厚く形成され且つ頂面と側面とを有している第３の半導体層（５ａ）と、
前記第３の半導体層（５ａ）の前記頂面上に配置され且つ前記第３の半導体層（５ａ）よりも低い抵抗率を有している第４の半導体層（６又は６´）と、
前記第１の半導体層（３）と前記第２の半導体層（４）との界面に沿って生じる２次元キャリアガス層に電気的に接続された第１の主電極（７）と、
前記第４の半導体層（６又は６´）の上に配置され且つ前記第４の半導体層（６又は６´）に電気的に接続された第２の主電極（８）と、
前記第３の半導体層（５）の側面を被覆している絶縁膜（９）と
前記絶縁膜（９）を介して前記第３の半導体層（５）に対向配置されたゲート電極（１０）と、
を備えている。
また、請求項４に示すように、請求項３の電界効果半導体装置において、前記第２の半導体層（４）は、互いに離間している第１及び第２の部分（４ａ，４ｂ）を有し、前記第３の半導体層（５ａ）は前記第１の半導体層（３）の前記第１の主面（１４）における前記第２の半導体層（４）の前記第１の部分（４ａ）と前記第２の部分（４ｂ）との間の部分（１４ｃ´）上に配置され、前記第１の主電極（７）は、前記第２の半導体層（４）の前記第１及び第２の部分（４ａ，４ｂ）と前記第１の半導体層（３）との間の界面に沿って生じる２次元キャリアガス層に電気的に接続された第１及び第２の部分（７ａ，７ｂ）を有していることが望ましい。
また、請求項５に示すように、請求項〜４の電界効果半導体装置において、前記第１の半導体層（３）の前記第１の主面（１４）が延びる方向における前記第３の半導体層（５）の幅（Ｗ）及び前記第１の半導体層（３）の前記第１の主面（１４）に対して垂直方向における前記第３の半導体層の高さ（Ｈ）は、ノーマリ状態において前記ゲート電極（１０）と前記絶縁膜（９）と前記第３の半導体層（５）とからなる絶縁ゲート構造に起因して生じる空乏層によって電流通路がピンチオフ状態になるように設定されていることが望ましい。
また、請求項６に示すように、請求項３又は４の電界効果半導体装置において、前記第３の半導体層（５ａ）は、前記第１の半導体層（３）及び前記第２の半導体層（４）に隣接配置され且つ２次元キャリアガス層が生じる材料から成る第１の層（５ａ１）と、前記第１の層（５ａ１）の上に配置され且つ前記ゲート電極（１０）に電圧が印加された時にチャネルが生じる材料から成る第２の層（５ａ２）とから成ることが望ましい。
また、請求項７に示すように別の形態の電界効果半導体装置は、
互いに対向する第１及び第２の主面（１４，１５）を有し且つ導電型決定不純物が添加されている第１の半導体層（３ａ）と、
前記第１の半導体層（３ａ）の前記第１の主面（１４）の一部（１４ｃ´）上に配置され且つ頂面と側面とを有している第２の半導体層（５）と、
前記第２の半導体層（５）の前記頂面上に配置され且つ前記第２の半導体層（５）よりも低い抵抗率を有している第３の半導体層（６又は６´）と、
前記第１の半導体層（３ａ）の前記第１の主面（１４）における前記第２の半導体層（５）から離間した部分（１４ａ´）上に直接に又はオーミックコンタクト層（４ａ´）を介して配置され且つ前記第１の半導体層（３ａ）に電気的に接続されている第１の主電極（７）と、
前記第３の半導体層（６又は６´）の上に配置され且つ前記第３の半導体層（６又は６´）に電気的に接続されている第２の主電極（８）と、
前記第２の半導体層（５）の側面を被覆している絶縁膜（９）と、
前記絶縁膜（９）に隣接配置されたゲート電極（１０）と
を備えている。
また、請求項８に示すように、請求項７の電界効果半導体装置において、前記第１の半導体層（３ａ）の前記第１の主面（１４）は第１、第２、第３、第４及び第５の部分（１４ａ´、１４ｂ´、１４ｃ´、１４ｄ´、１４ｅ´）を順次に有し、前記第２の半導体層（５）は前記第１の半導体層（３ａ）の前記第１の主面（１４）の前記第３の部分（１４ｃ´）上に配置され、前記第１の主電極（７）は、前記第１の半導体層（３ａ）の前記第１の主面（１４）の前記第１及び第５の部分（１４ａ´、１４ｅ´）の上に直接に又はオーミックコンタクト層（４ａ´、４ｂ´）を介して配置された第１及び第の部分（７ａ，７ｂ）を有していることが望ましい。
また、請求項９に示すように、請求項７〜８の電界効果半導体装置において、前記第１の半導体層（３ａ又は３ｂ）の前記第１の主面（１４）が延びる方向における前記第２の半導体層（５）の幅（Ｗ）及び前記第１の半導体層（３ａ又は３ｂ）の前記第１の主面（１４）に対して垂直方向における前記第２の半導体層（５）の高さ（Ｈ）は、ノーマリ状態において前記ゲート電極（１０）と前記絶縁膜（９）と前記第２の半導体層（５）とからなる絶縁ゲート構造に起因して生じる空乏層によって電流通路がピンチオフ状態になるように設定されていることが望ましい。
また、請求項１０に示すように、請求項１〜９の電界効果半導体装置において、前記第２の主電極（８）の上に電気的分離用絶縁膜（９及び／又は３１）が形成され、前記電気的分離用絶縁膜の上に前記ゲート電極（１０）の相互接続導体（２４）が配置されていることが望ましい。
また、請求項１１に示すように、請求項１〜６の電界効果半導体装置において、前記第４の半導体層（６´）は前記第３の半導体層（５又は５´）の頂面の一部のみに配置され、前記頂面の残部に前記第４の半導体層（６´）と逆の導電型を有する第５の半導体層（５３）が配置され、前記第５の半導体層（５３）は前記第２の主電極（８）に接続されていることが望ましい。
また、請求項１２に示すように、請求項６〜７の電界効果半導体装置において、前記第３の半導体層（６´）は前記第２の半導体層（５）の頂面の一部のみに配置され、前記頂面の残部に前記第３の半導体層（６´）と逆の導電型を有する第４の半導体層（５３）が配置され、前記第４の半導体層（５３）は前記第２の主電極（８）に接続されていることが望ましい。
また、請求項１３に示すように、請求項１〜６の電界効果半導体装置において、前記第３の半導体層（５又は５´）は、ｐ型又はｎ型又は真性の半導体から成ることが望ましい。
また、請求項１４に示すように、請求項６〜７の電界効果半導体装置において、前記第２の半導体層（５）は、ｐ型又はｎ型又は真性の半導体から成ることが望ましい。
また、請求項１５に示すように、請求項１〜６の電界効果半導体装置において、前記第４の半導体層（６又は６´）は前記第３の半導体層（５又は５´）と反対の導電型を有する半導体から成ることが望ましい。
また、請求項１６に示すように、請求項６〜７の電界効果半導体装置において、前記第３の半導体層（６又は６´）は前記第２の半導体層（５又は５´）と反対の導電型を有する半導体から成ることが望ましい。
また、請求項１７に示すように、請求項１〜６の電界効果半導体装置において、前記第４の半導体層（６又は６´）を、前記第３の半導体層（５又は５´）と同一の導電型を有する半導体にすることができる。
また、請求項１８に示すように、請求項６〜７の電界効果半導体装置において、前記第３の半導体層（６又は６´）を、前記第２の半導体層（５又は５´）と同一の導電型にすることができる。

各請求項の発明によれば、ゲート電極（１０）が第３の半導体層（５）の側面に設けられているので、平面的に見たゲート電極（１０）の面積が従来の特許文献１の構造に比べて小さくなり、電界効果半導体装置の小型化を図ることができる。また、電界効果半導体装置の平面的に見た面積を従来と同一にした場合には、集積度の向上を図ることができる。これにより、電流通路の幅を大きくすることが可能になり、オン抵抗の低減を図ることができる。
請求項５の発明によれば、ノーマリ状態において第３の半導体層（５）の対の側面（１８ａ、１８ｂ）に沿って生じる空乏層によって第３の半導体層（５）をピンチオフ状態にすることができ、漏れ電流の低減を図ることができる。また、第３の半導体層（５）の幅Ｗを狭くして電界効果半導体装置の小型化を図ることができる。また、電界効果半導体装置の平面的に見た面積が従来と同一で良い場合には、集積度の向上を図ることができる。
請求項１〜６の発明によれば、絶縁ゲート構造と２次元キャリア層との組み合わせにより、高耐圧であってもオン抵抗が比較的小さい電界効果半導体装置を提供できる。
請求項９の発明によれば、ノーマリ状態において第２の半導体層（５）の対の側面（１８ａ、１８ｂ）に沿って生じる空乏層によって第３の半導体層（５）をピンチオフ状態にすることができ、漏れ電流の低減を図ることができる。また、第３の半導体層（５）の幅Ｗを狭くして電界効果半導体装置の小型化を図ることができる。また、電界効果半導体装置の平面的に見た面積が従来と同一で良い場合には、集積度の向上を図ることができる。
請求項１１，１２の発明によれば、逆方向電圧が印加された時に導通するダイオードを内蔵した又ボデイーコンタクトを有する電界効果半導体装置を提供できる。

次に、本発明の実施形態を図１〜図１３を参照して説明する。

層間絶縁膜等を省いて概略的に示す図１の実施例１に従うノーマリオフ型電界効果半導体装置は、複数の微小素子（単位素子）を並列接続したものから成る。図２には図１の１つの微小素子（単位素子）部分がＡ−Ａ線断面によって示されている。図２に示す微小素子（単位素子）のみでもＨＥＭＴ又はこれに類似の素子として動作可能であるので、図２に示すものも電界効果半導体装置と呼ぶことにする。
図２に示す実施例１に従う電界効果半導体装置は、絶縁ゲート構造即ちＭＩＳゲート構造を有するＨＥＭＴと呼ぶこともできるものであって、基板１と、バッファ層２と、第１の半導体層３と、第２の半導体層４と、第３の半導体層５と、第４の半導体層６と、第１の主電極７と、第２の主電極８と、絶縁膜９と、ゲート電極１０、背面電極１１とを備えている。次に、各部を詳しく説明する。
実施例１の基板１は半導体基板と呼ぶこともできるものであって、単結晶シリコン半導体から成る。なお、基板１を、単結晶シリコン以外のＳｉＣ、ＧａＮ、ＡｌＮ等の半導体、又はサファイア、セラミックス等の絶縁体で形成することもできる。この基板１は、一方の主面１２とこれに対向する他方の主面１３とを有し、半導体をエピタキシャル成長させるための基板として機能する。

バッファ層２は、基板１と第１の半導体層３との格子不整合や熱膨張係数の違いによって第１の半導体層３に結晶欠陥が生じること、及び基板１が湾曲すること等を防ぐための緩衝領域である。図２において図示を簡略化するためにバッファ層２が１つの層で示されているが、この実施例のバッファ層２は、周知のＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法即ち有機金属気相成長法等で基板１の一方の主面１２上にエピタキシャル成長されたＡｌＮ（窒化アルミニウム）層とＧａＮ（窒化ガリウム）層との積層体から成る。なお、バッファ層２を、ＡｌＮ層とＧａＮ層とを交互に複数回繰り返して積層した多層構造バッファとすることもできる。また、バッファ層２の半導体材料をＡｌＮ、ＧａＮ以外の３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。また、バッファ層２は電界効果半導体装置の動作に直接に関係していないので、これを省くこともできる。

第１の半導体層３は電子走行層と呼ぶこともできるものであり、バッファ層２の上に例えばＭＯＣＶＤ法で成長させた第１の窒化物半導体から成り、例えば０．５〜７μｍの厚さを有する。第１の窒化物半導体は、アンドープのＡｌ_xＩｎ_yＧａ_1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１ ）で示すことができる材料であることが望ましく、本実施例の第１の半導体層３は、上記組成式のｘ＝０、ｙ＝０に相当するアンドープのＧａＮ（窒化ガリウム）である。なお、第１の半導体層３をＧａＮ以外のＡｌＧａＮ、ＡｌＩｎＧａＮ、ＩｎＧａＮ等の別の窒化物半導体で形成することもできる。また、第１の半導体層３をｎ型不純物又はｐ型不純物が添加された半導体で形成することもできる。
第１の半導体層３は基板１に対して平行な第１及び第２の主面１４、１５を有する。第１の半導体層３の第１の主面１４は、右端から左端に向って第１、第２、第３、第４及び第５の部分１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅを有する。本実施例では、第１の半導体層３の第１の主面１４の第１及び第５の部分１４ａ、１４ｅに沿って点線で示す２次元電子ガス層即ち２ＤＥＧ層１６が生じる。この２ＤＥＧ層１６は電流通路即ちチャネルとして機能する。

第２の半導体層４は電子供給層又はバリア層と呼ぶことができるものであり、第１の半導体層３の第１の主面１４の第１及び第５の部分１４ａ、１４ｅの上に配置されている。更に詳しく説明すると、第２の半導体層４は、第１の半導体層３の第１の主面１４の全体に第１の窒化物半導体よりも広いバンドギャップを有する第２の窒化物半導体を例えばＭＯＣＶＤ法で例えば１０〜５０ｎｍの厚さに形成し、その後、第１の半導体層３の第１の主面１４の第２、第３及び第４の部分１４ｂ、１４ｃ、１４ｄの上から第２の窒化物半導体の成長層を選択的に除去することによって形成されている。
第２の半導体層４を形成する第２の窒化物半導体は、ノーマリ状態において第１の半導体層３に２ＤＥＧ層１６を生じさせるために第１の半導体層３の第１の窒化物半導体よりも広いバンドギャップを有する
Ａｌ_aＩｎ_bＧａ_1-a-bＮ（０＜ａ＜１、０≦ｂ＜１、０＜ａ＋ｂ＜１、ｘ＜ａ）
であることが望ましい。本実施例では、上の組成式のｂ＝０に相当するＡｌ_aＧａ_1-aＮ（０＜ａ＜１且つｘ＜ａ）が第２の窒化物半導体として使用されている。上記組成式におけるａの好ましい値は０．２〜０．４であり、より好ましい値はは０．３であり、前述の第１の窒化物半導体を示す組成式のｘよりも大きい。なお、第２の半導体層４をＡｌＧａＮ以外の、ＡｌＩｎＧａＮ等の別の窒化物半導体で形成することもできる。また、第２の半導体層４をｎ型不純物又はｐ型不純物が添加された半導体とすることもできる。
第１の半導体層３を構成する第１の窒化物半導体（ＧａＮ）よりも広いバンドギャップを有し且つ第１の窒化物半導体（ＧａＮ）よりも小さい格子定数を有する第２の半導体層４が第１の半導体層３に対してヘテロ接合すると、両者の界面に沿って２ＤＥＧ層１６が生じる。２ＤＥＧ層１６は周知のように抵抗が極めて小さい電流通路として機能する。

第３の半導体層５は、ゲート構成半導体領域と呼ぶことができるものであり、第１の半導体層３の第１の主面１４の第３の部分１４ｃ上に配置されている。更に詳しく説明すると、第３の半導体層５は、好ましくは第１の半導体層３と同一の第１の窒化物半導体にｐ型不純物を添加された第３の窒化物半導体から成り、例えばＭＯＣＶＤ法で形成されている。第３の半導体層５等を含むゲート領域を形成する時には、先ず第３の半導体層５を得るための第３の窒化物半導体を非選択的に成長させ、次に、第４の半導体層６を得るためにドナー不純物即ちｎ型不純物を添加した第４の窒化物半導体を非選択的に成長させ、次に、第２の主電極６を得るための金属層を非選択的に形成し、しかる後、フォトリソグラフィ技術等で第３の窒化物半導体、第４の窒化物半導体及び金属層を選択的に除去して第３の半導体層５、第４の半導体層６及び第２の主電極６を得る。この時、第１の半導体層３の第１の主面１４の第２及び第４の部分１４ｂ、１４ｄを露出させる。

第３の半導体層５を構成するｐ型不純物が添加された第３の窒化物半導体は、第１の半導体層３を構成する第１の窒化物半導体と同一のＡｌ_xＩｎ_yＧａ_1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）で示すことができる材料にｐ型不純物を添加したものであることが望ましい。本実施例の第３の半導体層５は、上記組成式のｘ＝０、ｙ＝０に相当するＧａＮ（窒化ガリウム）にｐ型不純物（例えばＭｇ）を例えば濃度１×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3にドープしたものから成る。なお、第３の半導体層５をＧａＮ以外のＡｌＧａＮ、ＡｌＩｎＧａＮ、ＩｎＧａＮ等の別の窒化物半導体で形成することもできる。また、第３の半導体層５をｎ型不純物が添加された半導体、又はアンドープの半導体とすることもできる。

第３の半導体層５は、第１の半導体層３の第１の主面１４を基準にしてこれよりも高く且つ第２の半導体層４よりも高い頂面１７、及び４つの側面１８ａ、１８ｂ、１８ｃ、１８ｄを有し、第１の半導体層３の第１の主面１４の第３の部分から第１の主面１４に対して垂直に突出している。第３の半導体層５はゲート電極１０に電圧を印加しないノーマリ状態において第１及び第２の主電極７，８間の電流通路を遮断するように形成されている。この実施例におけるゲート電極１０と絶縁膜９と第３の半導体層５とから成る絶縁ゲート構造即ちＭＩＳゲート構造により第３の半導体層５に空乏層が生じる。従って、ノーマリ状態において電流通路をピンチオフ状態即ち遮断状態することができるように第３の半導体層５の高さＨと長手の対の側面１８ａ、１８ｂ間の幅Ｗとを決定することが望ましい。高さＨと幅Ｗとの比Ｈ／Ｗの値が大きいほど電流通路のピンチオフ状態が得られ易い。なお、この実施例では第３の半導体層５の長手の対の側面１８ａ、１８ｂに絶縁膜９を介してゲート電極１０が設けられているので、対の側面１８ａ、１８ｂの両方から中心に向って延びるように空乏層が生じる。これにより電流通路のピンチオフ状態が容易に得られる。なお、第３の半導体層５に空乏層による電流通路のピンチオフ状態が得られないように第３の半導体層５の高さＨ、幅Ｗ及び不純物濃度を決定することもできる。この場合であっても、第３の半導体層５が比較的抵抗値が大きく且つ第１の半導体層３の第１の主面１４の第２及び第４の部部１４ｂ、１４ｄの近傍に２ＤＥＧ層が形成されないので、漏れ電流は比較的小さい。
ゲート電極１０に電圧を印加すると、第３の半導体層５の長手の対の側面１８ａ、１８ｂに沿って反転層から成るｎチャネルが形成され、これが電流通路となる。

第４の半導体層６はオーミックコンタクト層と呼ぶこともできるものであり、第３の半導体層５の頂面１７上に配置されている。この実施例の第４の半導体層６は、ｎ型不純物を添加した窒化物半導体によって構成されている。即ち、第４の半導体層６は、Ａｌ_xＩｎ_yＧａ_1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）で示すことができる材料にｎ型不純物を添加したものであることが望ましい。本実施例の第４の半導体層６は、上記組成式のｘ＝０、ｙ＝０に相当するＧａＮ（窒化ガリウム）にｎ型不純物（例えばＳｉ）を例えば濃度１×１０¹⁸〜１×１０²⁰ｃｍ^-3にドープしたものから成る。なお、第４の半導体層６をＧａＮ以外のＡｌＧａＮ、ＡｌＩｎＧａＮ、ＩｎＧａＮ等の別の窒化物半導体で形成することもできる。

第１の主電極７は例えばドレイン電極として機能するものであり、図２に示すように第１及び第２の部分７ａ、７ｂを有する。第１の主電極７の第１及び第２の部分７ａ、７ｂは、第２の半導体層４の第１及び第２の部分４ａ、４ｂの上に配置され且つオーミック接触している。第２の半導体層４の第１及び第２の部分４ａ、４ｂは極めて薄く、その縦方向の抵抗は無視できるほど小さいので、第１の主電極７の第１及び第２の部分７ａ、７ｂは、第２の半導体層４を介して２ＤＥＧ層１６に電気的に接続されている。第１の主電極７の第１及び第２の部分７ａ、７ｂは、図１に示すように接続導体２１によって共通の第１のボンディングパッド端子Ｔ１（例えばドレインボンディングパッド端子）に接続されている。第１のボンディングパッド端子Ｔ１には図２に示す単位素子以外の素子の第１の主電極（例えばドレイン電極）も接続されている。

第２の主電極８は例えばソース電極として機能するものであり、第４の半導体層６の上に配置され且つ第４の半導体層６にオーミック接触している。この実施例では、第３の半導体層５の図１における上下の対の側面１８ｃ、１８ｄ及びこれ等に連続する第４の半導体層６の側面は絶縁膜９で覆われているがゲート電極１０で覆われていない。そこで、第２の主電極８は、図１に示す接続導体２２によって共通の第２のボンディングパッド端子Ｔ２（例えばソースボンディングパッド端子）に接続されている。第２のボンディングパッド端子Ｔ２には図２に示す単位素子以外の素子の第２の主電極（例えばソース電極）も接続されている。なお、第３の半導体層５の図１に示す対の側面１８ｃ、１８ｄ及びこれ等に連続する第４の半導体層６の側面を覆うように絶縁膜９が配置され、接続導体２２は絶縁膜９によって第３の半導体層５及び第４の半導体層６から電気的に分離されている。

絶縁膜９は、絶縁ゲート構造即ちＭＩＳゲート構造のため及び半導体の保護のため及び層間絶縁のために設けられており、ＳｉＯ₂等のシリコン酸化物又はＳｉ₂Ｎ₄等のシリコン窒化物で形成される。この実施例での絶縁膜９は、第３の半導体層５の図２に示す対の側面１８ａ、１８ｂのみでなく、第３の半導体層５の図１に示す別の対の側面１８ｃ、１８ｄ、第３の半導体層５の４つの側面１８ａ〜１８ｄに連続する第４の半導体層６の４つの側面、第２の主電極８の上面及び側面、第１の半導体層３の第１の主面１４の露出面である第２及び第４の部分１４ｂ、１４ｄ、及び第２の半導体層４の露出面（上面及び側面）にも形成されている。図２の実施例において、絶縁膜９の第３の半導体層５の側面及び第２の半導体層４と第３の半導体層５との間における第１の半導体層３の露出面を被覆する部分は周知のＭＩＳゲート機能が得られる厚さに形成され、ＭＩＳゲート構造の絶縁膜として使用されている。なお、絶縁膜９の第２の半導体層４を覆う部分を、ＭＩＳゲートに使用する第３の半導体層５の側面を覆う部分よりも厚く形成することが望ましい。

ゲート電極１０は金属層から成り、第３の半導体層５の図２に示す対の側面１８ａ、１８ｂを絶縁膜９を介して覆う第１及び第２の部分１０ａ、１０ｂの他に、第１の半導体層３の第１の主面１４の露出面である第２及び第４の部分１４ｂ、１４ｄを覆う第３及び第４の部分１０ｃ、１０ｄを有する。本実施例では、既に説明したように第３の半導体層５の図１に示す別の対の側面１８ｃ、１８ｄを、絶縁膜９を介して覆うようにゲート電極１０が形成されていない。しかし、第３の半導体層５の図１に示す別の対の側面１８ｃ、１８ｄにも絶縁膜及びゲート電極１０を設けることができる。この場合には、接続導体２２とゲート電極１０との間に層間絶縁膜を配置する。ゲート電極１０の第３の半導体層５の図２に示す対の側面１８ａ、１８ｂを絶縁膜９を介して覆う第１及び第２の部分１０ａ、１０ｂは、第２の主電極８の上に絶縁膜９を介して配置された接続導体２４によって相互に接続されている。接続導体２４はゲート電極１０と同時に形成されている。ゲート電極１０は、図１に示すように接続導体２３を介してゲートボンディングパッド端子Ｇに接続されている。

本実施例の電界効果半導体装置はゲート電極１０の延長部として設けられたフィルドプレート２５を有する。このフィルドプレート２５は第２の半導体層４の第１及び第２の部分４ａ、４ｂの上に絶縁膜９を介して配置され、第１及び第２の半導体層３、４における電界集中を緩和して耐圧を向上させるために寄与する。
背面電極１１は電界効果半導体装置の動作安定化に寄与させるものであり、例えば第２の主電極（ソース電極）８に接続される。なお、背面電極１１を省くこともできる。

次に、ＨＥＭＴに類似した実施例１に従うノーマリオフ型電界効果半導体装置の動作を説明する。電子走行層としての第１の半導体層３の第１の主面１４の第１及び第５の部分１４ａ，１４ｅには電子供給層としての第２の半導体層４が隣接配置されているので、第１の半導体層３の第１の主面１４の第１及び第５の部分１４ａ，１４ｅに沿って、ゲート電極１０に対する電圧印加の有無に無関係に２ＤＥＧ層１６が生じる。これに対し、第１の半導体層３の第１の主面１４の第２、第３及び第４の部分１４ｂ、１４ｃ、１４ｄには電子供給層が接していないので、これ等の近傍に２ＤＥＧ層が生じない。また、第１の半導体層５にも２ＤＥＧ層が生じない。

ゲート電極１０と第２の主電極（ソース電極）８との間に電圧を印加しないノーマリ状態（Ｖ_GS＝０）においては、既に説明したように第３の半導体層５に空乏層が生じ、縦方向電流通路のピンチオフ状態が生じる。また、第１の半導体層３の主面１４の第２及び第４の部分１４ｂ、１４ｄに沿って２DEG層が形成されない。このため、第１及び第２の主電極７，８間に駆動電圧が印加されていても、第１及び第２の主電極７，８間の電流はオフと見なせるレベル以下になり、第１及び第２の主電極７，８間に流れる漏れ電流は極めて小さい。

図３はゲート・ソース間電圧Ｖ_GSが零の状態（ノーマリ状態）で第３の半導体層５の高さＨと幅Ｗとの比Ｈ／Ｗを２段階に変化させた時のドレイン・ソース間電圧Ｖ_DSとドレイン電流Ｉ_Dとの関係を示す。即ち、図３において、
特性線Ａ１はＨ＝０．２５μｍ、Ｗ＝０．５μｍ、Ｈ／Ｗ＝０．５の時のＶ_DSーＩ_D特性を示し、
特性線Ａ２はＨ＝０．５μｍ、Ｗ＝０．５μｍ、Ｈ／Ｗ＝１の時のＶ_DSーＩ_D特性を示す。
この図３の特性線Ａ１、Ａ２の比較から明らかなように、比Ｈ／Ｗが大きくなるに従ってＶ_GS＝０の時のドレイン電流Ｉ_D即ち漏れ電流が小さくなる。各特性線Ａ１、Ａ２において、ドレイン・ソース間電圧Ｖ_DSが２０Ｖ以下の時のドレイン電流Ｉ_Dは零又は微小である。従って、ドレイン・ソース間電圧Ｖ_DSが２０Ｖ以下の時には完全又はほぼ完全なノーマリオフ特性が得られる。
また、ドレイン・ソース間電圧Ｖ_DSが比較的高い領域であってもドレイン電流Ｉ_D即ち漏れ電流は比較的小さい。

ゲート電極１０と第２の主電極（ソース電極）８との間にしきい値以上の所定の電圧Ｖ_GSを印加した状態においては、ＭＩＳゲート構造の原理に従って第３の半導体層５の側面及び第１の半導体層３の一方の主面１４の第２及び第４の部分１４ｂ、１４ｄに沿ってチャネルが生じ、第１及び第２の主電極７，８間に駆動電圧が印加されている時には、第１の主電極７、第２の半導体層４、第１の半導体層３の表面領域、第３の半導体層５の側面領域、第４の半導体層６及び第２の主電極８の経路でドレイン電流Ｉ_Dが流れる。

図４はゲート・ソース間電圧Ｖ_GSがしきい値以上の７．５Ｖの状態で第３の半導体層５の高さＨと幅Ｗとの比Ｈ／Ｗを２段階に変化させた時のドレイン・ソース間電圧Ｖ_DSとドレイン電流Ｉ_Dとの関係を示す。即ち、図４において、
特性線Ｂ１はＨ＝０．２５μｍ、Ｗ＝０．５μｍ、Ｈ／Ｗ＝０．５の時のＶ_DSーＩ_D特性を示し、
特性線Ｂ２はＨ＝０．５μｍ、Ｗ＝０．５μｍ、Ｈ／Ｗ＝１の時のＶ_DSーＩ_D特性を示す。
この図４の特性線Ｂ１及びＢ２の比較から明らかなように、ドレイン・ソース間電圧Ｖ_DSが１０Ｖ以下の範囲では比Ｈ／Ｗの大小にさほど関係なく図３の漏れ電流よりも十分に大きいドレイン電流Ｉ_Dが流れる。

本実施例の電界効果半導体装置は次の効果を有する。
（１）ゲート電極１０の一部を第３の半導体層５の側面に設けることによって、平面的に見たゲート電極１０の占有面積が従来の特許文献１の構造に比べて小さくなる。このため電界効果半導体装置の小型化を図ることができる。また、電界効果半導体装置の平面的に見た面積が従来と同一の場合には、電界効果半導体装置における互いに並列に接続される微小素子（単位素子）の数の増大（集積度向上）を図ることができ、オン抵抗の低減を図ることができる。
（２）第３の半導体層５の幅Ｗの半分（１／２）を、オン時における対の側面１８ａ、１８ｂに沿って生じる各反転層（チャネル）の深さまで狭くすることができる。このため、電界効果半導体装置の小型化を図ることができる。また、電界効果半導体装置の平面的に見た面積が従来と同一の場合には、電界効果半導体装置における互いに並列に接続される微小素子（単位素子）の数の増大（集積度向上）を図ることができ、オン抵抗の低減を図ることができる。
（３）ゲート電極１０と第１の主電極７との間の距離は高耐圧を得るためには長い程良い。本実施例の電界効果半導体装置では、ゲート電極１０と第１の主電極７との間に２ＤＥＧ層１６が生じているので、高耐圧に構成してもオン抵抗が比較的小さくなり、低損失の電界効果半導体装置を提供できる。
（４）第３の半導体層５の対の側面１８ａ、１８ｂに絶縁膜９を介してゲート電極１０が設けられているので、対の側面１８ａ、１８ｂの両方から空乏層が第３の半導体層５の中心に向って広がり、電流通路がピンチオフ状態又は狭くなり、漏れ電流が低減し、良好なノーマリオフ特性を得ることができる。
なお、図２の第３の半導体層５を真性半導体（アンドープ半導体）又はｎ型半導体で形成することもできる。この場合もｐ型半導体の場合と同様な効果を得ることができる。

次に、図５に示す実施例２に従う電界効果半導体装置を説明する。但し、図５及び後述する図６〜図１３において図１及び図２と実質的に同一の部分には同一の参照符号を付してその説明を省略する。図５の電界効果半導体装置は、図２に示されている実施例１に従う電界効果半導体装置における第１の半導体層３の第１の主面１４の第２及び第３の部分１４ｂ、１４ｄを露出させないで第２の半導体層４で覆う点、及び第１の半導体層３と同一のアンドープの半導体（ＧａＮ）から成る変形された第３の半導体層５ａを設けた点を除いて、図２と実質的に同一に構成したものである。

図５においては、第１の半導体層３の第１の主面１４の第１及び第３の部分１４ａ´、１４ｅ´の上に第２の半導体層４の第１及び第２の部分４ａ、４ｂが配置され、第１の半導体層３の第１の主面１４の第２の部分１４ｃ´の上にアンドープの半導体（ＧａＮ）即ち真性半導体から成る第３の半導体層５ａが配置されている。従って、第３の半導体層５ａの側面は第２の半導体層４にヘテロ接合し、このヘテロ接合面に沿っても２ＤＥＧ層１６が生じている。なお、第３の半導体層５ａと第２の半導体層４にヘテロ接合面に沿って２ＤＥＧ層が生じなくとも電界効果半導体装置は動作する。従って、第３の半導体層５ａと第２の半導体層４にヘテロ接合面に沿った２ＤＥＧ層は本発明の必須要件ではない。

図５の実施例２に従う電界効果半導体装置のオフ時には、図２の実施例１と同様に第３の半導体層５ａが電流を阻止する。オン時には、第１の主電極７、第２の半導体層４、第１の半導体層３の表面領域、第３の半導体層５ａの側面領域のチャネル、第４の半導体層６及び第２の主電極８の経路でドレイン電流Ｉ_Dが流れる。
なお、第３の半導体層５ａの側面に沿って２ＤＥＧ層が生じない場合であっても、第３の半導体層５ａにおける第２の半導体層４の側面に隣接する部分の厚みは、第２の半導体層４と同様に極めて薄いので、ここの縦方向の抵抗は無視できるほど極めて小さい。このため、ドレイン電流Ｉ_Dの通路のオン抵抗はさほど大きくならならず、オン時にドレイン電流Ｉ_Dが流れる。

図５の実施例２に従う電界効果半導体装置は、図２の実施例１と実質的に同一のゲート構造を有するので、図２の実施例１と同様な効果を有する。

図６に示す実施例３に従う電界効果半導体装置は、第１の半導体層３の第１の主面１４に露出面を設けないで第２の半導体層４を第３の半導体層５ａ´に隣接させた点、及び第３の半導体層５ａ´をアンドープのＧａＮから成る第１の層５ａ１とｐ型のＧａＮから成る第２の層５ａ２とで構成した点を除いて図２と同一に構成したものである。

図６においては、第１の半導体層３の第１の主面１４の第１及び第３の部分１４ａ´、１４ｅ´の上に第２の半導体層４の第１及び第２の部分４ａ、４ｂが配置され、第１の半導体層３の第１の主面１４の第２の部分１４ｃ´の上に真性半導体の第１の層５ａ１とｐ型の第２の層５ａ２とから成る第３の半導体層５ａ´が配置されている。追加された第１の層５ａ１は、第１の半導体層３と同一のアンドープの窒化物半導体（ＧａＮ）から成る。従って、第１の層５ａ１の側面は第２の半導体層４にヘテロ接合し、２ＤＥＧ層１６が第１の層５ａ１の側面に沿っても生じる。第１の層５ａ１は第１の半導体層３と同一材料から成るので、第１の半導体層３と一体に示すこともできる。
なお、第１の層５ａ１の側面に沿って２ＤＥＧ層が生じない場合であっても、第１の層５ａ１の厚みは、第２の半導体層４と同様に極めて薄いので、ここの縦方向の抵抗は無視できるほど極めて小さい。このため、ドレイン電流Ｉ_Dの通路のオン抵抗はさほど大きくならない。従って、第１の層５ａ１の側面に沿う２ＤＥＧ層は本発明の必須要件ではない。

図６の実施例３に従う電界効果半導体装置のオフ時には、図２の実施例１と同様に第３の半導体層５ａ´のｐ型の第２の層５ａ２が電流を阻止する。オン時には、第１の主電極７、第２の半導体層４、第１の半導体層３の表面領域、第３の半導体層の第１の層５ａ１側面領域、第２の層５ａ２の側面領域、第４の半導体層６及び第２の主電極８の経路でドレイン電流Ｉ_Dが流れる。

図６の実施例３に従う電界効果半導体装置は、図２の実施例１と実質的に同一のゲート構造を有するので、図２の実施例１と同様な効果を有する。
なお、図６において、第２の半導体層４の第１及び第２の部分４ａ、４ｂの間隔を第３の半導体層５ａ´の幅Ｗよりも狭くすることができる。また、第３の半導体層５ａ´の第１の層５ａ１を第１の半導体層３と別な半導体で形成することもできる。また、第２の層５ａ２をｎ型又は真性半導体で形成することもできる。

図７に示す実施例４に従う電界効果半導体装置は、図２に示されている実施例１に従う電界効果半導体装置における第２の主電極（ソース電極）８とゲート接続部分２４との間に絶縁膜９に加えて層間絶縁膜３１を配置し、第２の主電極８とゲート接続部分２４との間の絶縁性を高めた点、及び第１の主電極（ドレイン電極）から絶縁膜９の上に延びたドレインフィルドプレート３２を設けて電界集中を緩和した点を除いて、図２と同一に構成されている。

図７に示す実施例４に従う電界効果半導体装置のゲート構造は、図２と同一であるので、実施例４によっても実施例１と同一の効果を得ることができる。
なお、図７に示す層間絶縁膜３１及びフィルドプレート３２を図２に示されている実施例１のみでなく、これ以外の全ての実施例にも適用することができる。

図８に示す実施例５に従う電界効果半導体装置は、図２に示されている実施例１に従う電界効果半導体装置におけるゲート電極１０の代りに導電性を有する多結晶シリコン層４１とこれを覆う金属層４２とから成るゲート電極１０´を設けた点、第１の半導体層（電子走行層）３と第２の半導体層（電子供給層）４との間にアンドープの窒化物半導体（例えばAlN）から成る周知のスペーサー層４３を配置した点、及び斜線を付して説明的に示す低抵抗接触性改善用のｎ型不純物注入領域４４ａ、４４ｂを第１の主電極７の第１及び第２の部分７ａ、７ｂの下に設けた点を除いて、図２に示されている実施例１の電界効果半導体装置と実質的に同一構成されている。なお、図８に示すスペーサー層４３を第２の半導体層の一部と見なすこともできる。この場合には、本願の請求項おける第２の半導体層は、スペーサー層４３から成る第１の層と図８における第２の半導体層４から成る第２の層との積層体で構成される。

ゲート電極１０´として高不純物濃度の多結晶シリコン層４１を設けると、ＭＩＳゲート構造の品質を高めることができる。
スペーサー層４３は、第２の半導体層（電子供給層）４と第１の半導体層（電子走行層）３との界面におけるバンド端オフセットを大きくし、より大きな移動度を得る効果を有する。
ｎ型不純物注入領域４４ａ、４４ｂは、第１の主電極７の第１及び第２の部分７ａ、７ｂの接触抵抗の低減に寄与する。これにより、第１の主電極７の第１及び第２の部分７ａ、７ｂは２ＤＥＧ層１６に良好に接続される。
図８の実施例５の電界効果半導体装置は、図２と同一の基本構成を有しているので、図２の実施例１と同様な効果を有する。
なお、図８の多結晶シリコン層４１、スペーサー層４３、及びｎ型不純物注入領域４４ａ、４４ｂを図２の実施例１のみでなく、これ以外の全ての実施例にも適用できる。

図９に示す実施例６に従う電界効果半導体装置は、図２に示されている実施例１に従う電界効果半導体装置におけるアンドープのＧａＮから成る第１の半導体層３の代りにｎ⁺型の窒化物半導体（ＧａＮ）から成る第１の半導体層３ａを設けた点、及び図２に示されている第２の半導体層（電子供給層）４に相当するものを設けないで第１の主電極７の第１及び第２の部分７ａ、７ｂを第１の半導体層３ａにオーミック接触させた点を除いて、図２に示されている実施例１の電界効果半導体装置と実質的に同一構成されている。なお、図９の電界効果半導体装置は図２に示されている第２の半導体層（電子供給層）４に相当するものを有さないので、参照符号５で示すものが第２の半導体層となり、参照符号６で示すものが第３の半導体層となる。

図９においては、第１の半導体層３ａの一方の主面１４は第１、第２、第３、第４及び第５の部分１４ａ´、１４ｂ´、１４ｃ´、１４ｄ´、１４ｅ´を順次に有する。第１の主電極７の第１及び第２の部分７ａ、７ｂは第１及び第５の部分１４ａ´、１４ｅ´にオーミック接触し、第１の半導体層３ａの一方の主面１４の第３の部分１４ｃ´の上に第２の半導体層５が配置されている。
この実施例６に従う電界効果半導体装置の第１の半導体層３ａには２ＤＥＧ層が生じないので、オン時に第１の主電極７、第１の半導体層３ａ、第２の半導体層５の側面領域、第３の半導体層６及び第２の主電極８の経路で第１の主電極７と第２の主電極８との間の電流が流れる。
図９に示す実施例６に従う電界効果半導体装置のゲート構造は、図２と同一であるので、実施例６によっても実施例１と同一の効果を得ることができる。
なお、図９に示す第１の半導体層３ａを図２に示されている実施例１のみでなく、これ以外の全ての実施例にも適用することができる。

図１０に示す実施例７に従う電界効果半導体装置は、図２に示されている実施例１に従う電界効果半導体装置におけるアンドープのＧａＮから成る第１の半導体層３の代りにｎ型の窒化物半導体（ＧａＮ）から成る第１の半導体層３ｂを設けた点、及び図２に示されている第２の半導体層（電子供給層）４に相当するものを設ける代りに第１の主電極７の第１及び第２の部分７ａ、７ｂと第１の半導体層３ｂとの間にｎ⁺型半導体（ＧａＮ）から成るオーミックコンタクト層４´の第１及び第２の部分４ａ´、４ｂ´を設けた点を除いて、図２に示されている実施例１の電界効果半導体装置と実質的に同一構成されている。観点を変えると、図１０に示す実施例７に従う電界効果半導体装置は、図９に示されている実施例６に従う電界効果半導体装置にオーミックコンタクト層４´の第１及び第２の部分４ａ´、４ｂ´を付加したものに相当する。
図１０においては、第１の半導体層３ｂの一方の主面１４は第１、第２、第３、第４及び第５の部分１４ａ´、１４ｂ´、１４ｃ´、１４ｄ´、１４ｅ´を順次に有する。オーミックコンタクト層４´の第１及び第２の部分４ａ´、４ｂ´は第１及び第５の部分１４ａ´、１４ｅ´に配置されている。第１の主電極７の第１及び第２の部分７ａ、７ｂは第１及び第５の部分１４ａ´、１４ｅ´にオーミック接触している。第２の半導体層５は第１の半導体層３ｂの一方の主面１４の第３の部分１４ｃ´の上に配置されている。
オーミックコンタクト層４´の第１及び第２の部分４ａ´、４ｂ´は、第１の主電極７の第１及び第２の部分７ａ、７ｂのオーミック接触に寄与する。

図１０に示す実施例６に従う電界効果半導体装置の第１の半導体層３ｂには２ＤＥＧ層が生じないので、オン時に第１の主電極７、オーミックコンタクト層４´、第１の半導体層３ｂ、第２の半導体層５の側面領域、第３の半導体層６及び第２の主電極８の経路で第１の主電極７と第２の主電極８との間の電流が流れる。
図１０に示す実施例７に従う電界効果半導体装置のゲート構造は、図２と同一であるので、実施例７によっても実施例１と同一の効果を得ることができる。
なお、図１０に示す第１の半導体層３ｂ、オーミックコンタクト層４´を図２に示されている実施例１のみでなく、これ以外の全ての実施例にも適用することができる。

図１１に示す実施例８に従う電界効果半導体装置は、ゲート電極１０に電圧が印加されていない時に電流通路を形成することができる抵抗値を有する第３の半導体層５´を設けた点、第４の半導体層６´を第３の半導体層５´の頂面１７の一部に形成した点、第３の半導体層５´の頂面１７の残部（中央部）に第４の半導体層６´と逆の導電型を有する第５の半導体層５３を形成した点を除いて、図２に示されている実施例１の電界効果半導体装置と実質的に同一構成されている。

図１１の第３の半導体層５´は、第１の半導体層３と同一のアンドープの窒化物半導体（ＧａＮ）からなる第１の層５１と、ｐ型不純物が添加された窒化物半導体（ＧａＮ）からなる第２の層５２との積層から成る。なお、第３の半導体層５´の全部を図２と同様にｐ型不純物が添加された窒化物半導体（ＧａＮ）とすることもできる。
第５の半導体層５３は、内蔵ダイオードを形成するため及びボデイーコンタクトを形成するためにｎ型の第４の半導体層６´と逆のｐ型を有し、第３の半導体層５´の頂面１７の中央に配置され、第２の主電極８に接続されている。内蔵ダイオードは等価的に第１の主電極７と第２の主電極８とに対して逆方向に接続され、第１の主電極７の電位が第２の主電極８よりも低い時に導通する。第３の半導体層５´は第５の半導体層５３を介して第２の主電極８に接続されているので、オフ時にアバランシェ効果で発生したキャリアを周知のボデイーコンタクトの作用で第２の主電極８を介して外部に吐き出す機能を有する。
なお、第３の半導体層５´が第２の主電極８に対してオーミックコンタクトする場合にはＰ⁺で示されている第５の半導体層５３を特別に設けたいで第３の半導体層５´に第２の主電極８を直接に接続することもできる。換言すれば、第５の半導体層５３を第３の半導体層５´の延長部で形成することができる。

図１１の第１の主電極７の電位が第２の主電極８よりも高く、且つゲート電極１０に電圧が印加されていない時には、ｎライク半導体と見なせる第１の半導体層３とｐ型の第２の層５２との間が逆バイアス状態となり、更に空乏層によるピンチオフが生じるので、第１の主電極７から第２の主電極８への電流が阻止され、漏れ電流が比較的小さいオフ状態が得られる。図１１の第１の主電極７の電位が第２の主電極８よりも高く、且つゲート電極１０に制御電圧が印加された時には、第３の半導体層５´の側面及び第１の半導体層３の露出面に沿って反転層（チャネル）が形成され、第１の主電極７、第２の半導体層４、第１の半導体層３の表面領域、第３の半導体層５´の側面領域、第４の半導体層６´及び第２の主電極８の経路で電流が流れる。
図１１の第１の主電極７の電位が第２の主電極８よりも低く、且つゲート電極１０に電圧が印加されていない時には、ｎライク半導体と見なせる第１の半導体層３とｐ型の第２の層５２との間が順バイアス状態となり、第２の主電極、ダイオード用半導体層５３、第３の半導体層５´、第１の半導体層３の表面領域、第２の半導体層４、及び第１の主電極７の経路で逆方向電流が流れる。従って、図１１に示す実施例８に従う電界効果半導体装置は、ＭＩＳトランジスタと逆方向ダイオードとの並列接続回路と等価であって、回生電流が流れるインバータ回路等に有用である。
図１１に示す実施例８に従う電界効果半導体装置は、上記効果の他に実施例１と同様な効果も有する。
なお、図１１に示す第２の主電極８を、第５の半導体層５３を介して第３の半導体層５´（ボデイー領域）に接続する構成を、図１１の実施例以外の全ての実施例にも適用することができる。即ち、全ての実施例において、ボデイー領域としての第３の半導体層５、５ａを第２の主電極８に接続することができる。

図１２に示す実施例９に従う電界効果半導体装置は、図９のｎ⁺型の第３の半導体層６を分割された２つのｎ⁺型の第３の半導体層６´に変えた点、及び逆方向ダイオード及びボデイーコンタクト用の第４の半導体層５３を設けた点を除いて図９と同一に構成したものである。従って、図１２において図９及び図１１と同一の部分には同一の参照符号を付し、その説明を省略する。

図１２の第１の主電極７の電位が第２の主電極８よりも高く、且つゲート電極１０に電圧が印加されていない時には、ｎ⁺型の第１の半導体層３ａとｐ型の第２の半導体層５との間が逆バイアス状態となり、更に空乏層によるピンチオフにより第１の主電極７から第２の主電極８への電流が阻止され、漏れ電流が比較的小さいオフ状態が得られる。図１２の第１の主電極７の電位が第２の主電極８よりも高く、且つゲート電極１０に制御電圧が印加された時には、第３の半導体層５の側面に沿って反転層（チャネル）が形成され、第１の主電極７、第１の半導体層３ａ、第３の半導体層５の側面領域、第４の半導体層６´及び第２の主電極８の経路で電流が流れる。
図１２の第１の主電極７の電位が第２の主電極８よりも低く、且つゲート電極１０に電圧が印加されていない時には、ｎ型第１の半導体層３ａとｐ型の第２の半導体層５との間が順バイアス状態となり、第２の主電極、第４の半導体層５３、第２の半導体層５、第１の半導体層３ａ及び第１の主電極７の経路で逆方向電流が流れる。従って、図１２に示す実施例９に従う電界効果半導体装置は、図１１に示す実施例８に従う電界効果半導体装置と同様な効果を得ることができる。
なお、なお、図１２に示す逆方向ダイオードを得る構成を、図９に示されている実施例６のみでなく、図１０に示す実施例７等にも適用することができる。また、図１２の第２の半導体層５を図１１の第１及び第２の層５１，５２から成る第２の半導体層５´に変形することができる。

図１３に示す実施例１０に従う電界効果半導体装置は、図２のｐ型の第３の半導体層５の代わりにｎ型の第３の半導体層５ｂを設け、この他は図２の実施例１と同一に構成したものである。即ち、第４の半導体層６と同一の導電型を有する第３の半導体層５ｂを設け、この他は図２の実施例１と同一に構成したものである。ｎ型の第３の半導体層５ｂはｎ⁺型の第４の半導体層６よりも低いｎ型不純物濃度を有する。ノーマリ状態では図２の実施例１と同様に空乏層によってピンチオフ又はこれに近い状態になるように第３の半導体層５ｂが形成されている。これにより漏れ電流の小さいノーマリオフ特性が得られる。ゲート電極１０と第２の主電極８との間に正の制御電圧が印加された時には、空乏層が消滅し、また第３の半導体層５ｂに電子が誘起され、第３の半導体層５ｂが電流通路として機能し、第１の主電極７と第２の主電極８との間にドレイン電流が流れる。
図１３の実施例１０に従う電界効果半導体装置は図２の実施例１と同様なＭＩＳゲート構造を有するので、図２の実施例１と同様な効果を得ることができる。
なお、図１３の第３の半導体層５ｂと第４の半導体層６とをそれぞれｐ型半導体にすることもできる。
また、図７及び図８の第３の半導体層５、図５の第３の半導体層５ａ、図６の第３の半導体層５ａ´の第２の部分５ａ２_、並びに図９及び図１０の第２の半導体層５を電流通路となり得るｎ型半導体にすることができる。この場合には、図１３と同様にノーマリ状態においてＭＩＳゲート構造による空乏層により半導体層５又は５ａ又は５ａ´の電流通路がピンチオフ状態になり、ゲート電極１０にゲート電圧を印加した時に空乏層が消滅し、半導体層５又は５ａ又は５ａ´が電流通路となる。また、図５〜１０において、ｎ⁺で示す第５の半導体層６又は第３の半導体層６をｐ型又はｐ⁺型半導体にすることが出来る。

本発明は、上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
（１）各層３、３ａ、３ｂ、４、４´、５、５´、５ａ、６、６´、５３を、ＧａＮ、AｌＧａＮ以外のIｎＧａＮ、ＡｌｌｎＧａＮ、ＡｌＮ、ＩｎＡｌＮ、ＡｌＰ、ＧａＰ、ＡｌｌｎＰ、ＧａｌｎＰ、ＡｌＧａＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＰ，ＩｎＮ、ＧａＡｓＰ等の別の３−５族化合物半導体、又は更に別の化合物半導体で形成することができる。
（２）各実施例の基板１をシリコン以外のＳｉＣ、ＧａＮ、ＡｌＮ等の半導体、又はサファイア、セラミックス等絶縁体で形成することができる。
（３） 各実施例の第２の半導体層４をｐ型半導体から成る正孔供給層に置き換えることができる。この場合には、２ＤＥＧ層１６に対応する領域に２次元キャリアガス層として２次元正孔ガス層が生じる。
（４）第２の半導体層（電子供給層）４と第１の主電極７との間にコンタクト層を設けることができる
（５）ノーマリオン型の電界効果装置にも本発明を適用することができる。
（６） 各実施例の電界効果半導体装置を、図２、及び図５〜図１３に示す単位素子のみで構成することができる。また、図２、及び図５〜図１３において、第２の半導体層（電子供給層）４の第２の部分４ｂ、及び第１の主電極７の第２の部分７ｂを省いた構成の電界効果半導体装置とすることができる。

本発明の実施例１の電界効果半導体装置の一部を概略的に示す平面図である。 図１のＡ−Ａ線を拡大して示す断面図である。 ゲート・ソース間電圧Ｖ_GSが零のドレイン・ソース間電圧Ｖ_DSとドレイン電流Ｉ_Dとの関係を示す図である。 ゲート・ソース間に所定の電圧を印加した時のドレイン・ソース間電圧Ｖ_DSとドレイン電流Ｉ_Dとの関係を示す図である。 実施例２の電界効果半導体装置を図２と同様に示す断面図である。 実施例３の電界効果半導体装置を図２と同様に示す断面図である。 実施例４の電界効果半導体装置を図２と同様に示す断面図である。 実施例５の電界効果半導体装置を図２と同様に示す断面図である。 実施例６の電界効果半導体装置を図２と同様に示す断面図である。 実施例７の電界効果半導体装置を図２と同様に示す断面図である。 。 実施例８の電界効果半導体装置を図２と同様に示す断面図である。 実施例９の電界効果半導体装置を図２と同様に示す断面図である。 実施例１０の電界効果半導体装置を図２と同様に示す断面図である。

符号の説明

１ 基板
３ 第１の半導体層（電子走行層）
４ 第２の半導体層（電子供給層）
５ 第３の半導体層
６ 第４の半導体層
７ 第１の主電極
８ 第２の主電極
９ 絶縁膜
１０ ゲート電極

Claims (18)

1. 互いに対向する第１及び第２の主面（１４，１５）を有する第１の半導体層（３）と、
   前記第１の半導体層（３）の前記第１の主面（１４）の一部上に配置され且つ２次元キャリアガス層を前記第１の半導体層に生じさせる性質を有している材料で形成されている第２の半導体層（４）と、
   前記第１の半導体層（３）の前記第１の主面（１４）における前記第２の半導体層（４）が配置された位置（１４ａ）から離間した位置（１４ｃ）上に配置され且つ頂面と側面とを有している第３の半導体層（５）と、
   前記第３の半導体層（５）の前記頂面上に配置され且つ前記第３の半導体層（５）よりも低い抵抗率を有している第４の半導体層（６又は６´）と、
   前記第１の半導体層（３）と前記第２の半導体層（４）との界面に沿って生じている２次元キャリアガス層に電気的に接続された第１の主電極（７）と、
   前記第４の半導体層（６又は６´）の上に配置され且つ前記第４の半導体層（６又は６´）に電気的に接続された第２の主電極（８）と、
   前記第３の半導体層（５）の側面及び前記第２の半導体層（４）と前記第３の半導体層（５）との間における前記第１の半導体層（３）の露出面を被覆している絶縁膜（９）と、
   前記絶縁膜（９）を介して前記第３の半導体層（５）及び前記第１の半導体層（３）の露出面に対向配置されたゲート電極（１０）と
   を備えていることを特徴とする電界効果半導体装置。
2. 前記第２の半導体層（４）は互いに離間している第１及び第２の部分（４ａ，４ｂ）を有し、
   前記第３の半導体層（５）は、前記第１の半導体層（３）の前記第１の主面（１４）における前記第２の半導体層（４）の前記第１及び第２の部分（４ａ，４ｂ）が配置された位置（１４ａ，１４ｅ）の間に配置され、
   前記第１の半導体層（３）の前記第１の主面（１４）における、前記第２の半導体層（４）の前記第１及び第２の部分（４ａ，４ｂ）と前記第３の半導体層（５）との間に露出している部分（１４ｂ、１４ｄ）は、前記絶縁膜（９）を介して前記ゲート電極（１０）で覆われ、
   前記第１の主電極（７）は、前記第２の半導体層（４）の前記第１及び第２の部分（４ａ，４ｂ）と前記第１の半導体層（３）との界面に沿って生じる２次元キャリアガス層に電気的に接続された第１及び第２の部分（７ａ，７ｂ）を有していることを特徴とする請求項１記載の電界効果半導体装置。
3. 互いに対向する第１及び第２の主面（１４，１５）を有する第１の半導体層（３）と、
   前記第１の半導体層（３）の前記第１の主面（１４）の一部上に配置され且つ２次元キャリアガス層を前記第１の半導体層に生じさせる性質を有している材料で形成されている第２の半導体層（４）と、
   前記第１の半導体層（３）の前記第１の主面（１４）の前記第２の半導体層（４）が配置された第１の部分（１４ａ´）に隣接する第２の部分（１４ｃ´）上に配置され且つ前記第２の半導体層（４）に隣接する部分を有し且つ前記第２の半導体層（４）よりも厚く形成され且つ頂面と側面とを有している第３の半導体層（５ａ）と、
   前記第３の半導体層（５ａ）の前記頂面上に配置され且つ前記第３の半導体層（５ａ）よりも低い抵抗率を有している第４の半導体層（６又は６´）と、
   前記第１の半導体層（３）と前記第２の半導体層（４）との界面に沿って生じる２次元キャリアガス層に電気的に接続された第１の主電極（７）と、
   前記第４の半導体層（６又は６´）の上に配置され且つ前記第４の半導体層（６又は６´）に電気的に接続された第２の主電極（８）と、
   前記第３の半導体層（５）の側面を被覆している絶縁膜（９）と
   前記絶縁膜（９）を介して前記第３の半導体層（５）に対向配置されたゲート電極（１０）と、
   を備えていることを特徴とする電界効果半導体装置。
4. 前記第２の半導体層（４）は、互いに離間している第１及び第２の部分（４ａ，４ｂ）を有し、
   前記第３の半導体層（５ａ）は前記第１の半導体層（３）の前記第１の主面（１４）における前記第２の半導体層（４）の前記第１の部分（４ａ）と前記第２の部分（４ｂ）との間の部分（１４ｃ´）上に配置され、
   前記第１の主電極（７）は、前記第２の半導体層（４）の前記第１及び第２の部分（４ａ，４ｂ）と前記第１の半導体層（３）との間の界面に沿って生じる２次元キャリアガス層に電気的に接続された第１及び第２の部分（７ａ，７ｂ）を有していることを特徴とする請求項３記載の電界効果半導体装置。
5. 前記第１の半導体層（３）の前記第１の主面（１４）が延びる方向における前記第３の半導体層（５）の幅（Ｗ）及び前記第１の半導体層（３）の前記第１の主面（１４）に対して垂直方向における前記第３の半導体層の高さ（Ｈ）は、ノーマリ状態において前記ゲート電極（１０）と前記絶縁膜（９）と前記第３の半導体層（５）とからなる絶縁ゲート構造に起因して生じる空乏層によって電流通路がピンチオフ状態になるように設定されていることを特徴とする請求項１乃至４のいずれか１つに記載の電界効果半導体装置。
6. 前記第３の半導体層（５ａ）は、前記第１の半導体層（３）及び前記第２の半導体層（４）に隣接配置され且つ２次元キャリアガス層が生じる材料から成る第１の層（５ａ１）と、前記第１の層（５ａ１）の上に配置され且つ前記ゲート電極（１０）に電圧が印加された時にチャネルが生じる材料から成る第２の層（５ａ２）とから成ることを特徴とする請求項３又は４記載の電界効果半導体装置。
7. 互いに対向する第１及び第２の主面（１４，１５）を有し且つ導電型決定不純物が添加されている第１の半導体層（３ａ）と、
   前記第１の半導体層（３ａ）の前記第１の主面（１４）の一部（１４ｃ´）上に配置され且つ頂面と側面とを有している第２の半導体層（５）と、
   前記第２の半導体層（５）の前記頂面上に配置され且つ前記第２の半導体層（５）よりも低い抵抗率を有している第３の半導体層（６又は６´）と、
   前記第１の半導体層（３ａ）の前記第１の主面（１４）における前記第２の半導体層（５）から離間した部分（１４ａ´）上に直接に又はオーミックコンタクト層（４ａ´）を介して配置され且つ前記第１の半導体層（３ａ）に電気的に接続されている第１の主電極（７）と、
   前記第３の半導体層（６又は６´）の上に配置され且つ前記第３の半導体層（６又は６´）に電気的に接続されている第２の主電極（８）と、
   前記第２の半導体層（５）の側面を被覆している絶縁膜（９）と、
   前記絶縁膜（９）に隣接配置されたゲート電極（１０）と、
   を備えていることを特徴とする電界効果半導体装置。
8. 前記第１の半導体層（３ａ）の前記第１の主面（１４）は第１、第２、第３、第４及び第５の部分（１４ａ´、１４ｂ´、１４ｃ´、１４ｄ´、１４ｅ´）を順次に有し、
   前記第２の半導体層（５）は前記第１の半導体層（３ａ）の前記第１の主面（１４）の前記第３の部分（１４ｃ´）上に配置され、
   前記第１の主電極（７）は、前記第１の半導体層（３ａ）の前記第１の主面（１４）の前記第１及び第５の部分（１４ａ´、１４ｅ´）の上に直接に又はオーミックコンタクト層（４ａ´、４ｂ´）を介して配置された第１及び第２の部分（７ａ，７ｂ）を有していることを特徴とする請求項７記載の電界効果半導体装置。
9. 前記第１の半導体層（３ａ又は３ｂ）の前記第１の主面（１４）が延びる方向における前記第２の半導体層（５）の幅（Ｗ）及び前記第１の半導体層（３ａ又は３ｂ）の前記第１の主面（１４）に対して垂直方向における前記第２の半導体層（５）の高さ（Ｈ）は、ノーマリ状態において前記ゲート電極（１０）と前記絶縁膜（９）と前記第２の半導体層（５）とからなる絶縁ゲート構造に起因して生じる空乏層よって電流通路がピンチオフ状態になるように設定されていることを特徴とする請求項７又は８記載の電界効果半導体装置。
10. 前記第２の主電極（８）の上に電気的分離用絶縁膜（９及び／又は３１）が形成され、前記電気的分離用絶縁膜の上に前記ゲート電極（１０）の相互接続導体（２４）が配置されていることを特徴とする請求項１乃至９のいずれか１つに記載の電界効果半導体装置。
11. 前記第４の半導体層（６´）は前記第３の半導体層（５又は５´）の頂面の一部のみに配置され、
    前記頂面の残部に前記第４の半導体層（６´）と逆の導電型を有する第５の半導体層（５３）が配置され、
    前記第５の半導体層（５３）は前記第２の主電極（８）に接続されていることを特徴とする請求項１乃至６のいずれか１つに記載の電界効果半導体装置。
12. 前記第３の半導体層（６´）は前記第２の半導体層（５）の頂面の一部のみに配置され、
    前記頂面の残部に前記第３の半導体層（６´）と逆の導電型を有する第４の半導体層（５３）が配置され、
    前記第４の半導体層（５３）は前記第２の主電極（８）に接続されていることを特徴とする請求項７又は８記載の電界効果半導体装置。
13. 前記第３の半導体層（５又は５´）は、ｐ型又はｎ型又は真性の半導体から成ることを特徴とする請求項１乃至６のいずれか１つに記載の電界効果半導体装置。
14. 前記第２の半導体層（５）は、ｐ型又はｎ型又は真性の半導体から成ることを特徴とする請求項７又は８記載の電界効果半導体装置。
15. 前記第４の半導体層（６又は６´）は前記第３の半導体層（５又は５´）と反対の導電型を有する半導体から成ることを特徴とする請求項１乃至６のいずれか１つに記載の電界効果半導体装置。
16. 前記第３の半導体層（６又は６´）は前記第２の半導体層（５又は５´）と反対の導電型を有する半導体から成ることを特徴とする請求項７又は８記載の電界効果半導体装置。
17. 前記第４の半導体層（６又は６´）は前記第３の半導体層（５又は５´）と同一の導電型を有する半導体から成ることを特徴とする請求項１乃至６のいずれか１つに記載の電界効果半導体装置。
18. 前記第３の半導体層（６又は６´）は前記第２の半導体層（５又は５´）と同一の導電型を有する半導体から成ることを特徴とする請求項７又は８記載の電界効果半導体装置。

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