JPH05160408A - 電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置 - Google Patents
電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置Info
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- JPH05160408A JPH05160408A JP3320383A JP32038391A JPH05160408A JP H05160408 A JPH05160408 A JP H05160408A JP 3320383 A JP3320383 A JP 3320383A JP 32038391 A JP32038391 A JP 32038391A JP H05160408 A JPH05160408 A JP H05160408A
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Abstract
(57)【要約】
【目的】ＳＧＴ類似の構造で、微細化して優れた特性を
得ることができる電界効果トランジスタを提供すること
を目的とする。 【構成】中心部をチャネルとするｎ型の柱状シリコン１
の周囲を取り囲むようにゲート絶縁膜６を介してｐ+ 型
ゲート電極７が形成され、柱状シリコン１の両端部にそ
れぞれｎ+ 型層２，３を介してソース電極４，ドレイン
電極５が形成され、ゲート電極７に与えるバイアスによ
って柱状シリコン１の外周部から中心部に向かって伸び
る空乏層を制御することによりチャネル電流が制御され
る。
得ることができる電界効果トランジスタを提供すること
を目的とする。 【構成】中心部をチャネルとするｎ型の柱状シリコン１
の周囲を取り囲むようにゲート絶縁膜６を介してｐ+ 型
ゲート電極７が形成され、柱状シリコン１の両端部にそ
れぞれｎ+ 型層２，３を介してソース電極４，ドレイン
電極５が形成され、ゲート電極７に与えるバイアスによ
って柱状シリコン１の外周部から中心部に向かって伸び
る空乏層を制御することによりチャネル電流が制御され
る。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
とこれを用いたダイナミック型半導体記憶装置に関す
る。
とこれを用いたダイナミック型半導体記憶装置に関す
る。
【０００２】
【従来の技術】電界効果トランジスタの一つとして、Ｓ
ＧＴ（Ｓurrounding Ｇate Ｔransistor ）が知られて
いる。これは、柱状半導体層の周囲を取り囲むようにゲ
ート絶縁膜を介してゲート電極を配設し、柱状半導体層
の上下にソース領域，ドレイン領域を形成して得られ
る。ＳＧＴは、柱状半導体層の外周部をチャネル領域と
して用いた一種の縦型ＭＯＳトランジスタである。微細
な柱状半導体層を基板に配列形成して、ＳＧＴを用いた
メモリセルを集積構成することにより、高集積化ダイナ
ミック型半導体記憶装置（ＤＲＡＭ）を実現することも
提案されている。
ＧＴ（Ｓurrounding Ｇate Ｔransistor ）が知られて
いる。これは、柱状半導体層の周囲を取り囲むようにゲ
ート絶縁膜を介してゲート電極を配設し、柱状半導体層
の上下にソース領域，ドレイン領域を形成して得られ
る。ＳＧＴは、柱状半導体層の外周部をチャネル領域と
して用いた一種の縦型ＭＯＳトランジスタである。微細
な柱状半導体層を基板に配列形成して、ＳＧＴを用いた
メモリセルを集積構成することにより、高集積化ダイナ
ミック型半導体記憶装置（ＤＲＡＭ）を実現することも
提案されている。
【０００３】ところがＳＧＴは、基本的に前述のように
表面チャネルを用いたＭＯＳトランジスタである。この
ため、柱状半導体層が微細径のものとなると、柱状半導
体層を異方性エッチング等により加工する際に表面に形
成される微細な凹凸が素子特性に大きな影響を及ぼして
くる。具体的には、柱状半導体層表面の凹凸によるキャ
リア散乱により素子のコンダクタンスが低下すること、
多くのＳＧＴを配列形成した場合に各柱状半導体層の表
面状態が異なるために特性のばらつきが大きくなるこ
と、等が問題になる。特にＳＧＴをＤＲＡＭ等の大規模
集積回路用の素子として用いた場合には、集積回路の信
頼性が大きな問題になる。
表面チャネルを用いたＭＯＳトランジスタである。この
ため、柱状半導体層が微細径のものとなると、柱状半導
体層を異方性エッチング等により加工する際に表面に形
成される微細な凹凸が素子特性に大きな影響を及ぼして
くる。具体的には、柱状半導体層表面の凹凸によるキャ
リア散乱により素子のコンダクタンスが低下すること、
多くのＳＧＴを配列形成した場合に各柱状半導体層の表
面状態が異なるために特性のばらつきが大きくなるこ
と、等が問題になる。特にＳＧＴをＤＲＡＭ等の大規模
集積回路用の素子として用いた場合には、集積回路の信
頼性が大きな問題になる。
【０００４】
【発明が解決しようとする課題】以上のようにＳＧＴ
は、微細化された時に特性の劣化やばらつきが大きな問
題となる。本発明は、ＳＧＴ類似の構造で、微細化して
優れた特性を得ることができる電界効果トランジスタを
提供することを目的とする。本発明はまた、その様な電
界効果トランジスタを用いて特性および信頼性向上を図
ったＤＲＡＭを提供することを目的とする。
は、微細化された時に特性の劣化やばらつきが大きな問
題となる。本発明は、ＳＧＴ類似の構造で、微細化して
優れた特性を得ることができる電界効果トランジスタを
提供することを目的とする。本発明はまた、その様な電
界効果トランジスタを用いて特性および信頼性向上を図
ったＤＲＡＭを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタは、中心部をチャネルとする第１導電型の柱
状半導体と、この柱状半導体の周囲を取り囲むようにゲ
ート絶縁膜を介して形成されたゲート電極と、柱状半導
体の両端部にそれぞれ形成されたソース，ドレイン電極
とを備え、ゲート電極に与えるバイアスによって柱状半
導体の外周部から中心部に向かって伸びる空乏層を制御
することによりチャネル電流が制御されることを特徴と
する。
ランジスタは、中心部をチャネルとする第１導電型の柱
状半導体と、この柱状半導体の周囲を取り囲むようにゲ
ート絶縁膜を介して形成されたゲート電極と、柱状半導
体の両端部にそれぞれ形成されたソース，ドレイン電極
とを備え、ゲート電極に与えるバイアスによって柱状半
導体の外周部から中心部に向かって伸びる空乏層を制御
することによりチャネル電流が制御されることを特徴と
する。
【０００６】本発明に係るＤＲＡＭは、１トランジスタ
／１キャパシタのメモリセルを有し、メモリセルのトラ
ンジスタが、第１導電型の柱状半導体と、この柱状半導
体の周囲を取り囲むようにゲート絶縁膜を介して形成さ
れたゲート電極と、前記柱状半導体の両端部にそれぞれ
形成されたソース，ドレイン領域とを備え、ゲート電極
に与えるバイアスによって柱状半導体の外周部から中心
部に向かって伸びる空乏層を制御することによりチャネ
ル電流が制御されることを特徴とする。
／１キャパシタのメモリセルを有し、メモリセルのトラ
ンジスタが、第１導電型の柱状半導体と、この柱状半導
体の周囲を取り囲むようにゲート絶縁膜を介して形成さ
れたゲート電極と、前記柱状半導体の両端部にそれぞれ
形成されたソース，ドレイン領域とを備え、ゲート電極
に与えるバイアスによって柱状半導体の外周部から中心
部に向かって伸びる空乏層を制御することによりチャネ
ル電流が制御されることを特徴とする。
【０００７】
【作用】本発明による電界効果トランジスタは、柱状半
導体の中心部が電流チャネルとして用いられ、外周部か
ら中心部に向かって伸びる空乏層の制御によってチャネ
ル電流が制御される。したがって柱状半導体の加工時に
生じる表面損傷によりコンダクタンスが低下したり、素
子特性がばらつくといったことがない。
導体の中心部が電流チャネルとして用いられ、外周部か
ら中心部に向かって伸びる空乏層の制御によってチャネ
ル電流が制御される。したがって柱状半導体の加工時に
生じる表面損傷によりコンダクタンスが低下したり、素
子特性がばらつくといったことがない。
【０００８】本発明による電界効果トランジスタは、動
作原理的には接合型電界効果トランジスタ（ＪＦＥＴ）
と同様であるが、ゲート電極部はＭＯＳ構造となってい
るため、ＪＦＥＴと異なり原理的にゲートのリーク電流
はない。柱状半導体を取り囲むようにゲート電極が形成
されるから、チャネル制御性がよく、ＪＦＥＴより優れ
た素子特性が得られる。
作原理的には接合型電界効果トランジスタ（ＪＦＥＴ）
と同様であるが、ゲート電極部はＭＯＳ構造となってい
るため、ＪＦＥＴと異なり原理的にゲートのリーク電流
はない。柱状半導体を取り囲むようにゲート電極が形成
されるから、チャネル制御性がよく、ＪＦＥＴより優れ
た素子特性が得られる。
【０００９】更に本発明による電界効果トランジスタ
は、ＳＧＴと類似の構造ではあるが、ソース，ドレイン
にｐｎ接合を有しない点でＳＧＴとは異なる。ＭＯＳＦ
ＥＴの変形であるＳＧＴでは、微細化されるとドレイン
近傍での高電界によるホットキャリアの発生が信頼性上
問題になるが、本発明による電界効果トランジスタでは
原理的にこの問題がなくなり、高い信頼性が得られる。
は、ＳＧＴと類似の構造ではあるが、ソース，ドレイン
にｐｎ接合を有しない点でＳＧＴとは異なる。ＭＯＳＦ
ＥＴの変形であるＳＧＴでは、微細化されるとドレイン
近傍での高電界によるホットキャリアの発生が信頼性上
問題になるが、本発明による電界効果トランジスタでは
原理的にこの問題がなくなり、高い信頼性が得られる。
【００１０】本発明によるＤＲＡＭは、この様な電界効
果トランジスタを用いることにより、ＳＧＴを用いた場
合と同様に高密度集積化が可能であり、しかもＳＧＴを
用いた場合の特性上の問題がなくなって高信頼性が実現
できる。
果トランジスタを用いることにより、ＳＧＴを用いた場
合と同様に高密度集積化が可能であり、しかもＳＧＴを
用いた場合の特性上の問題がなくなって高信頼性が実現
できる。
【００１１】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。なお以下の実施例では、全てｎチャネルの場
合を説明するが、各部の導電型を逆にしたｐチャネルと
することが可能である。
説明する。なお以下の実施例では、全てｎチャネルの場
合を説明するが、各部の導電型を逆にしたｐチャネルと
することが可能である。
【００１２】図１(a) (b) は、本発明の一実施例に係る
電界効果トランジスタの平面図とそのＡ−Ａ′断面図で
ある。低濃度のｎ型柱状シリコン１の両端部にそれぞ
れ、高濃度のｎ+ 型層２，３を介してオーミック接触す
るソース電極４，ドレイン電極５が形成されている。図
の上下いずれがソース，ドレインであってもよいが、以
下の説明では便宜上、上がドレインとする。柱状シリコ
ン１の外周にはこれを取り囲むようにゲート絶縁膜６を
介してゲート電極が７が形成されている。
電界効果トランジスタの平面図とそのＡ−Ａ′断面図で
ある。低濃度のｎ型柱状シリコン１の両端部にそれぞ
れ、高濃度のｎ+ 型層２，３を介してオーミック接触す
るソース電極４，ドレイン電極５が形成されている。図
の上下いずれがソース，ドレインであってもよいが、以
下の説明では便宜上、上がドレインとする。柱状シリコ
ン１の外周にはこれを取り囲むようにゲート絶縁膜６を
介してゲート電極が７が形成されている。
【００１３】柱状シリコン１は、この例では円柱状であ
って、好ましくはその径を約１μm以下、さらに好まし
くは０．４μm 以下とする。ゲート絶縁膜６は例えば、
シリコン酸化膜，シリコン窒化膜またはこれらの複合膜
である。ゲート絶縁膜６の膜厚は、ゲート電極７に印加
されるバイアスにより絶縁破壊されない範囲でできるだ
け薄く形成される。例えばシリコン酸化膜を用いた場
合、素子の初期的および長期的信頼性を保証する観点か
ら、シリコン酸化膜内の電界が４ＭＶ／cmを越えないよ
うな膜厚が選ばれる。ゲート電極７にはｐ型不純物が固
溶限界程度まで十分高濃度にドープされることが好まし
い。
って、好ましくはその径を約１μm以下、さらに好まし
くは０．４μm 以下とする。ゲート絶縁膜６は例えば、
シリコン酸化膜，シリコン窒化膜またはこれらの複合膜
である。ゲート絶縁膜６の膜厚は、ゲート電極７に印加
されるバイアスにより絶縁破壊されない範囲でできるだ
け薄く形成される。例えばシリコン酸化膜を用いた場
合、素子の初期的および長期的信頼性を保証する観点か
ら、シリコン酸化膜内の電界が４ＭＶ／cmを越えないよ
うな膜厚が選ばれる。ゲート電極７にはｐ型不純物が固
溶限界程度まで十分高濃度にドープされることが好まし
い。
【００１４】この実施例による電界効果トランジスタの
動作は次の通りである。柱状シリコン１の外周部には薄
いゲート絶縁膜６を介してｐ+ 型のゲート電極７が形成
されているため、ゲートバイアスを与えない状態でも外
周部から中心部に向かってある程度の幅の空乏層が伸び
た状態となる。そして、ドレイン・ソース間に所定の正
電圧を印加すると柱状シリコン１の中心部をチャネルと
してドレイン電流ＩDが流れる。図１(b) には、このと
きの柱状シリコン１内に伸びる空乏層の様子を破線で示
している。
動作は次の通りである。柱状シリコン１の外周部には薄
いゲート絶縁膜６を介してｐ+ 型のゲート電極７が形成
されているため、ゲートバイアスを与えない状態でも外
周部から中心部に向かってある程度の幅の空乏層が伸び
た状態となる。そして、ドレイン・ソース間に所定の正
電圧を印加すると柱状シリコン１の中心部をチャネルと
してドレイン電流ＩDが流れる。図１(b) には、このと
きの柱状シリコン１内に伸びる空乏層の様子を破線で示
している。
【００１５】ゲート絶縁膜６の膜厚が十分薄いものとす
ると、ゲート電極７，ドレイン電極５およびソース電極
４を等電位にした時の柱状シリコン１内に外周部から伸
びる空乏層の幅Ｗは、近似的に、
ると、ゲート電極７，ドレイン電極５およびソース電極
４を等電位にした時の柱状シリコン１内に外周部から伸
びる空乏層の幅Ｗは、近似的に、
【００１６】 Ｗ〜[{２εｋＴ（Ｎ1 ＋Ｎ2 ）／ｑ2 Ｎ1 Ｎ2 ｝ｌｎ（Ｎ1 Ｎ2 ／ｎi 2 )]0.5 で表される。ここで、εは柱状シリコン１の誘電率、ｋ
はボルツマン定数、Ｔは絶対温度、ｑは電気素量、Ｎ1
は柱状半導体１の不純物濃度、Ｎ2はｐ+ 型ゲート電極
７の不純物濃度、ｎi は柱状シリコン１の真性キャリア
濃度である。
はボルツマン定数、Ｔは絶対温度、ｑは電気素量、Ｎ1
は柱状半導体１の不純物濃度、Ｎ2はｐ+ 型ゲート電極
７の不純物濃度、ｎi は柱状シリコン１の真性キャリア
濃度である。
【００１７】ゲート電極７に印加するバイアス電圧ＶGS
を負方向に大きくすると、柱状シリコン１内に伸びる空
乏層の幅は拡がり、それだけチャネル幅が狭くなる。ゲ
ートバイアス電圧ＶGSがある値を越えると、柱状シリコ
ン１の径が小さい場合にはチャネルが消失して、ドレイ
ン電流は流れなくなる。以上のようにしてゲート電極７
によりチャネル電流の制御がなされる。
を負方向に大きくすると、柱状シリコン１内に伸びる空
乏層の幅は拡がり、それだけチャネル幅が狭くなる。ゲ
ートバイアス電圧ＶGSがある値を越えると、柱状シリコ
ン１の径が小さい場合にはチャネルが消失して、ドレイ
ン電流は流れなくなる。以上のようにしてゲート電極７
によりチャネル電流の制御がなされる。
【００１８】この実施例の素子の特性は、上の説明から
明らかなように、柱状シリコン１の径ｒにより変化する
だけでなく、長さ（厳密には、ソース，ドレインのｎ+
型層２，３で挟まれる領域の長さ）Ｌによっても変化す
る。これらの径ｒおよび長さＬの好ましい範囲は、上述
の空乏層幅Ｗとの関係で、 ｒ≦０．８×Ｗ Ｌ≧２×Ｗ とする。
明らかなように、柱状シリコン１の径ｒにより変化する
だけでなく、長さ（厳密には、ソース，ドレインのｎ+
型層２，３で挟まれる領域の長さ）Ｌによっても変化す
る。これらの径ｒおよび長さＬの好ましい範囲は、上述
の空乏層幅Ｗとの関係で、 ｒ≦０．８×Ｗ Ｌ≧２×Ｗ とする。
【００１９】図７および図８は、この実施例による電界
効果トランジスタの特性をシミュレーションにより求め
た結果である。図７は、ドレイン電圧ＶDS＝０．０５Ｖ
とし、ゲート電圧ＶGSを変化させた時のドレイン電流Ｉ
Dを求めた結果である。ゲート電圧ＶGSが＋２Ｖ当りか
ら、負方向に変化するとドレイン電流ＩD は指数関数的
に減少し、やがてほとんどドレイン電流ＩD が流れない
状態になる。図８は、ドレイン電圧を図７より大きく、
ＶDS＝２Ｖとした場合である。この場合には図７と比べ
て、ドレイン電圧が柱状シリコン１のチャネル部の電位
を持ち上げるため、電流が流れなくなるゲート電圧ＶGS
はより負方向にシフトしている。
効果トランジスタの特性をシミュレーションにより求め
た結果である。図７は、ドレイン電圧ＶDS＝０．０５Ｖ
とし、ゲート電圧ＶGSを変化させた時のドレイン電流Ｉ
Dを求めた結果である。ゲート電圧ＶGSが＋２Ｖ当りか
ら、負方向に変化するとドレイン電流ＩD は指数関数的
に減少し、やがてほとんどドレイン電流ＩD が流れない
状態になる。図８は、ドレイン電圧を図７より大きく、
ＶDS＝２Ｖとした場合である。この場合には図７と比べ
て、ドレイン電圧が柱状シリコン１のチャネル部の電位
を持ち上げるため、電流が流れなくなるゲート電圧ＶGS
はより負方向にシフトしている。
【００２０】以上の結果から、この実施例の電界効果ト
ランジスタは、ＶGS＝０Ｖでドレイン電流が流れ、ＶGS
を負方向に与えてドレイン電流を遮断するノーマリオン
型の動作特性が得られる。
ランジスタは、ＶGS＝０Ｖでドレイン電流が流れ、ＶGS
を負方向に与えてドレイン電流を遮断するノーマリオン
型の動作特性が得られる。
【００２１】この実施例によれば、柱状シリコンの内部
をチャネルとして用いるから、ＳＧＴのように表面チャ
ネル型と異なり、加工等による表面の凹凸の影響がな
く、ばらつきの少ない優れた特性が得られる。また、Ｊ
ＦＥＴと異なり、原理的にゲートのリーク電流はなく、
柱状半導体を取り囲むようにゲート電極が形成されるか
らチャネル制御性もよく、ＪＦＥＴより優れた素子特性
が得られる。更にソース，ドレインにはｐｎ接合を有し
ないから、ドレイン近傍での高電界によるホットキャリ
ア生成という問題がなく、高い信頼性が得られる。
をチャネルとして用いるから、ＳＧＴのように表面チャ
ネル型と異なり、加工等による表面の凹凸の影響がな
く、ばらつきの少ない優れた特性が得られる。また、Ｊ
ＦＥＴと異なり、原理的にゲートのリーク電流はなく、
柱状半導体を取り囲むようにゲート電極が形成されるか
らチャネル制御性もよく、ＪＦＥＴより優れた素子特性
が得られる。更にソース，ドレインにはｐｎ接合を有し
ないから、ドレイン近傍での高電界によるホットキャリ
ア生成という問題がなく、高い信頼性が得られる。
【００２２】図２(a) 〜(d) は、図１の実施例の素子を
変形した実施例を、図１(b) の断面に対応させて示して
いる。図２(a) は、ドレイン側のｎ+ 型層３を上端全面
ではなく、周辺にリング状に形成した実施例である。図
２(b) はさらにソース側のｎ+ 型層２を同様にリング状
に形成した実施例である。
変形した実施例を、図１(b) の断面に対応させて示して
いる。図２(a) は、ドレイン側のｎ+ 型層３を上端全面
ではなく、周辺にリング状に形成した実施例である。図
２(b) はさらにソース側のｎ+ 型層２を同様にリング状
に形成した実施例である。
【００２３】図２(c) は、より実際的に基板１０上に柱
状シリコン１が加工形成され、これに素子を形成した実
施例である。ここでは基板１０はｐ型シリコンであり、
この基板上にｎ型層をエピタキシャル成長させ、これを
ＲＩＥにより加工して柱上シリコン１を形成した場合を
示している。図２(d) は、誘電体基板１１上に形成した
柱状シリコン１を用いた実施例である。
状シリコン１が加工形成され、これに素子を形成した実
施例である。ここでは基板１０はｐ型シリコンであり、
この基板上にｎ型層をエピタキシャル成長させ、これを
ＲＩＥにより加工して柱上シリコン１を形成した場合を
示している。図２(d) は、誘電体基板１１上に形成した
柱状シリコン１を用いた実施例である。
【００２４】図３(a) (b) は、図２(c) の構成を基本と
して、基板１０上に複数の柱状シリコン１を形成し、各
柱状シリコン１に単位トランジスタを形成して、これら
を並列接続した実施例である。本発明の電界効果トラン
ジスタは、柱状シリコン１の外周部からの空乏層により
電流チャネル制御を行うため、柱状シリコン１の径をあ
る程度以上大きくすることはできない。したがって電流
容量の大きいトランジスタを得るためには、この実施例
のように複数の柱状シリコンを用いる事が必要になる。
次に、本発明をＤＲＡＭに適用した実施例を説明する。
ＤＲＡＭの実施例も全てｎチャネルの場合について示す
が、当然ｐチャネルを用いることができる。
して、基板１０上に複数の柱状シリコン１を形成し、各
柱状シリコン１に単位トランジスタを形成して、これら
を並列接続した実施例である。本発明の電界効果トラン
ジスタは、柱状シリコン１の外周部からの空乏層により
電流チャネル制御を行うため、柱状シリコン１の径をあ
る程度以上大きくすることはできない。したがって電流
容量の大きいトランジスタを得るためには、この実施例
のように複数の柱状シリコンを用いる事が必要になる。
次に、本発明をＤＲＡＭに適用した実施例を説明する。
ＤＲＡＭの実施例も全てｎチャネルの場合について示す
が、当然ｐチャネルを用いることができる。
【００２５】図４(a) (b) は、ＤＲＡＭに適用した実施
例のセルアレイの平面図とそのＡ−Ａ′断面図である。
図示のようにシリコン基板２１上に複数のｎ+ ／ｎ／ｎ
+ 構造の柱状シリコン２２が加工形成され、各柱状シリ
コン２２がそれぞれメモリセル領域となっている。この
実施例では、基板２１はｐ型シリコンであり、この上に
ｎ+ 型層２３を介してｎ型層を形成したエピタキシャル
ウェハを用い、このウェハをＲＩＥによりエッチングし
て溝２４を形成することにより、柱状シリコン２２が配
列形成されている。柱状シリコン２２の底部のｎ+ 型層
２３は各柱状シリコン毎に分離されていて、これがトラ
ンジスタのソースすなわちセルの蓄積ノードとなる。上
部ｎ+ 型層３０は、ビット線に繋がるトランジスタのド
レイン領域である。
例のセルアレイの平面図とそのＡ−Ａ′断面図である。
図示のようにシリコン基板２１上に複数のｎ+ ／ｎ／ｎ
+ 構造の柱状シリコン２２が加工形成され、各柱状シリ
コン２２がそれぞれメモリセル領域となっている。この
実施例では、基板２１はｐ型シリコンであり、この上に
ｎ+ 型層２３を介してｎ型層を形成したエピタキシャル
ウェハを用い、このウェハをＲＩＥによりエッチングし
て溝２４を形成することにより、柱状シリコン２２が配
列形成されている。柱状シリコン２２の底部のｎ+ 型層
２３は各柱状シリコン毎に分離されていて、これがトラ
ンジスタのソースすなわちセルの蓄積ノードとなる。上
部ｎ+ 型層３０は、ビット線に繋がるトランジスタのド
レイン領域である。
【００２６】溝２４の底部には、全メモリセルに共通の
セルプレート２５が埋込み形成されている。セルプレー
ト２５は、基板２１とは絶縁膜２６により分離され、ま
た柱状シリコン２２の底部にある蓄積ノードであるｎ+
型層２３部分を取り囲んで、ｎ+ 型層２３に対してキャ
パシタ絶縁膜２７を介して対向している。
セルプレート２５が埋込み形成されている。セルプレー
ト２５は、基板２１とは絶縁膜２６により分離され、ま
た柱状シリコン２２の底部にある蓄積ノードであるｎ+
型層２３部分を取り囲んで、ｎ+ 型層２３に対してキャ
パシタ絶縁膜２７を介して対向している。
【００２７】セルプレート２５が埋め込まれた溝上に、
柱状シリコン２２のｎ型層部分をゲート絶縁膜２８を介
して取り囲むように、ｐ+ 型シリコン・ゲート電極２９
が形成されている。ゲート電極２９は基本的に、側壁残
しの技術を用いて各柱状シリコン２２を取り囲むように
形成されるが、図４(a) に示すように一方向には連続的
に配設されて、ワード線ＷＬ（ＷＬ1，ＷＬ2 ，…）と
なる。ゲート電極２９をこの様にワード線として連続さ
せるためには、側壁残しを行う際にフォトリソグラフィ
によってセル間にレジストマスクを形成しておけばよ
い。或いは柱状シリコン２２の配列間隔をワード線とし
て連続させる方向に関してはゲート電極２９の膜厚の２
倍より小さく、ワード線と直交する方向に関しては２倍
より大きくしておけば、フォトリソグラフィを要せず同
様のパターンが得られる。
柱状シリコン２２のｎ型層部分をゲート絶縁膜２８を介
して取り囲むように、ｐ+ 型シリコン・ゲート電極２９
が形成されている。ゲート電極２９は基本的に、側壁残
しの技術を用いて各柱状シリコン２２を取り囲むように
形成されるが、図４(a) に示すように一方向には連続的
に配設されて、ワード線ＷＬ（ＷＬ1，ＷＬ2 ，…）と
なる。ゲート電極２９をこの様にワード線として連続さ
せるためには、側壁残しを行う際にフォトリソグラフィ
によってセル間にレジストマスクを形成しておけばよ
い。或いは柱状シリコン２２の配列間隔をワード線とし
て連続させる方向に関してはゲート電極２９の膜厚の２
倍より小さく、ワード線と直交する方向に関しては２倍
より大きくしておけば、フォトリソグラフィを要せず同
様のパターンが得られる。
【００２８】こうして、セルプレート２５およびゲート
電極２９が埋込み形成されたウェハは例えばＣＶＤ絶縁
膜３１で覆われ、これにコンタクト孔が開けられて、各
柱状シリコン２２の上部ｎ+ 型層３０にコンタクトする
ビット線３２が配設されている。
電極２９が埋込み形成されたウェハは例えばＣＶＤ絶縁
膜３１で覆われ、これにコンタクト孔が開けられて、各
柱状シリコン２２の上部ｎ+ 型層３０にコンタクトする
ビット線３２が配設されている。
【００２９】この実施例のＤＲＡＭは例えば、非選択ワ
ード線に負電圧を与えてトランジスタをオフ状態に保
ち、選択ワード線を０Ｖとしてトランジスタをオンさせ
ることにより、データ読出しや書き込みを行う。
ード線に負電圧を与えてトランジスタをオフ状態に保
ち、選択ワード線を０Ｖとしてトランジスタをオンさせ
ることにより、データ読出しや書き込みを行う。
【００３０】この実施例によれば、先のトランジスタ単
体の実施例で説明したようにばらつきの少ない優れた特
性の電界効果トランジスタを用いているため、ばらつき
の少ない優れたＤＲＡＭ特性が得られる。また柱状シリ
コンを微細加工して配列することで、極めて高密度のＤ
ＲＡＭが得られる。
体の実施例で説明したようにばらつきの少ない優れた特
性の電界効果トランジスタを用いているため、ばらつき
の少ない優れたＤＲＡＭ特性が得られる。また柱状シリ
コンを微細加工して配列することで、極めて高密度のＤ
ＲＡＭが得られる。
【００３１】図５(a) (b) は、別の実施例のＤＲＡＭセ
ルを図４(b) に対応させて示したものである。図５(a)
は、蓄積ノードである柱状シリコン２２の底部のｎ+ 型
層２３を、外周部にのみ形成した実施例である。図５
(b) は、柱状シリコン２２の上部ｎ+ 型層３０の側面を
露出させて、ビット線３２をこのｎ+ 型層３０の側面に
コンタクトさせた実施例である。この実施例を更に変形
して、ｎ+ 型層３０の上面と側面に同時にコンタクトさ
せるようにすれば、柱状シリコン２２の径が小さい場合
でも十分なビット線コンタクト面積を確保することがで
きる。
ルを図４(b) に対応させて示したものである。図５(a)
は、蓄積ノードである柱状シリコン２２の底部のｎ+ 型
層２３を、外周部にのみ形成した実施例である。図５
(b) は、柱状シリコン２２の上部ｎ+ 型層３０の側面を
露出させて、ビット線３２をこのｎ+ 型層３０の側面に
コンタクトさせた実施例である。この実施例を更に変形
して、ｎ+ 型層３０の上面と側面に同時にコンタクトさ
せるようにすれば、柱状シリコン２２の径が小さい場合
でも十分なビット線コンタクト面積を確保することがで
きる。
【００３２】図６は、ビット線とセルプレートの接続関
係を逆にした実施例のＤＲＡＭセルである。この実施例
では、柱状シリコン２２の底部にあるｎ+ 型層２３′は
各メモリセルについて連続的に形成されて、電源端子と
なる。柱状シリコン２２の底部ｎ型層部分を取り囲むよ
うにゲート電極２９が形成されている。ゲート電極２９
が図の紙面に直交する方向に連続的に配設されてワード
線となることは先の実施例と同様である。
係を逆にした実施例のＤＲＡＭセルである。この実施例
では、柱状シリコン２２の底部にあるｎ+ 型層２３′は
各メモリセルについて連続的に形成されて、電源端子と
なる。柱状シリコン２２の底部ｎ型層部分を取り囲むよ
うにゲート電極２９が形成されている。ゲート電極２９
が図の紙面に直交する方向に連続的に配設されてワード
線となることは先の実施例と同様である。
【００３３】柱状シリコン２２の上部ｎ+ 型層３０′が
セルの蓄積ノードであって、その上部および外周部にキ
ャパシタ絶縁膜２７が形成されている。このキャパシタ
絶縁膜２７を介してｎ+ 型層３０′の上部および外周部
に対向するように、ワード線と直交する方向に連続する
ビット線３２が配設されている。この実施例によっても
先の実施例と同様の効果が得られる。
セルの蓄積ノードであって、その上部および外周部にキ
ャパシタ絶縁膜２７が形成されている。このキャパシタ
絶縁膜２７を介してｎ+ 型層３０′の上部および外周部
に対向するように、ワード線と直交する方向に連続する
ビット線３２が配設されている。この実施例によっても
先の実施例と同様の効果が得られる。
【００３４】以上の実施例では、柱状シリコンがｎ型で
ゲート電極は高濃度ｐ型としたが、柱状シリコンがｐ型
の場合には、ゲート電極を高濃度ｎ+型とすることが好
ましい。これは、零バイアス状態で柱状シリコン内に空
乏層をある程度拡げるためである。しかし、柱状シリコ
ンの径を十分小さくした場合には、ゲート電極が柱状シ
リコンと同じ導電型であっても、或いは金属等他の導電
体であっても、同様のチャネル制御が可能である。また
基板としてシリコン基板を用いた場合を説明したが、他
の半導体基板や誘電体基板、或いは誘電体で覆われた半
導体基板等を用いることもできる。その他本発明は、そ
の趣旨を逸脱しない範囲で種々変形して実施することが
できる。
ゲート電極は高濃度ｐ型としたが、柱状シリコンがｐ型
の場合には、ゲート電極を高濃度ｎ+型とすることが好
ましい。これは、零バイアス状態で柱状シリコン内に空
乏層をある程度拡げるためである。しかし、柱状シリコ
ンの径を十分小さくした場合には、ゲート電極が柱状シ
リコンと同じ導電型であっても、或いは金属等他の導電
体であっても、同様のチャネル制御が可能である。また
基板としてシリコン基板を用いた場合を説明したが、他
の半導体基板や誘電体基板、或いは誘電体で覆われた半
導体基板等を用いることもできる。その他本発明は、そ
の趣旨を逸脱しない範囲で種々変形して実施することが
できる。
【００３５】
【発明の効果】以上述べたように本発明によれば、柱状
半導体を用いてその中心部を導電チャネルとすることに
より、外周部の表面損傷の影響を受けない優れた特性を
得ることができる電界効果トランジスタを提供すること
ができる。またその様な電界効果トランジスタを用いて
優れた特性の高密度ＤＲＡＭを提供することができる。
半導体を用いてその中心部を導電チャネルとすることに
より、外周部の表面損傷の影響を受けない優れた特性を
得ることができる電界効果トランジスタを提供すること
ができる。またその様な電界効果トランジスタを用いて
優れた特性の高密度ＤＲＡＭを提供することができる。
【図１】本発明の実施例に係る電界効果トランジスタを
示す平面図と断面図。
示す平面図と断面図。
【図２】他の実施例の電界効果トランジスタを示す断面
図。
図。
【図３】他の実施例の電界効果トランジスタを示す平面
図と断面図。
図と断面図。
【図４】本発明の実施例に係るＤＲＡＭセルアレイを示
す平面図と断面図。
す平面図と断面図。
【図５】他の実施例のＤＲＡＭセルを示す断面図。
【図６】更に他の実施例のＤＲＡＭセルを示す断面図。
【図７】図１の実施例のトランジスタ特性を示す図。
【図８】図１の実施例のトランジスタ特性を示す図。
１…ｎ型柱状シリコン、 ２，３…ｎ+ 型層、 ４…ソース電極、 ５…ドレイン電極、 ６…ゲート絶縁膜、 ７…ゲート電極、 ２１…シリコン基板、 ２２…柱状シリコン、 ２３…ｎ+型層（蓄積ノード）、 ２４…溝、 ２５…セルプレート、 ２６…絶縁膜、 ２７…キャパシタ絶縁膜、 ２８…ゲート絶縁膜、 ２９…ゲート電極（ワード線）、 ３０…ｎ+型層、 ３１…絶縁膜、 ３２…ビット線。
Claims (2)
- 【請求項１】中心部をチャネルとする第１導電型の柱状
半導体と、この柱状半導体の周囲を取り囲むようにゲー
ト絶縁膜を介して形成されたゲート電極と、前記柱状半
導体の両端部にそれぞれ形成されたソース，ドレイン電
極とを備え、前記ゲート電極に与えるバイアスによって
前記柱状半導体の外周部から中心部に向かって伸びる空
乏層を制御することによりチャネル電流が制御されるこ
とを特徴とする電界効果トランジスタ。 - 【請求項２】１トランジスタ／１キャパシタのメモリセ
ルを持つダイナミック型半導体記憶装置において、前記
メモリセルを構成するトランジスタは、中心部をチャネ
ルとする第１導電型の柱状半導体と、この柱状半導体の
周囲を取り囲むようにゲート絶縁膜を介して形成された
ゲート電極と、前記柱状半導体の両端部にそれぞれ形成
されたソース，ドレイン領域とから構成され、前記ゲー
ト電極に与えるバイアスによって前記柱状半導体の外周
部から中心部に向かって伸びる空乏層を制御することに
よりチャネル電流が制御されることを特徴とするダイナ
ミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3320383A JPH05160408A (ja) | 1991-12-04 | 1991-12-04 | 電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3320383A JPH05160408A (ja) | 1991-12-04 | 1991-12-04 | 電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160408A true JPH05160408A (ja) | 1993-06-25 |
Family
ID=18120863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3320383A Pending JPH05160408A (ja) | 1991-12-04 | 1991-12-04 | 電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160408A (ja) |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627390A (en) * | 1994-05-26 | 1997-05-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with columns |
| EP0997947A1 (en) * | 1998-10-30 | 2000-05-03 | International Business Machines Corporation | Trench capacitor DRAM cell |
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| JP2002329846A (ja) * | 2001-03-28 | 2002-11-15 | Hynix Semiconductor Inc | マグネチックラムおよびその形成方法 |
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-
1991
- 1991-12-04 JP JP3320383A patent/JPH05160408A/ja active Pending
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