JPH0770617B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0770617B2
JPH0770617B2 JP1121203A JP12120389A JPH0770617B2 JP H0770617 B2 JPH0770617 B2 JP H0770617B2 JP 1121203 A JP1121203 A JP 1121203A JP 12120389 A JP12120389 A JP 12120389A JP H0770617 B2 JPH0770617 B2 JP H0770617B2
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特に１トランジスタ
・１キャパシタ構成のダイナミック型メモリセルの構造
に関する。
（従来の技術） ダイナミック型メモリにおいて、メモリセルアレイを構
成する１トランジスタ・１キャパシタ構成のダイナミッ
ク型メモリセルは、高集積化に向けて様々な構造が提案
されており、その一例としてSPTセルを第５図に示して
いる。第５図において、51はP+型の半導体基板であり、
接地電位Vssが与えられる。52はこの基板51上に形成さ
れたＰ型のエピタキシャル成長層、53はこのエピタキシ
ャル成長層52上の一部の領域に形成されたＮ型のウェル
領域であり、正のバイアス電位が与えられる。54は素子
分離領域である。
セルキャパシタは、ウェル領域53およびエピタキシャル
成長層52を貫通して基板51に達する細孔の内面に薄い絶
縁膜55が形成され、この細孔内に電荷蓄積電極用のP+型
のポリシリコン56が埋込まれることにより、絶縁ゲート
型キャパシタ（MOSキャパシタ）として形成されてお
り、基板51がキャパシタプレート電極となっている。
電荷転送用のセルトランジスタは、ウェル領域53の表面
に形成されており、ウェル領域53内に形成されたP+領域
からなるソース領域57およびドレイン領域58と、このソ
ース領域・ドレイン領域間のチャネル領域上にゲート絶
縁膜59を介して形成されたゲート電極60とからなる。ド
レイン領域58の上面と前記細孔内のポリシリコン56の上
面とは導電膜61を介して接続されている。ゲート電極60
は、例えばシリサイドからなり、メモリセルアレイのワ
ード線の一部を兼ねている。60aは隣の行のワード線、6
2は層間絶縁膜、63はソース領域57にコンタクトしてい
るビット線である。
ところで、上記構造のダイナミック型メモリセルは、文
献（PARASTIC LEAKAGE IN DRAM TRENCH STORAGE CAPACI
TOR VERTICAL GATED DIODES,W.P.Noble etal,IEDM 1987
Tech Digest,PP.340〜343）に詳述されているような問
題がある。即ち、第６図に示すように、細孔内面の絶縁
膜55をゲート絶縁膜、電荷蓄積電極用のP+型ポリシリコ
ン56を制御ゲートに持つＮ型ウェル領域53−P+基板51の
接合にリーク電流が流れる。この場合、蓄積電極用のP+
ポリシリコン56−P+基板51間電圧に対する接合リーク電
流の依存性は、細孔内面の絶縁膜55の厚さおよび周囲温
度をパラメータにとると、第７図に示すようになる。こ
こで、細孔内面の絶縁膜55の厚さの減少について接合リ
ーク電流が増加していることが分かる。
しかし、メモリセルの微細化と共に蓄積容量をかせぐた
めに上記細孔内面の絶縁膜55の厚さは薄くなる傾向があ
る。従って、上記接合リーク電流は増加の一途をたど
り、ダイナミック型メモリの消費電力が増加してしまう
ことになる。
（発明が解決しようとする課題） 上記したように従来のダイナミック型メモリセルは、メ
モリセルの蓄積容量をかせぐためにセルキャパシタ形成
用細孔の内面の絶縁膜の厚さを薄くしようとしても、こ
の絶縁膜の厚さの減少につれてウエル領域−基板間の接
合リーク電流が増加し、ダイナミック型メモリの消費電
力が増加してしまうという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、セルキャパシタ形成用細孔の内面の絶縁膜の
厚さを薄くしなくてもメモリセルの所要の蓄積容量を確
保でき、上記絶縁膜の厚さを薄くすることによるウェル
領域−基板間の接合リーク電流の増加を招かなくて済
み、メモリの消費電力の増加を招かなくて済む半導体記
憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、１つの電荷転送用トランジスタと１つの電荷
蓄積用キャパシタとからなるダイナミック型メモリセル
のアレイを有する半導体記憶装置において、前記トラン
ジスタは、第１導電型の半導体基板上に形成された前記
第１導電型とは逆の第２導電型のウェル領域の表面に形
成され、前記キャパシタは、上記ウェル領域の表面から
前記半導体基板に達するように形成された細孔の内面に
形成された第１の絶縁膜と、上記細孔内で上記第１の絶
縁膜上に埋込み形成された電荷蓄積電極と、上記細孔内
で上記電荷蓄積電極上に形成された第２の絶縁膜と、一
部が上記細孔内で上記第２の絶縁膜上に埋込み形成され
たキャパシタプレート電極とからなり、上記第１の絶縁
膜の膜厚が第２の絶縁膜の膜厚よりも大きいことを特徴
とする。
（作 用） 電荷蓄積用キャパシタはスタックトキャパシタ構造を有
しており、セルキャパシタの蓄積容量は、細孔内に埋込
み形成された電荷蓄積電極と半導体基板との間のMOSキ
ャパシタの容量と、上記電荷蓄積電極とキャパシタプレ
ート電極との間のスタックトキャパシタの容量とが並列
に接続されたものとなる。これにより、従来例と同等の
蓄積容量を確保するためには、スタックトキャパシタに
よる容量の増加分だけMOSキャパシタの容量を小さくす
ることができ、その分だけ細孔内の第１の絶縁膜の膜厚
を厚くすることができるので、ウェル領域−基板間の接
合リーク電流を低減でき、メモリの消費電力を低減する
ことができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図に示すダイナミック型メモリセルは、第５図を参
照して前述した従来のダイナミック型メモリセルと比べ
て、電荷蓄積用キャパシタとしてスタックトキャパシタ
構造が用いられている点が異なり、その他は同じであ
る。即ち、第１図において、１は高濃度（１×1018〜１
×1021cm-3）に不純物がドープされたP+型の半導体基板
であり、負のバイアス電位が与えられる。２はこの基板
１上に形成されたＰ型のエピタキシャル成長層、３はこ
のエピタキシャル成長層２上の一部の領域に形成された
Ｎ型のウェル領域であり、それぞれ正のバイアス電位が
与えられる。４は素子分離領域である。
電荷蓄積用キャパシタは、ウェル領域３の表面からP+型
基板１に達するように形成された細孔の内面に形成され
た第１の絶縁膜９と、上記細孔内で第１の絶縁膜９上に
埋込み形成された電荷蓄積電極11と、上記細孔内で電荷
蓄積電極11上に形成された第２の絶縁膜12と、一部が上
記細孔内で第２の絶縁膜12上に埋込み形成されたキャパ
シタプレート電極13とからなり、第１の絶縁膜９の膜厚
が第２の絶縁膜12膜厚よりも大きい。
電荷転送用のセルトランジスタは、ウェル領域３の表面
に形成されており、ウェル領域３内に形成されたP+領域
からなるソース領域17およびドレイン領域18と、このソ
ース領域・ドレイン領域間のチャネル領域上にゲート絶
縁膜15を介して形成されたゲート電極16とからなる。ド
レイン領域18は電荷蓄積電極11に接している。ゲート電
極16は、例えばシリサイドからなり、メモリセルアレイ
のワード線の一部を兼ねている。16aは隣の行のワード
線、19は層間絶縁膜、20はソース領域17にコンタクトし
ているビット線である。
次に、上記ダイナミック型メモリセルの製造方法の一実
施例について第２図（ａ）乃至（ｄ）を参照しながら説
明する。
先ず、第２図（ａ）に示すように、不純物が高濃度（１
×1018〜１×1021cm-3）にドープされたP+型の半導体基
板上に１〜４μｍの膜厚のエピタキシャル成長層２を形
成する。次に、少なくともメモリセル形成予定領域にリ
ン（Ｐ）イオンを注入し、熱拡散することにより、Ｎ型
のウェル領域３を形成する。このウェル領域３の表面濃
度は、５×1016〜５×1017cm-3程度である。次に、局所
酸化（LOCOS）法により選択的に酸化膜を形成して素子
分離領域用のフィールド酸化膜４を形成する。この場
合、フィールド反転防止用の高濃度のN+層５をフィール
ド酸化膜４下に形成しておく。
次に、第２図（ｂ）に示すように、基板表面を熱酸化し
て熱酸化膜６を形成した後、細孔を形成するためのマス
ク材、例えばシリコン窒化膜７を堆積してパターニング
し、シリコン窒化膜７をマスクにして基板を異方的にエ
ッチングし、ウェル領域３およびエピタキシャル成長層
２を貫通してP+型基板１領域に達するように細孔８を形
成する。次に、細孔８の内面に酸化膜換算で10〜50nmの
膜厚となるように第１の絶縁膜を形成するために、例え
ば熱酸化により第１の酸化膜９を形成する。次に、レジ
スト10を塗布した後に所望の形状にパターニングし、フ
ッ化アンモニウム溶液中で細孔８の内側面領域上にある
酸化膜９の上端部を選択的にエッチングする。
次に、第２図（ｃ）に示すように、レジスト10およびマ
スク材７を剥離した後、Ｐ型にドープされたポリシリコ
ン膜を堆積し、このポリシリコン膜をエッチングし、細
孔８の内側面領域だけに残すことにより電荷蓄積電極11
を形成する。この場合、電荷蓄積電極11の一部はウェル
領域３に接する。次に、酸化膜換算で５〜10nmの膜厚と
なるように第２の絶縁膜を形成するために、例えば熱酸
化により第２の酸化膜12を被着する。なお、酸化膜９お
よび酸化膜12は、酸化シリコン膜でなくてもよく、高誘
電体膜（例えばSi3N4、Ta2O3、Y2O3等）でもよく、これ
らの複合膜でもよい。次に、Ｐ型にドープされたポリシ
リコン膜を堆積した後に所望の形状にパターニングし
て、キャパシタプレート電極13を形成する。次に、この
プレート電極13上に絶縁膜14を形成する。
次に、第２図（ｄ）に示すように、セルトランジスタ形
成予定領域上に形成された絶縁膜14および酸化膜６を剥
離した後、ゲート酸化膜15、ゲート電極16を形成する。
次に、ボロン（Ｂ）あるいはフッ化ボロン（BF2）をイ
オン注入することにより、ソース領域17およびドレイン
領域18を形成する。この場合、ドレイン領域18は電荷蓄
積電極11に接している。
次に、層間絶縁膜（第１図中19）を被着した後、コンタ
クトホールを開口形成し、ソース領域17にコンタクトす
るようにビット線（第１図中20）を形成する。
上記構成のダイナミック型メモリセルは、電荷蓄積用キ
ャパシタがスタックトキャパシタ構造を有しており、セ
ルキャパシタの蓄積容量Ｃは、細孔内に埋込み形成され
た電荷蓄積電極11と第１の酸化膜９とP+基板１とからな
るMOSキャパシタの容量C1と、電荷蓄積電極11と第２の
酸化膜12とキャパシタプレート電極13とからなるスタッ
クトキャパシタの容量C2とが並列に接続されたものとな
り、このメモリセルの等価回路は第３図に示すようにな
る。ここで、TRは電荷転送用トランジスタ、WLはワード
線、BLはビット線である。
従って、上記ダイナミック型メモリセルによれば、従来
例と同等の蓄積容量を確保するためには、スタックトキ
ャパシタによる容量C2の増加分だけMOSキャパシタの容
量C1を小さくすることができ、その分だけ細孔内の第１
の酸化膜９の膜厚を厚くすることができる。即ち、細孔
のサイズを一定とした場合、使用従来例では絶縁膜（第
５図中55）の膜厚を例えば10nmにしなければ十分な容量
が得られなかったのに対して、上記実施例では、スタッ
クトキャパシタの第２の酸化膜12の膜厚を20nmにすれ
ば、MOSキャパシタの第１の酸化膜９の膜厚を20nm以上
に厚くしても従来例と同等の蓄積容量を確保することが
でき、前述のウェル領域３−基板１間の接合リーク電流
を低減できる。この場合、スタックトキャパシタの第２
の酸化膜12の膜厚を減らすほどMOSキャパシタの第１の
酸化膜９の膜厚を厚くすることができ、上記接合リーク
電流を低減できる。
また、上記ダイナミック型メモリセルによれば、MOSキ
ャパシタの第１の酸化膜９の膜厚が従来例に比べて厚く
なるので、この第１の酸化膜９の電界ストレスに対する
絶縁破壊耐性が向上する。
なお、スタックトキャパシタの容量C2を一層大きくする
と共にMOSキャパシタの容量C1を一層小さくするように
してもよい。この場合、MOSキャパシタの容量C1を一層
小さくするためには、MOSキャパシタの第１の酸化膜９
の膜厚を厚くするだけでなく、上記実施例における高濃
度のP+基板１よりも低い濃度のＰ基板を使用すればよ
く、この低い濃度のＰ基板として従来例におけるＰ型の
エピタキシャル成長層52と同程度の濃度（１×1015〜１
×1018cm-3）のＰ基板を使用すれば、上記実施例におけ
るＰ型のエピタキシャル成長層２を形成する必要がなく
なる。このようにすれば、工程数を削減でき、これに伴
い、歩留りの向上とコストの低減が可能になる。
また、本発明は前記実施例に限らず、前記実施例におけ
るＰ型、Ｎ型をそれぞれ入れ替えるように実施してもよ
く、さらには、第４図に示すように、１×1015〜１×10
18cm-3の濃度のＮ型基板１′上にエピタキシャル成長層
を形成することなく、このＮ型基板１′上の一部に直接
にＰ型ウェル領域３′を形成した後、前記実施例におけ
るＰ型、Ｎ型をそれぞれ入れ替えるようにセルキャパシ
タおよびセルトランジスタを形成してもよい。このよう
にすれば、工程数を削減でき、これに伴い、歩留りの向
上とコストの低減が可能になる。
なお、Ｎ型基板１′は正のバイアス電位が与えられ、Ｐ
型ウェル領域３′は負のバイアス電位が与えられ、第４
図中、第１図中と対応する部分には第１図中と同一符号
に′を付している。
［発明の効果］ 上述したように本発明の半導体記憶装置によれば、セル
キャパシタ形成用細孔の内面の絶縁膜の厚さを薄くしな
くてもメモリセルの所要の蓄積容量を確保でき、上記絶
縁膜の厚さを薄くすることによるウェル領域−基板間の
接合リーク電流の増加を招かなくて済み、メモリの消費
電力の増加を招かなくて済む。
【図面の簡単な説明】
第１図は本発明の半導体記憶装置に形成されるダイナミ
ック型メモリセルの一実施例を示す断面図、第２図
（ａ）乃至（ｄ）は第１図のメモリセルの製造方法の一
実施例に係る各工程における基板を示す断面図、第３図
は第１図のメモリセルの等価回路図、第４図は本発明の
半導体記憶装置に形成されるダイナミック型メモリセル
の他の実施例を示す断面図、第５図は従来のダイナミッ
ク型メモリセルの一例を示す断面図、第６図は第５図の
メモリセルにおけるＮ型ウェル領域−Ｐ型基板間の接合
リーク電流を説明するために示す一部拡大断面図、第７
図は第６図中の接合リーク電流の蓄積電極用P+ポリシリ
コン−Ｐ型基板間電圧に対する依存性を示す特性図であ
る。 １……P+型基板、２……エピタキシャル成長層、３……
Ｎ型ウェル領域、４……素子分離領域、９……第１の酸
化膜（第１の絶縁膜）、11……電荷蓄積電極、12……第
２の酸化膜（第２の絶縁膜）、13……キャパシタプレー
ト電極、15……ゲート絶縁膜、16……ゲート電極、17…
…ソース領域、18……ドレイン領域、１′……Ｎ型基
板、３′……Ｐ型ウェル領域。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】１つの電荷転送用トランジスタと１つの電
    荷蓄積用キャパシタとからなるダイナミック型メモリセ
    ルのアレイを有する半導体記憶装置において、 前記トランジスタは、第１導電型の半導体基板上に形成
    された前記第１導電型とは逆の第２導電型のウェル領域
    の表面に形成され、 前記キャパシタは、前記ウェル領域の表面から前記半導
    体基板に達するように形成された細孔の内面に形成され
    た第１の絶縁膜と、前記細孔内で前記第１の絶縁膜上に
    埋込み形成された電荷蓄積電極と、前記細孔内で前記電
    荷蓄積電極上に形成された第２の絶縁膜と、一部が前記
    細孔内で前記第２の絶縁膜上に埋込み形成されたキャパ
    シタプレート電極とからなり、前記第１の絶縁膜の膜厚
    が第２の絶縁膜の膜厚よりも大きいことを特徴とする半
    導体記憶装置。
  2. 【請求項２】前記第１導電型の半導体基板は、１×1018
    〜１×1021cm-3の濃度に不純物がドープされた第１導電
    型の半導体基板上にエピタキシャル成長層が形成されて
    なることを特徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】前記第１導電型の半導体基板は、１×1015
    〜１×1018cm-3の濃度に不純物がドープされた第１導電
    型の半導体基板のみからなることを特徴とする請求項１
    記載の半導体記憶装置。
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