JP2750168B2 - バイポーラトランジスタを複合したｍｉｓダイナミックメモリの製造方法 - Google Patents
バイポーラトランジスタを複合したｍｉｓダイナミックメモリの製造方法Info
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- JP2750168B2 JP2750168B2 JP1224512A JP22451289A JP2750168B2 JP 2750168 B2 JP2750168 B2 JP 2750168B2 JP 1224512 A JP1224512 A JP 1224512A JP 22451289 A JP22451289 A JP 22451289A JP 2750168 B2 JP2750168 B2 JP 2750168B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタを複合したMISダイ
ナミックランダムアクセスメモリの製造方法に関する。
ナミックランダムアクセスメモリの製造方法に関する。
従来、この種のバイポーラトランジスタを複合したMI
Sダイナミックメモリは、「アイ・イー・デー・エム（I
EDM）86,第802〜804頁」に開示されるものがある。第２
図はこのMISダイナミックメモリの断面図を示すもので
あり、以下、この図面を参照してバイポーラトランジス
タを複合したMISダイナミックメモリの製造方法を述べ
る。
Sダイナミックメモリは、「アイ・イー・デー・エム（I
EDM）86,第802〜804頁」に開示されるものがある。第２
図はこのMISダイナミックメモリの断面図を示すもので
あり、以下、この図面を参照してバイポーラトランジス
タを複合したMISダイナミックメモリの製造方法を述べ
る。
先ず、Ｐ型基板101の所定領域上に、Ｎ+埋め込み層10
2及びＰ+埋め込み層103を夫々形成し、これらの上に、
エピタキシャル層104を成長させる。そして、このエピ
タキシャル層104内に、バイポーラトランジスタＡ1のコ
レクタ領域及びPMOSトランジスタＢ1の形成領域となる
Ｎウェル層105を形成すると共に、NMOSトランジスタＣ1
及びメモリセルＤ1の形成領域となるＰウェル層106を形
成する。次に、Ｎ及びＰウェル層105,106上に、バイポ
ーラトランジスタＡ1、PMOSトランジスタＢ1、NMOSトラ
ンジスタＣ1及びメモリセルＤ1等を分離するためのフィ
ールド酸化膜107を形成した後、メモリセルＤ1のキャパ
シタ108、Ｐ及びNMOSトランジスタＢ1,C1のゲート酸化
膜109及びゲート電極110を順次形成する。更に、バイポ
ーラトランジスタＡ1のコレクタ引き出し電極111及びベ
ース領域112を、コレクタ領域であるＮウェル層105の所
定表面部に形成した後、NMOSトランジスタＣ1のソース
・ドレイン領域113を形成すると同時に、バイポーラト
ランジスタＡ1のエミッタ領域114を、ベース領域112の
所定表面部に形成する。続いて、PMOSトランジスタＢ1
のソース・ドレイン領域115を形成した後、全面に、絶
縁膜116を堆積し、コンタクトホール117を開孔した後、
金属配線118を形成して、バイポーラトランジスタを複
合したMISダイナミックメモリを完成していた。
2及びＰ+埋め込み層103を夫々形成し、これらの上に、
エピタキシャル層104を成長させる。そして、このエピ
タキシャル層104内に、バイポーラトランジスタＡ1のコ
レクタ領域及びPMOSトランジスタＢ1の形成領域となる
Ｎウェル層105を形成すると共に、NMOSトランジスタＣ1
及びメモリセルＤ1の形成領域となるＰウェル層106を形
成する。次に、Ｎ及びＰウェル層105,106上に、バイポ
ーラトランジスタＡ1、PMOSトランジスタＢ1、NMOSトラ
ンジスタＣ1及びメモリセルＤ1等を分離するためのフィ
ールド酸化膜107を形成した後、メモリセルＤ1のキャパ
シタ108、Ｐ及びNMOSトランジスタＢ1,C1のゲート酸化
膜109及びゲート電極110を順次形成する。更に、バイポ
ーラトランジスタＡ1のコレクタ引き出し電極111及びベ
ース領域112を、コレクタ領域であるＮウェル層105の所
定表面部に形成した後、NMOSトランジスタＣ1のソース
・ドレイン領域113を形成すると同時に、バイポーラト
ランジスタＡ1のエミッタ領域114を、ベース領域112の
所定表面部に形成する。続いて、PMOSトランジスタＢ1
のソース・ドレイン領域115を形成した後、全面に、絶
縁膜116を堆積し、コンタクトホール117を開孔した後、
金属配線118を形成して、バイポーラトランジスタを複
合したMISダイナミックメモリを完成していた。
然し乍ら、従来のMISダイナミックメモリの製造方法
においては、バイポーラトランジスタＡ1を複合させる
ための特別の工程、即ち、コレクタ領域となるＮウェル
層105形成のためにＮ+埋め込み層102及びエピタキシャ
ル層104を形成する工程やベース領域112を形成する工程
が必要となるため、プロセスが煩雑化し、歩留り低下や
製造コストが高くなるという問題点があった。
においては、バイポーラトランジスタＡ1を複合させる
ための特別の工程、即ち、コレクタ領域となるＮウェル
層105形成のためにＮ+埋め込み層102及びエピタキシャ
ル層104を形成する工程やベース領域112を形成する工程
が必要となるため、プロセスが煩雑化し、歩留り低下や
製造コストが高くなるという問題点があった。
本発明の目的は、上述した問題点に鑑み、プロセスを
簡略化し、歩留りが向上できると共に、コスト低減がで
きるバイポーラトランジスタを複合したMISダイナミッ
クメモリの製造方法を提供するものである。
簡略化し、歩留りが向上できると共に、コスト低減がで
きるバイポーラトランジスタを複合したMISダイナミッ
クメモリの製造方法を提供するものである。
本発明は上述した目的を達成するため、第１導電型の
同一半導体基板上に、バイポーラトランジスタ、第１導
電型チャネルMIS FET、第２導電型チャネルMIS FET及び
１トランジスタ・１キャパシタ型ダイナミックランダム
アクセスメモリセルを有するバイポーラトランジスタを
複合したMISダイナミックメモリの製造方法において、
上記基板の所定表面部に、上記第１導電型チャネルMIS
FETの第２導電型のウェル層を形成すると同時に、上記
バイポーラトランジスタの第２導電型コレクタ領域を形
成する工程と、上記ウェル層を含む上記基板上に、上記
第１及び第２導電型チャネルMIS FETのゲート絶縁膜を
形成する工程と、上記ゲート絶縁膜上に、ゲート電極を
形成する工程と、上記ゲート電極と自己整合的に、上記
基板表面部に、上記第２導電型チャネルFETの低濃度の
第２導電型ソース・ドレイン拡散領域を形成する工程
と、上記ゲート電極と自己整合的に、上記ウェル層表面
部に、上記第１導電型チャネルMIS FETの低濃度の第１
導電型ソース・ドレイン拡散領域を形成すると同時に、
上記バイポーラトランジスタの第１導電型のベース領域
を形成する工程と、上記低濃度の第２導電型ソース・ド
レイン拡散領域の上記ゲート電極両側方に、高濃度の第
２導電型ソース・ドレイン拡散領域を形成すると同時
に、上記ベース領域表面部に、上記バイポーラトランジ
スタの第２導電型のエミッタ領域を形成する工程と、上
記低濃度の第１導電型ソース・ドレイン拡散領域の上記
ゲート電極両側方に、高濃度の第１導電型ソース・ドレ
イン拡散領域を形成する工程とを含むものである。
同一半導体基板上に、バイポーラトランジスタ、第１導
電型チャネルMIS FET、第２導電型チャネルMIS FET及び
１トランジスタ・１キャパシタ型ダイナミックランダム
アクセスメモリセルを有するバイポーラトランジスタを
複合したMISダイナミックメモリの製造方法において、
上記基板の所定表面部に、上記第１導電型チャネルMIS
FETの第２導電型のウェル層を形成すると同時に、上記
バイポーラトランジスタの第２導電型コレクタ領域を形
成する工程と、上記ウェル層を含む上記基板上に、上記
第１及び第２導電型チャネルMIS FETのゲート絶縁膜を
形成する工程と、上記ゲート絶縁膜上に、ゲート電極を
形成する工程と、上記ゲート電極と自己整合的に、上記
基板表面部に、上記第２導電型チャネルFETの低濃度の
第２導電型ソース・ドレイン拡散領域を形成する工程
と、上記ゲート電極と自己整合的に、上記ウェル層表面
部に、上記第１導電型チャネルMIS FETの低濃度の第１
導電型ソース・ドレイン拡散領域を形成すると同時に、
上記バイポーラトランジスタの第１導電型のベース領域
を形成する工程と、上記低濃度の第２導電型ソース・ド
レイン拡散領域の上記ゲート電極両側方に、高濃度の第
２導電型ソース・ドレイン拡散領域を形成すると同時
に、上記ベース領域表面部に、上記バイポーラトランジ
スタの第２導電型のエミッタ領域を形成する工程と、上
記低濃度の第１導電型ソース・ドレイン拡散領域の上記
ゲート電極両側方に、高濃度の第１導電型ソース・ドレ
イン拡散領域を形成する工程とを含むものである。
本発明においては、バイポーラトランジスタのコレク
タ領域は、第１導電型チャネルMIS FETのウェル層と同
時に形成される他、上記バイポーラトランジスタのベー
ス領域は、第１導電型チャネルMIS FETの低濃度ソース
・ドレイン拡散領域と同時に形成されるので、工数が低
減され、プロセスが簡略化される。
タ領域は、第１導電型チャネルMIS FETのウェル層と同
時に形成される他、上記バイポーラトランジスタのベー
ス領域は、第１導電型チャネルMIS FETの低濃度ソース
・ドレイン拡散領域と同時に形成されるので、工数が低
減され、プロセスが簡略化される。
本発明のバイポーラトランジスタを複合したMISダイ
ナミックメモリの製造方法に係わる一実施例を第１図に
基づいて説明する。尚、第１図は工程断面図を示す。
ナミックメモリの製造方法に係わる一実施例を第１図に
基づいて説明する。尚、第１図は工程断面図を示す。
先ず、比抵抗10Ω−cm程度の（100）Ｐ型シリコン基
板１のNPNバイポーラトランジスタ形成予定領域Ａ2及び
PMOSトランジスタ形成予定領域Ｂ2に、ドーズ量が１×1
013cm-2程度のリンをイオン注入した後、1150℃程度の
温度で数時間ドライブインを行ない、深さ約４μｍ程度
のＮウェル層2a,2bを形成する。尚、この場合、Ｎウェ
ル層2aはバイポーラトランジスタのコレクタ領域とな
る。その後、選択酸化法により、基板１の非能動領域上
に、素子分離用のフィールド酸化膜３を500〜700nm厚形
成する。又、Ｃ2はNMOSトランジスタ形成予定領域であ
り、Ｄ2はメモリセル形成予定領域である（第１図
ａ）。
板１のNPNバイポーラトランジスタ形成予定領域Ａ2及び
PMOSトランジスタ形成予定領域Ｂ2に、ドーズ量が１×1
013cm-2程度のリンをイオン注入した後、1150℃程度の
温度で数時間ドライブインを行ない、深さ約４μｍ程度
のＮウェル層2a,2bを形成する。尚、この場合、Ｎウェ
ル層2aはバイポーラトランジスタのコレクタ領域とな
る。その後、選択酸化法により、基板１の非能動領域上
に、素子分離用のフィールド酸化膜３を500〜700nm厚形
成する。又、Ｃ2はNMOSトランジスタ形成予定領域であ
り、Ｄ2はメモリセル形成予定領域である（第１図
ａ）。
次に、基板１の能動領域上に、Ｐ及びNMOSトランジス
タのゲート酸化膜４を熱酸化により15nm厚程度被着形成
する。その後、基板１内にＰ及びNMOSトランジスタのし
きい値電圧を制御するためにボロンをイオン注入する。
続いて、減圧CVD法により、基板１上に300nm厚程度のポ
リシリコン層を堆積させた後、このポリシリコン層内
に、４×1020cm-3程度以上の高濃度のリンをドーピング
して、上記ポリシリコン層の導電性を与える。次いで、
ホトリソ・エッチング技術により、上記ポリシリコン層
をエッチングして、Ｐ及びNMOSトランジスタ並びにメモ
リセル形成予定領域Ｂ2,C2,D2のゲート酸化膜４上にゲ
ート電極５を夫々形成する。そして、バイポーラトラン
ジスタ形成予定領域Ａ2及びPMOSトランジスタ形成予定
領域Ｂ2上をレジスト201で被った後、リンを２×1013cm
-2程度のドーズ量でイオン注入し、NMOSトランジスタ形
成予定領域Ｃ2表面部のゲート電極５の両側方にＨ-層６
を形成する（第１図ｂ）。
タのゲート酸化膜４を熱酸化により15nm厚程度被着形成
する。その後、基板１内にＰ及びNMOSトランジスタのし
きい値電圧を制御するためにボロンをイオン注入する。
続いて、減圧CVD法により、基板１上に300nm厚程度のポ
リシリコン層を堆積させた後、このポリシリコン層内
に、４×1020cm-3程度以上の高濃度のリンをドーピング
して、上記ポリシリコン層の導電性を与える。次いで、
ホトリソ・エッチング技術により、上記ポリシリコン層
をエッチングして、Ｐ及びNMOSトランジスタ並びにメモ
リセル形成予定領域Ｂ2,C2,D2のゲート酸化膜４上にゲ
ート電極５を夫々形成する。そして、バイポーラトラン
ジスタ形成予定領域Ａ2及びPMOSトランジスタ形成予定
領域Ｂ2上をレジスト201で被った後、リンを２×1013cm
-2程度のドーズ量でイオン注入し、NMOSトランジスタ形
成予定領域Ｃ2表面部のゲート電極５の両側方にＨ-層６
を形成する（第１図ｂ）。
その後、上記レジスト201を除去した後、NMOSトラン
ジスタ及びメモリセル形成予定領域Ｃ2,D2及びバイポー
ラトランジスタ形成予定領域Ａ2のコレクタ電極引き出
し部をレジスト202で被い、ボロンを５×1013〜２×10
14cm-2のドーズ量でイオン注入し、バイポーラトランジ
スタ形成予定領域Ａ2のＮウェル層2a表面部に、バイポ
ーラトランジスタのベース領域7a及びPMOSトランジスタ
形成予定領域Ｂ2のＮウェル層2b表面部のゲート電極５
両側方に、PMOSトランジスタのＰ-層7bを同時に形成す
る。尚、この場合のボロンのドーズ量は、バイポーラト
ランジスタの電流増幅率やコレクタ−エミッタ間耐圧及
びPMOSトランジスタのドレイン近傍の電界緩和効果等の
重要な特性を支配するので、素子設計により最適化しな
ければならない（第１図ｃ）。
ジスタ及びメモリセル形成予定領域Ｃ2,D2及びバイポー
ラトランジスタ形成予定領域Ａ2のコレクタ電極引き出
し部をレジスト202で被い、ボロンを５×1013〜２×10
14cm-2のドーズ量でイオン注入し、バイポーラトランジ
スタ形成予定領域Ａ2のＮウェル層2a表面部に、バイポ
ーラトランジスタのベース領域7a及びPMOSトランジスタ
形成予定領域Ｂ2のＮウェル層2b表面部のゲート電極５
両側方に、PMOSトランジスタのＰ-層7bを同時に形成す
る。尚、この場合のボロンのドーズ量は、バイポーラト
ランジスタの電流増幅率やコレクタ−エミッタ間耐圧及
びPMOSトランジスタのドレイン近傍の電界緩和効果等の
重要な特性を支配するので、素子設計により最適化しな
ければならない（第１図ｃ）。
続いて、上記レジスト202を除去した後、基板１上
に、CVD酸化膜を堆積し、このCVD酸化膜を異方性の強い
ドライエッチング装置を用い、全面エッチバックし、ゲ
ート電極５の側壁に0.2μｍ幅のサイドウォール８を形
成する。このとき、サイドウォール８の幅は、主に、NM
OSトランジスタのＮ-層６の長さ及びPMOSトランジスタ
のＰ-層7bの長さに基づいて決定される。即ち、サイド
ウォール８幅は、Ｎ-層６及びＰ-層7bの不純物ドーズ
量、Ｐ及びNMOSトランジスタのホットキャリア発生量の
抑制並びにＮ-層６及びＰ-層7bの寄生抵抗によるドレイ
ン電流の減少効果等に鑑み、最適化されなければならな
い。次に、PMOSトランジスタ形成予定領域Ｂ2と、バイ
ポーラトランジスタ形成予定領域Ａ2のバイポーラトラ
ンジスタのエミッタ及びコレクタ電極引き出し部を除く
部分とを、レジスト203で被い、砒素を３×1015〜８×1
015cm-2程度のドーズ量でイオン注入し、バイポーラト
ランジスタ形成予定領域Ａ2のベース領域7a表面部に、
バイポーラトランジスタのエミッタ領域9aを形成し、Ｎ
ウェル層2a表面部に、コレクタ電極引き出し部9cを形成
する。これと同時に、NMOSトランジスタ及びメモリセル
形成予定領域Ｃ2,D2のＮ-層６のサイドウォール８両側
方に、NMOSトランジスタのＮ+拡散層のソース・ドレイ
ン領域9bを形成する（第１図ｄ）。
に、CVD酸化膜を堆積し、このCVD酸化膜を異方性の強い
ドライエッチング装置を用い、全面エッチバックし、ゲ
ート電極５の側壁に0.2μｍ幅のサイドウォール８を形
成する。このとき、サイドウォール８の幅は、主に、NM
OSトランジスタのＮ-層６の長さ及びPMOSトランジスタ
のＰ-層7bの長さに基づいて決定される。即ち、サイド
ウォール８幅は、Ｎ-層６及びＰ-層7bの不純物ドーズ
量、Ｐ及びNMOSトランジスタのホットキャリア発生量の
抑制並びにＮ-層６及びＰ-層7bの寄生抵抗によるドレイ
ン電流の減少効果等に鑑み、最適化されなければならな
い。次に、PMOSトランジスタ形成予定領域Ｂ2と、バイ
ポーラトランジスタ形成予定領域Ａ2のバイポーラトラ
ンジスタのエミッタ及びコレクタ電極引き出し部を除く
部分とを、レジスト203で被い、砒素を３×1015〜８×1
015cm-2程度のドーズ量でイオン注入し、バイポーラト
ランジスタ形成予定領域Ａ2のベース領域7a表面部に、
バイポーラトランジスタのエミッタ領域9aを形成し、Ｎ
ウェル層2a表面部に、コレクタ電極引き出し部9cを形成
する。これと同時に、NMOSトランジスタ及びメモリセル
形成予定領域Ｃ2,D2のＮ-層６のサイドウォール８両側
方に、NMOSトランジスタのＮ+拡散層のソース・ドレイ
ン領域9bを形成する（第１図ｄ）。
更に、上記レジスト203を除去した後、NMOSトランジ
スタ及びメモリセル形成予定領域Ｃ2,D2と、バイポーラ
トランジスタ形成予定領域Ａ2のベース電極引き出し部
を除く部分とをレジスト204で被い、Ｂ+又はBF2 +を４×
1015〜１×1016cm-2程度のドーズ量でイオン注入し、PM
OSトランジスタ形成予定領域Ｂ2のＰ-層7bのサイドウォ
ール８両側方に、Ｐ+拡散層のソース・ドレイン領域10b
を形成すると同時に、バイポーラトランジスタ形成予定
領域Ａ2のベース領域7a表面部に、ベース電極引き出し
部10aを形成する（第１図ｅ）。
スタ及びメモリセル形成予定領域Ｃ2,D2と、バイポーラ
トランジスタ形成予定領域Ａ2のベース電極引き出し部
を除く部分とをレジスト204で被い、Ｂ+又はBF2 +を４×
1015〜１×1016cm-2程度のドーズ量でイオン注入し、PM
OSトランジスタ形成予定領域Ｂ2のＰ-層7bのサイドウォ
ール８両側方に、Ｐ+拡散層のソース・ドレイン領域10b
を形成すると同時に、バイポーラトランジスタ形成予定
領域Ａ2のベース領域7a表面部に、ベース電極引き出し
部10aを形成する（第１図ｅ）。
次いで、上記レジスト204を除去した後、基板１上
に、層間絶縁のためのCVD酸化膜11を200〜400nm堆積す
る。その後、メモリセル形成予定領域Ｄ2の一部にメモ
リセルのキャパシタを形成する目的で、上記CVD酸化膜1
1に、後述するストレージノード電極とスイッチングト
ランジスタの拡散層（ソース・ドレイン領域）9bとを接
続するためのコンタクトホール12bを開孔する。又、こ
のとき同時に、バイポーラトランジスタのエミッタ領域
9a上にもコンタクトホール12aを開孔する。次いで、減
圧CVD法により、基板１上に、ポリシリコン層を100〜20
0nm堆積させた後、砒素を８×1015cm-2程度のドーズ量
でイオン注入し、上記ポリシリコン層に導電性を与え
る。しかる後、ホトリソ・エッチング技術により、上記
ポリシリコン層をエッチングして、コンタクトホール12
b上にストレージノード電極13bを形成する。このとき、
バイポーラトランジスタのエミッタ領域9a上にも、この
エミッタ領域9aと他の部分とを接続するためにポリシリ
コン層13aを残し、浅いエミッタ接合を形成する。その
後、減圧CVD法により、上記ストレージノード電極13b上
に、窒化シリコン膜を８〜10nm堆積し、キャパシタの誘
電体薄膜14を形成する。更に、この誘電体薄膜14上に、
窒化シリコン膜のリーク電流を減少させる目的で、900
℃程度のウェット酸素雰囲気中において、図示略す１〜
2nm厚の酸化膜を被着する。その後、減圧CVD法により、
基板１上に、ポリシリコン層を100〜200nm厚堆積した
後、これをホトリソ・エッチング技術によりエッチング
し、上記誘電体薄膜14上に、セルプレート電極15を形成
する（第１図ｆ）。
に、層間絶縁のためのCVD酸化膜11を200〜400nm堆積す
る。その後、メモリセル形成予定領域Ｄ2の一部にメモ
リセルのキャパシタを形成する目的で、上記CVD酸化膜1
1に、後述するストレージノード電極とスイッチングト
ランジスタの拡散層（ソース・ドレイン領域）9bとを接
続するためのコンタクトホール12bを開孔する。又、こ
のとき同時に、バイポーラトランジスタのエミッタ領域
9a上にもコンタクトホール12aを開孔する。次いで、減
圧CVD法により、基板１上に、ポリシリコン層を100〜20
0nm堆積させた後、砒素を８×1015cm-2程度のドーズ量
でイオン注入し、上記ポリシリコン層に導電性を与え
る。しかる後、ホトリソ・エッチング技術により、上記
ポリシリコン層をエッチングして、コンタクトホール12
b上にストレージノード電極13bを形成する。このとき、
バイポーラトランジスタのエミッタ領域9a上にも、この
エミッタ領域9aと他の部分とを接続するためにポリシリ
コン層13aを残し、浅いエミッタ接合を形成する。その
後、減圧CVD法により、上記ストレージノード電極13b上
に、窒化シリコン膜を８〜10nm堆積し、キャパシタの誘
電体薄膜14を形成する。更に、この誘電体薄膜14上に、
窒化シリコン膜のリーク電流を減少させる目的で、900
℃程度のウェット酸素雰囲気中において、図示略す１〜
2nm厚の酸化膜を被着する。その後、減圧CVD法により、
基板１上に、ポリシリコン層を100〜200nm厚堆積した
後、これをホトリソ・エッチング技術によりエッチング
し、上記誘電体薄膜14上に、セルプレート電極15を形成
する（第１図ｆ）。
その後、CVD法により、基板１上に、層間分離用のBPS
G膜16を堆積し、これを900℃以下の温度でリフローさ
せ、平坦化を行なう。しかる後、このBPSG膜16にスイッ
チングトランジスタの拡散層（ソース・ドレイン領域）
9bとビット線18との接続をとるためのコンタクトホール
17を開孔する。上記ビット線18は、減圧CVDにより堆積
され、リンを高濃度に含むポリシリコン層をホトリソ・
エッチング技術によりエッチングし、BPSG膜16及びコン
タクトホール17上に形成される（第１図ｇ）。
G膜16を堆積し、これを900℃以下の温度でリフローさ
せ、平坦化を行なう。しかる後、このBPSG膜16にスイッ
チングトランジスタの拡散層（ソース・ドレイン領域）
9bとビット線18との接続をとるためのコンタクトホール
17を開孔する。上記ビット線18は、減圧CVDにより堆積
され、リンを高濃度に含むポリシリコン層をホトリソ・
エッチング技術によりエッチングし、BPSG膜16及びコン
タクトホール17上に形成される（第１図ｇ）。
更に、基板１上に、層間絶縁膜としてのBPSG膜19を堆
積した後、このBPSG膜19の所定部分にコンタクトホール
20を開孔する。そして、スパッタ法により、基板１上
に、例えば、Al-Si-Cu合金材を被着した後、これをホト
リソ・エッチング技術により、エッチングし、上記BPSG
膜19のコンタクトホール20上に、配線層21を形成する。
尚、この場合、コンタクトホール20のアスペクト比が大
きくAl-Si-Cu合金材がコンタクトホール20内に入り難い
場合は、コンタクトホール20内に、予めタングステン等
の導体を埋め込んでおいても良い。又、金属の多層配線
が必要であれば絶縁膜の堆積、スルーホールの開孔及び
配線形成等を順次行なえば良い。（第１図ｈ）。
積した後、このBPSG膜19の所定部分にコンタクトホール
20を開孔する。そして、スパッタ法により、基板１上
に、例えば、Al-Si-Cu合金材を被着した後、これをホト
リソ・エッチング技術により、エッチングし、上記BPSG
膜19のコンタクトホール20上に、配線層21を形成する。
尚、この場合、コンタクトホール20のアスペクト比が大
きくAl-Si-Cu合金材がコンタクトホール20内に入り難い
場合は、コンタクトホール20内に、予めタングステン等
の導体を埋め込んでおいても良い。又、金属の多層配線
が必要であれば絶縁膜の堆積、スルーホールの開孔及び
配線形成等を順次行なえば良い。（第１図ｈ）。
而して、最後に、上記配線層21上に、図示略す保護用
パッシベーション膜を被着し、バイポーラトランジスタ
を複合したMISダイナミックメモリが完成する。
パッシベーション膜を被着し、バイポーラトランジスタ
を複合したMISダイナミックメモリが完成する。
以上説明したように本発明によれば、バイポーラトラ
ンジスタのコレクタ領域を第１導電型チャネルMIS FET
のウェル層と同時に形成し、ベース領域を第１導電型チ
ャネルMIS FETのソース・ドレイン拡散領域と同時に形
成するので、プロセスが簡易化され、従って、製品歩留
りが向上でき、コスト低減ができる等の効果により上述
した課題を解決し得る。
ンジスタのコレクタ領域を第１導電型チャネルMIS FET
のウェル層と同時に形成し、ベース領域を第１導電型チ
ャネルMIS FETのソース・ドレイン拡散領域と同時に形
成するので、プロセスが簡易化され、従って、製品歩留
りが向上でき、コスト低減ができる等の効果により上述
した課題を解決し得る。
第１図は本発明バイポーラトランジスタを複合したMIS
ダイナミックメモリの製造方法に係わる工程断面図であ
り、第２図は従来バイポーラトランジスタを複合したMI
Sダイナミックメモリの断面図である。 １……Ｐ型シリコン基板、2a,2b……Ｎウェル層、４…
…ゲート酸化膜、５……ゲート電極、６……Ｎ-層、7a
……ベース領域、7b……Ｐ-層、9a……エミッタ領域、9
b……ソース・ドレイン領域、9c……コレクタ電極引き
出し部、10a……ベース電極引き出し部、10b……ソース
・ドレイン領域、11……CVD酸化膜、13a……ポリシリコ
ン層、13b……ストレージノード電極、14……誘電体薄
膜、15……セルプレート電極、21……配線層、Ａ2……N
PNバイポーラTr形成予定領域、Ｂ2……PMOS Tr形成予定
領域、Ｃ2−NMOS Tr形成予定領域、Ｄ2……メモリセル
形成予定領域。
ダイナミックメモリの製造方法に係わる工程断面図であ
り、第２図は従来バイポーラトランジスタを複合したMI
Sダイナミックメモリの断面図である。 １……Ｐ型シリコン基板、2a,2b……Ｎウェル層、４…
…ゲート酸化膜、５……ゲート電極、６……Ｎ-層、7a
……ベース領域、7b……Ｐ-層、9a……エミッタ領域、9
b……ソース・ドレイン領域、9c……コレクタ電極引き
出し部、10a……ベース電極引き出し部、10b……ソース
・ドレイン領域、11……CVD酸化膜、13a……ポリシリコ
ン層、13b……ストレージノード電極、14……誘電体薄
膜、15……セルプレート電極、21……配線層、Ａ2……N
PNバイポーラTr形成予定領域、Ｂ2……PMOS Tr形成予定
領域、Ｃ2−NMOS Tr形成予定領域、Ｄ2……メモリセル
形成予定領域。
Claims (1)
- 【請求項１】第１導電型の同一半導体基板上に、バイポ
ーラトランジスタ、第１導電型チャネルMIS FET、第２
導電型チャネルMIS FET及び１トランジスタ・１キャパ
シタ型ダイナミックランダムアクセスメモリセルを有す
るバイポーラトランジスタを複合したMISダイナミック
メモリの製造方法において、 上記基板の所定表面部に、上記第１導電型チャネルMIS
FETの第２導電型のウェル層を形成すると同時に、上記
バイポーラトランジスタの第２導電型コレクタ領域を形
成する工程と、 上記ウェル層を含む上記基板上に、上記第１及び第２導
電型チャネルMIS FETのゲート絶縁膜を形成する工程
と、 上記ゲート絶縁膜上に、ゲート電極を形成する工程と、 上記ゲート電極と自己整合的に、上記基板表面部に、上
記第２導電型チャネルFETの低濃度の第２導電型ソース
・ドレイン拡散領域を形成する工程と、 上記ゲート電極と自己整合的に、上記ウェル層表面部
に、上記第１導電型チャネルMIS FETの低濃度の第１導
電型ソース・ドレイン拡散領域を形成すると同時に、上
記バイポーラトランジスタの第１導電型のベース領域を
形成する工程と、 上記低濃度の第２導電型ソース・ドレイン拡散領域の上
記ゲート電極両側方に、高濃度の第２導電型ソース・ド
レイン拡散領域を形成すると同時に、上記ベース領域表
面部に、上記バイポーラトランジスタの第２導電型のエ
ミッタ領域を形成する工程と、 上記低濃度の第１導電型ソース・ドレイン拡散領域の上
記ゲート電極両側方に、高濃度の第１導電型ソース・ド
レイン拡散領域を形成する工程とを含むことを特徴とす
るバイポーラトランジスタを複合したMISダイナミック
メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1224512A JP2750168B2 (ja) | 1989-09-01 | 1989-09-01 | バイポーラトランジスタを複合したｍｉｓダイナミックメモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1224512A JP2750168B2 (ja) | 1989-09-01 | 1989-09-01 | バイポーラトランジスタを複合したｍｉｓダイナミックメモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0391261A JPH0391261A (ja) | 1991-04-16 |
| JP2750168B2 true JP2750168B2 (ja) | 1998-05-13 |
Family
ID=16814958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1224512A Expired - Fee Related JP2750168B2 (ja) | 1989-09-01 | 1989-09-01 | バイポーラトランジスタを複合したｍｉｓダイナミックメモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2750168B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109379A (ja) * | 2009-12-25 | 2010-05-13 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイスの製造方法 |
-
1989
- 1989-09-01 JP JP1224512A patent/JP2750168B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0391261A (ja) | 1991-04-16 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |