JPH0793366B2 - 半導体メモリおよびその製造方法 - Google Patents
半導体メモリおよびその製造方法Info
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- JPH0793366B2 JPH0793366B2 JP59209789A JP20978984A JPH0793366B2 JP H0793366 B2 JPH0793366 B2 JP H0793366B2 JP 59209789 A JP59209789 A JP 59209789A JP 20978984 A JP20978984 A JP 20978984A JP H0793366 B2 JPH0793366 B2 JP H0793366B2
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- layer
- conductor layer
- semiconductor region
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ、特にメモリセルが１個のトラン
ジスタと１個のキヤパシタとからなり、かつ１対のメモ
リセルが１個のビツト線コンタクトを共有する構造の半
導体メモリおよびその製造方法に関する。
ジスタと１個のキヤパシタとからなり、かつ１対のメモ
リセルが１個のビツト線コンタクトを共有する構造の半
導体メモリおよびその製造方法に関する。
現在、最も高密度化が進んでいるランダム・アクセス・
メモリ（RAM）は、１メモリセルが１個のトランジスタ
と、１個のキヤパシタとからなるダイナミツク形RAM
（以下1Tr形dRAMと略記する）であり、なかでも、隣接
した２個のセルが１個のビツト線コンタクトホールを共
有する構造が、高密度化に有利であることから、一般に
採用されている。
メモリ（RAM）は、１メモリセルが１個のトランジスタ
と、１個のキヤパシタとからなるダイナミツク形RAM
（以下1Tr形dRAMと略記する）であり、なかでも、隣接
した２個のセルが１個のビツト線コンタクトホールを共
有する構造が、高密度化に有利であることから、一般に
採用されている。
従来広く用いられているこの種の1Tr形dRAMの一例を第
９図（平面図）および第10図（Ｘ−Ｘ断面図）に示す。
９図（平面図）および第10図（Ｘ−Ｘ断面図）に示す。
なお、以下では、従来技術および本発明ともｎチヤネル
形MOS dRAMの場合を例に説明するが、ｐチヤネル形につ
いてもシリコン基板、拡散層およびチヤネルストツパ等
の導電形および印加電圧の正負がそれぞれ逆になるだけ
で、その他はｎチヤネル形と全く同様である。また、い
わゆるパルクの半導体基板表面にエピタキシヤル成長層
もしくはウエルを形成したものを用いる場合も、それら
のエピタキシヤル成長層ないしウエルを基板と考えれば
同様に構成できる。
形MOS dRAMの場合を例に説明するが、ｐチヤネル形につ
いてもシリコン基板、拡散層およびチヤネルストツパ等
の導電形および印加電圧の正負がそれぞれ逆になるだけ
で、その他はｎチヤネル形と全く同様である。また、い
わゆるパルクの半導体基板表面にエピタキシヤル成長層
もしくはウエルを形成したものを用いる場合も、それら
のエピタキシヤル成長層ないしウエルを基板と考えれば
同様に構成できる。
第９図において、破線で囲んだ領域が、１個のキヤパシ
タおよび１個のMIS形トランジスタからなる１個のメモ
リセルを示す。
タおよび１個のMIS形トランジスタからなる１個のメモ
リセルを示す。
キヤパシタは、第10図に示すように、ｐ形シリコン基板
１と、絶縁体薄膜２と、導電体薄膜３とから形成されて
いる。絶縁体薄膜２としては、シリコン基板を酸化雰囲
気中で熱処理して得られる厚さ100〜500Åのシリコン酸
化膜、または熱酸化膜と化学気相成長法（以下CVD法と
略記する）等によつて堆積されるシリコン窒化膜との積
層膜などが用いられ、導電体薄膜３としては、リン等を
不純物をドープして電気抵抗を減じた多結晶シリコン、
またはモリブデン、アルミニウム等の金属が用いられて
いる。
１と、絶縁体薄膜２と、導電体薄膜３とから形成されて
いる。絶縁体薄膜２としては、シリコン基板を酸化雰囲
気中で熱処理して得られる厚さ100〜500Åのシリコン酸
化膜、または熱酸化膜と化学気相成長法（以下CVD法と
略記する）等によつて堆積されるシリコン窒化膜との積
層膜などが用いられ、導電体薄膜３としては、リン等を
不純物をドープして電気抵抗を減じた多結晶シリコン、
またはモリブデン、アルミニウム等の金属が用いられて
いる。
なお、後述するコンタクトホール11を共有する１対の隣
接するメモリセルの周辺には、厚さ0.2〜1.0μｍのシリ
コン酸化膜４およびチヤネルストツプ領域５を形成する
ことにより、素子間分離が行われている。
接するメモリセルの周辺には、厚さ0.2〜1.0μｍのシリ
コン酸化膜４およびチヤネルストツプ領域５を形成する
ことにより、素子間分離が行われている。
他方、キヤパシタに隣接しているMIS形トランジスタ
は、ソース・ドレインとしてのn+拡散層６、ゲート絶縁
膜７およびゲート電極８（ワード線として用いる）から
構成され、ビツト線10が、層間絶縁膜９に形成されたコ
ンタクトホール11を通してn+拡散層６に接続されてい
る。
は、ソース・ドレインとしてのn+拡散層６、ゲート絶縁
膜７およびゲート電極８（ワード線として用いる）から
構成され、ビツト線10が、層間絶縁膜９に形成されたコ
ンタクトホール11を通してn+拡散層６に接続されてい
る。
上述したキヤパシタには、導電体薄膜３にシリコン基板
１に対して正の電圧を印加し、絶縁体薄膜２下のシリコ
ン基板１の表面にｎ形反転層を形成することによつて、
MIS形トランジスタを通して電荷を蓄積することができ
る。また、この電荷の蓄積は、ｎ形反転層を形成する代
りに、シリコン基板の絶縁体薄膜２下の表面側にリン等
のｎ形不純物をイオン注入法等を用いてドープすること
によりｎ形導電性層（図示せず）を形成することによつ
ても行うことができる。
１に対して正の電圧を印加し、絶縁体薄膜２下のシリコ
ン基板１の表面にｎ形反転層を形成することによつて、
MIS形トランジスタを通して電荷を蓄積することができ
る。また、この電荷の蓄積は、ｎ形反転層を形成する代
りに、シリコン基板の絶縁体薄膜２下の表面側にリン等
のｎ形不純物をイオン注入法等を用いてドープすること
によりｎ形導電性層（図示せず）を形成することによつ
ても行うことができる。
ところで、上述した1Tr形dRAMの高密度化のためには、
メモリセル面積の縮小が必須である。しかしながら、従
来技術では、以下に述べる種々の理由から、面積縮小が
困難であつた。
メモリセル面積の縮小が必須である。しかしながら、従
来技術では、以下に述べる種々の理由から、面積縮小が
困難であつた。
すなわち、素子間分離領域に関しては、従来広く用いら
れてきた選択酸化法ではいわゆるバーズビークが形成さ
れるために、約１μｍ以下の分離幅の実現は困難であつ
た。また、キヤパシタ領域に関しては、従来技術を用い
てメモリセル面積を縮小するとキヤパシタ面積が減少
し、キヤパシタ容量が減少するめに蓄積電荷量が減少
し、出力信号電圧の減少及びソフトエラー耐性の低下を
引き起す。他方、キヤパシタ容量を増加させるために絶
縁体薄膜２の薄膜を薄くすれば、絶縁耐圧が低下するた
め動作電圧の低下が必要になり、回路動作余裕が減少す
る。
れてきた選択酸化法ではいわゆるバーズビークが形成さ
れるために、約１μｍ以下の分離幅の実現は困難であつ
た。また、キヤパシタ領域に関しては、従来技術を用い
てメモリセル面積を縮小するとキヤパシタ面積が減少
し、キヤパシタ容量が減少するめに蓄積電荷量が減少
し、出力信号電圧の減少及びソフトエラー耐性の低下を
引き起す。他方、キヤパシタ容量を増加させるために絶
縁体薄膜２の薄膜を薄くすれば、絶縁耐圧が低下するた
め動作電圧の低下が必要になり、回路動作余裕が減少す
る。
このため、シリコン基板の表面に溝を形成し、その溝内
にキヤパシタを形成することが提案されている（テクニ
カル・ダイジエスト・オブ1983インターナシヨナル・エ
レクトロン・デバイセズ・ミーテイング、第319〜322
頁、1983年（Technical Digest of 1983 International
Electron Devices Meeting,pp319−322,1983））。
にキヤパシタを形成することが提案されている（テクニ
カル・ダイジエスト・オブ1983インターナシヨナル・エ
レクトロン・デバイセズ・ミーテイング、第319〜322
頁、1983年（Technical Digest of 1983 International
Electron Devices Meeting,pp319−322,1983））。
これは、溝内面に絶縁体薄膜２に相当する絶縁体薄膜を
形成し、さらに導電体薄膜３に相当する導電体薄膜を埋
込むもので、平面的なキヤパシタ面積を増加させずに実
効的にキヤパシタ面積を増加させることができる。
形成し、さらに導電体薄膜３に相当する導電体薄膜を埋
込むもので、平面的なキヤパシタ面積を増加させずに実
効的にキヤパシタ面積を増加させることができる。
しかしながら、上述した溝キヤパシタ構造においては、
高密度化のために隣り合う溝間の距離を短縮すると、パ
ンチスルーが発生し、シリコン酸化膜４およびチヤネル
ストツプ領域５の下のシリコン基板１を通つて電荷が移
動するために記憶情報が失われるという問題が生じ（ア
イ・イー・イー・イー・トランザクシヨンズ・オン・エ
レクトロン・デバイセズ、ED−31巻第６号、第746〜753
頁、1984年（IEEE Transactions on Electron Devices,
vol.ED−31,No.6,pp.746−753,1984））、その微細化お
よび高密度化には限界があつた。
高密度化のために隣り合う溝間の距離を短縮すると、パ
ンチスルーが発生し、シリコン酸化膜４およびチヤネル
ストツプ領域５の下のシリコン基板１を通つて電荷が移
動するために記憶情報が失われるという問題が生じ（ア
イ・イー・イー・イー・トランザクシヨンズ・オン・エ
レクトロン・デバイセズ、ED−31巻第６号、第746〜753
頁、1984年（IEEE Transactions on Electron Devices,
vol.ED−31,No.6,pp.746−753,1984））、その微細化お
よび高密度化には限界があつた。
このような問題を解決するために、本発明は、１個のビ
ツト線コンタクトホールを共有する１対のメモリセルの
周辺部に溝を形成し、その溝の内面に素子間分離部を構
成する絶縁体薄膜およびキヤパシタ部を形成するように
したものである。
ツト線コンタクトホールを共有する１対のメモリセルの
周辺部に溝を形成し、その溝の内面に素子間分離部を構
成する絶縁体薄膜およびキヤパシタ部を形成するように
したものである。
隣接セルの溝内に形成されるキヤパシタは、当該溝内面
を覆う絶縁体薄膜によつて相互に分離されるため、パン
チスルーによる蓄積電荷の喪失を避けることができる。
を覆う絶縁体薄膜によつて相互に分離されるため、パン
チスルーによる蓄積電荷の喪失を避けることができる。
第１図は本発明の一実施例を示す平面図、第２図はII−
II断面図、第３図はIII−III断面図、第４図はIV−IV断
面図である。各図において、第９図および第10図と同一
もしくは相当部分は同一記号を用いて示し、図中破線で
囲んだ領域が１個のメモリセルを示す。なお、第１図は
各層の平面的な配置を示すためのもので、上下関係につ
いては厳密に区別して示していないことは第９図の場合
と同様である。
II断面図、第３図はIII−III断面図、第４図はIV−IV断
面図である。各図において、第９図および第10図と同一
もしくは相当部分は同一記号を用いて示し、図中破線で
囲んだ領域が１個のメモリセルを示す。なお、第１図は
各層の平面的な配置を示すためのもので、上下関係につ
いては厳密に区別して示していないことは第９図の場合
と同様である。
本実施例において、共通のコンタクトホール11を有する
１対のメモリセルの周辺に、溝12が形成され、キヤパシ
タは、この溝12の側壁に形成された下部電極を構成する
ｎ形シリコン薄膜13、絶縁体薄膜２および上部電極を構
成する導電体薄膜３により形成されている。
１対のメモリセルの周辺に、溝12が形成され、キヤパシ
タは、この溝12の側壁に形成された下部電極を構成する
ｎ形シリコン薄膜13、絶縁体薄膜２および上部電極を構
成する導電体薄膜３により形成されている。
他方、トランジスタ部は、ドレインとしてのn+拡散層6
1、ソースとしてのn+拡散層62、ゲート絶縁膜７および
ワード線として用いるゲート電極８から構成されてい
る。このトランジスタ部の構成は、基本的には従来のも
のと同様であるが、n+拡散層62は、n+拡散層63を介し
て、領域14′においてｎ形シリコン薄膜13と電気的に接
続されている。
1、ソースとしてのn+拡散層62、ゲート絶縁膜７および
ワード線として用いるゲート電極８から構成されてい
る。このトランジスタ部の構成は、基本的には従来のも
のと同様であるが、n+拡散層62は、n+拡散層63を介し
て、領域14′においてｎ形シリコン薄膜13と電気的に接
続されている。
n+拡散層61はコンタクトホール11を介して、ビツト線10
に接続されており、ビツト線10とワード線（ゲート電
極）８とは層間絶縁膜９によつて電気的に絶縁されてい
る。また、ワード線８と上部キヤパシタ電極を構成する
導電体薄膜３とは、溝12の上部に形成された絶縁体薄膜
90によつて電気的に絶縁されている。
に接続されており、ビツト線10とワード線（ゲート電
極）８とは層間絶縁膜９によつて電気的に絶縁されてい
る。また、ワード線８と上部キヤパシタ電極を構成する
導電体薄膜３とは、溝12の上部に形成された絶縁体薄膜
90によつて電気的に絶縁されている。
ここで、コンタクトホール11を共有する１対のメモリセ
ルは、溝12の内面に形成されたシリコン酸化膜40によつ
て、周囲の多のメモリセルから分離されている。従来の
溝キヤパシタを用いたメモリでは、基本的にシリコン基
板１自体を下部キヤパシタ電極として共通に用いている
構造上、溝相互間の距離が短くなると、その下部電極を
通じて隣接セルに電荷が漏れることが避けられなかつた
が、本実施例では上述したように隣接するキヤパシタ間
がシリコン酸化膜40によつて分離されているため、この
ような電荷の漏れを防ぐことができる。なお、１対のセ
ル相互間では、当該セル境界部にあたる溝の一部領域14
において、上部ｎ形シリコン薄膜13を除去することによ
り、互いの電荷の流通を防いでいる。
ルは、溝12の内面に形成されたシリコン酸化膜40によつ
て、周囲の多のメモリセルから分離されている。従来の
溝キヤパシタを用いたメモリでは、基本的にシリコン基
板１自体を下部キヤパシタ電極として共通に用いている
構造上、溝相互間の距離が短くなると、その下部電極を
通じて隣接セルに電荷が漏れることが避けられなかつた
が、本実施例では上述したように隣接するキヤパシタ間
がシリコン酸化膜40によつて分離されているため、この
ような電荷の漏れを防ぐことができる。なお、１対のセ
ル相互間では、当該セル境界部にあたる溝の一部領域14
において、上部ｎ形シリコン薄膜13を除去することによ
り、互いの電荷の流通を防いでいる。
このように本実施例によれば、溝内面に素子間分離用の
シリコン酸化膜40を形成したことによつて、隣接するセ
ル間でのビツト情報の干渉を防止することができるが、
シリコン基板１の不純物濃度およびシリコン酸化膜40の
膜厚との関係によつては、第３図に14″で示す溝の側壁
にチヤネル（反転層）が形成され、これを通じて、ゲー
ト電極８のオン・オフにかかわらず蓄積電荷がビツト線
に漏れて失われてしまうことがある。
シリコン酸化膜40を形成したことによつて、隣接するセ
ル間でのビツト情報の干渉を防止することができるが、
シリコン基板１の不純物濃度およびシリコン酸化膜40の
膜厚との関係によつては、第３図に14″で示す溝の側壁
にチヤネル（反転層）が形成され、これを通じて、ゲー
ト電極８のオン・オフにかかわらず蓄積電荷がビツト線
に漏れて失われてしまうことがある。
例えば、メモリの動作電圧を3V,基板電圧を0Vとし、シ
リコン酸化膜40の膜厚を1000Åとすると、電荷の漏れを
無視できるようにするには、溝側壁14″近傍のシリコン
基板の不純物濃度を１×1017cm-3以上にする必要があ
る。
リコン酸化膜40の膜厚を1000Åとすると、電荷の漏れを
無視できるようにするには、溝側壁14″近傍のシリコン
基板の不純物濃度を１×1017cm-3以上にする必要があ
る。
この程度の不純物濃度を有する基板が用いられるなら問
題ないが、通常メモリに用いられるシリコン基板の不純
物濃度は1015〜1016cm-3程度であるから、そのような場
合には、以下に述べるような方法でチヤネルカツトを行
なうと良い。
題ないが、通常メモリに用いられるシリコン基板の不純
物濃度は1015〜1016cm-3程度であるから、そのような場
合には、以下に述べるような方法でチヤネルカツトを行
なうと良い。
シリコン基板の所定領域に不純物を拡散することに
より、その領域の不純物濃度を高くし、その領域内にメ
モリセルを形成する。
より、その領域の不純物濃度を高くし、その領域内にメ
モリセルを形成する。
溝内壁全体に不純物濃度の高い領域を形成する。
隣接のドレインの空乏層が伸びる深さ以上に不純物
濃度の高い領域を形成する。
濃度の高い領域を形成する。
これらについては、以下に述べる製造方法の実施例の中
で詳しく説明する。
で詳しく説明する。
そこで、次に上述したような本発明の半導体メモリの製
造方法を第５図を用いて説明する。
造方法を第５図を用いて説明する。
同図において、まず、ｐ形シリコン基板１を準備する
（第５図（Ａ））。このシリコン基板１としては、トラ
ンスフアーゲートおよびメモリセル以外の、同一基板上
に形成される他の回路で問題がないならば1017cm-3程度
の高濃度基板を用いても良く、その場合には溝側壁にお
けるチヤネルカツトのために特別の手段を講ずる必要は
ない。また上記で述べたようにメモリセルを形成する
領域にのみｐ形不純物、例えばホウ素をイオン注入法等
によりドーピングしＰ高濃度領域を形成しておいても良
く、その他の場合にはまたはのようなチヤネルカツ
トのための手段を別に講ずる必要がある。そこで、以下
第５図においてはこのチヤネルカツトのための特別な工
程を除いた共通工程について説明し、後に、当該チヤネ
ルカツトのための工程について説明するものとする。
（第５図（Ａ））。このシリコン基板１としては、トラ
ンスフアーゲートおよびメモリセル以外の、同一基板上
に形成される他の回路で問題がないならば1017cm-3程度
の高濃度基板を用いても良く、その場合には溝側壁にお
けるチヤネルカツトのために特別の手段を講ずる必要は
ない。また上記で述べたようにメモリセルを形成する
領域にのみｐ形不純物、例えばホウ素をイオン注入法等
によりドーピングしＰ高濃度領域を形成しておいても良
く、その他の場合にはまたはのようなチヤネルカツ
トのための手段を別に講ずる必要がある。そこで、以下
第５図においてはこのチヤネルカツトのための特別な工
程を除いた共通工程について説明し、後に、当該チヤネ
ルカツトのための工程について説明するものとする。
はじめに、シリコン基板１上に、熱酸化によつて、厚さ
300〜500Åのシリコン酸化膜15を形成し、次に、CVD法
によつて、厚さ1000〜1500Åのシリコン窒化膜16及び厚
さ5000〜10000Åのシリコン酸化膜17を堆積する。次
に、パターニングしたレジスト（図示せず）をマスクと
してシリコン酸化膜17、シリコン窒化膜16およびシリコ
ン酸化膜15の３層膜を、CF4ガス及び水素ガスを用いた
反応性イオンエツチング（以後RIEと略記する）法によ
つてエツチングする（第５図（Ｂ））。
300〜500Åのシリコン酸化膜15を形成し、次に、CVD法
によつて、厚さ1000〜1500Åのシリコン窒化膜16及び厚
さ5000〜10000Åのシリコン酸化膜17を堆積する。次
に、パターニングしたレジスト（図示せず）をマスクと
してシリコン酸化膜17、シリコン窒化膜16およびシリコ
ン酸化膜15の３層膜を、CF4ガス及び水素ガスを用いた
反応性イオンエツチング（以後RIEと略記する）法によ
つてエツチングする（第５図（Ｂ））。
次に、上述したレジストを除去した後上記３層膜をマス
クにシリコン基板１をCBrF3ガスを用いたRIE法によりエ
ツチングすることによつて溝121を形成する。溝121の幅
は0.5〜1.5μｍ、深さは0.2〜0.5μｍ程度である。上述
したようにメモリセル形成領域に予めｐ形高濃度領域を
形成した場合には、当該ｐ形高濃度領域は、このエツチ
ングにより、マスク下に張り出した部分のみが溝121の
まわりに残ることとなる。次に、硝酸とフツ酸の混合液
により溝内面のシリコン基板表面を500Å程度エツチン
グした後、熱酸化により溝121の内面に厚さ300〜500Å
のシリコン酸化膜151を形成し、さらに厚さ1000〜1500
Åのシリコン窒化膜161を堆積する（第５図（Ｃ））。
クにシリコン基板１をCBrF3ガスを用いたRIE法によりエ
ツチングすることによつて溝121を形成する。溝121の幅
は0.5〜1.5μｍ、深さは0.2〜0.5μｍ程度である。上述
したようにメモリセル形成領域に予めｐ形高濃度領域を
形成した場合には、当該ｐ形高濃度領域は、このエツチ
ングにより、マスク下に張り出した部分のみが溝121の
まわりに残ることとなる。次に、硝酸とフツ酸の混合液
により溝内面のシリコン基板表面を500Å程度エツチン
グした後、熱酸化により溝121の内面に厚さ300〜500Å
のシリコン酸化膜151を形成し、さらに厚さ1000〜1500
Åのシリコン窒化膜161を堆積する（第５図（Ｃ））。
以下、第５図（Ｄ）以降の工程については、第１図にお
けるII−II断面に相当する図を各図左方に「１」の枝番
号を付して示し、III−III断面に相当する図を各図右方
に「２」の枝番号を付して示す。
けるII−II断面に相当する図を各図左方に「１」の枝番
号を付して示し、III−III断面に相当する図を各図右方
に「２」の枝番号を付して示す。
そこで、次にレジスト18を厚さ1.5〜２μｍ程度塗布
し、溝121を埋込む。次いで、レジストエツチングに対
して耐性のある材料、例えば室温程度の低温で膜堆積が
可能な電子サイクロトロン共鳴型プラズマ付着法により
形成したシリコン酸化膜170を厚さ0.1〜0.3μｍ程度被
着し、さらにレジスト180を塗布してパターニングを施
す（第５図（Ｄ））。このパターニングは、溝121なら
びに第１図および第２図に示した領域14′以外の部分が
露出するように行なう。
し、溝121を埋込む。次いで、レジストエツチングに対
して耐性のある材料、例えば室温程度の低温で膜堆積が
可能な電子サイクロトロン共鳴型プラズマ付着法により
形成したシリコン酸化膜170を厚さ0.1〜0.3μｍ程度被
着し、さらにレジスト180を塗布してパターニングを施
す（第５図（Ｄ））。このパターニングは、溝121なら
びに第１図および第２図に示した領域14′以外の部分が
露出するように行なう。
次に、パターニングしたレジスト180をマスクとしてシ
リコン酸化膜170をCF4ガスおよび水素ガスを用いたRIE
法によつてエツチングし、次いで、残つたシリコン酸化
膜170をマスクにレジスト18を酸素ガスを用いたRIE法に
よりエツチングする。さらにシリコン酸化膜170を除去
した後、レジスト18をマスクにシリコン窒化膜161をプ
ラズマエツチング法によりエツチングする（第５図
（Ｅ））。
リコン酸化膜170をCF4ガスおよび水素ガスを用いたRIE
法によつてエツチングし、次いで、残つたシリコン酸化
膜170をマスクにレジスト18を酸素ガスを用いたRIE法に
よりエツチングする。さらにシリコン酸化膜170を除去
した後、レジスト18をマスクにシリコン窒化膜161をプ
ラズマエツチング法によりエツチングする（第５図
（Ｅ））。
このようにシリコン酸化膜170およびレジスト10を用い
る代りに、はじめから酸素プラズマに耐性を有するレジ
スト、例えばシリコン含有のSNRをレジスト18上に形成
し、上述したように溝121および領域14′以外の部分が
露出するようにパターニングした後、これをマスクとし
てレジスト18をエツチングしてもよい。
る代りに、はじめから酸素プラズマに耐性を有するレジ
スト、例えばシリコン含有のSNRをレジスト18上に形成
し、上述したように溝121および領域14′以外の部分が
露出するようにパターニングした後、これをマスクとし
てレジスト18をエツチングしてもよい。
次いで、レジスト18を除去した後、RIE法によつて溝121
の底面およびシリコン酸化膜17の上部のシリコン窒化膜
161およびシリコン酸化膜151を除去する。次に、シリコ
ン酸化膜17をマスクにして再びCBrF3ガスを用いたRIE法
によりシリコン基板１をエツチングし、深さ２〜５μｍ
程度の溝12を形成する。
の底面およびシリコン酸化膜17の上部のシリコン窒化膜
161およびシリコン酸化膜151を除去する。次に、シリコ
ン酸化膜17をマスクにして再びCBrF3ガスを用いたRIE法
によりシリコン基板１をエツチングし、深さ２〜５μｍ
程度の溝12を形成する。
次に、硝酸とフツ酸の混合液により溝12内面のシリコン
基板表面を500Å程度エツチングした後、セル間のチヤ
ネルカツトとしてｐ形不純物例えばホウ素をイオン注入
し、溝12の底部にp+層20を形成する（第５図（Ｆ））。
この溝底部のチヤネルカツトは、溝側面でのチヤネルカ
ツトが完全であれば必ずしも必要ではないが、設けてお
く法がより確実である。
基板表面を500Å程度エツチングした後、セル間のチヤ
ネルカツトとしてｐ形不純物例えばホウ素をイオン注入
し、溝12の底部にp+層20を形成する（第５図（Ｆ））。
この溝底部のチヤネルカツトは、溝側面でのチヤネルカ
ツトが完全であれば必ずしも必要ではないが、設けてお
く法がより確実である。
次に、シリコン窒化膜16およびシリコン窒化膜161をマ
スクとして熱酸化法により厚さ1000〜3000Åのシリコン
酸化膜40を形成する（第５図（Ｇ））。
スクとして熱酸化法により厚さ1000〜3000Åのシリコン
酸化膜40を形成する（第５図（Ｇ））。
次にシリコン窒化膜161およびシリコン酸化膜151を除去
し、全面にリンまたはヒ素を1019〜1020cm-3の濃度でド
ープしたシリコン薄膜を厚さ2000〜7000Å程度堆積す
る。このシリコン薄膜は単結晶でもあるいはアモルフア
スシリコンでもよい。要は、第２図に示したn+拡散層6
2,63に対して良好なコンタクトが得られる導電体であれ
ばよく、シリコンの代りに例えばタングステン、モリブ
デン等のリフラクトリーメタルまたはそのシリサイド等
を用いてもよい。本実施例ではCVD法により堆積した多
結晶シリコンを用いた。次いで、CF4ガスおよび酸素ガ
スを用いた平行平板型プラズマエツチング装置により上
記シリコン薄膜をエツチングし、溝12の側壁にのみシリ
コン膜膜13を残す。残つた溝を122とする（第５図
（Ｈ））。
し、全面にリンまたはヒ素を1019〜1020cm-3の濃度でド
ープしたシリコン薄膜を厚さ2000〜7000Å程度堆積す
る。このシリコン薄膜は単結晶でもあるいはアモルフア
スシリコンでもよい。要は、第２図に示したn+拡散層6
2,63に対して良好なコンタクトが得られる導電体であれ
ばよく、シリコンの代りに例えばタングステン、モリブ
デン等のリフラクトリーメタルまたはそのシリサイド等
を用いてもよい。本実施例ではCVD法により堆積した多
結晶シリコンを用いた。次いで、CF4ガスおよび酸素ガ
スを用いた平行平板型プラズマエツチング装置により上
記シリコン薄膜をエツチングし、溝12の側壁にのみシリ
コン膜膜13を残す。残つた溝を122とする（第５図
（Ｈ））。
次に、レジストを厚さ1.5〜２μｍ程度塗布し、溝122を
埋込む。次いで酸素プラズマに耐性のあるレジストとし
て例えばシリコン含有のSNRを上記レジスト上に形成す
る。SNRを第３図に示した領域14が露出するようにパタ
ーニングした後、当該SNRをマスクに上記レジストを酸
素ガスを用いたRIE法によりエツチングし、領域14の溝1
22を露出させる。次に、CF4ガスおよび酸素ガスを用い
たプラズマエツチング装置により、領域14で露出したシ
リコン薄膜13をエツチング除去する。
埋込む。次いで酸素プラズマに耐性のあるレジストとし
て例えばシリコン含有のSNRを上記レジスト上に形成す
る。SNRを第３図に示した領域14が露出するようにパタ
ーニングした後、当該SNRをマスクに上記レジストを酸
素ガスを用いたRIE法によりエツチングし、領域14の溝1
22を露出させる。次に、CF4ガスおよび酸素ガスを用い
たプラズマエツチング装置により、領域14で露出したシ
リコン薄膜13をエツチング除去する。
なお、上記パターニングの際、下層との合わせ精度に余
裕をもたせるため、溝に垂直な方向のパタン長は溝の幅
より長くしてもよい。
裕をもたせるため、溝に垂直な方向のパタン長は溝の幅
より長くしてもよい。
次に、熱酸化法によりシリコン薄膜13の表面に厚さ100
〜500Å程度のシリコン酸化膜からなる絶縁体薄膜２を
形成し、さらに、全面にリンまたはヒ素を1020cm-3以上
にドープしたシリコン薄膜を厚さ3000〜10000Å程度堆
積し、溝122を完全に埋込む。一方、酸化の際の熱処理
によりシリコン薄膜13から領域14′を通してシリコン基
板１にｎ形不純物が拡散し、n+拡散層63が形成される。
次いで、CF4ガスおよび酸素ガスを用いたプラズマエツ
チング装置により上記シリコン薄膜をエツチングし、溝
122内にのみシリコン薄膜からなる導電体薄膜３を残す
（第５図（Ｉ））。この導電体薄膜３も前記シリコン薄
膜13と全く同様で、本実施例ではCVD法により堆積した
多結晶シリコンを用いたが単結晶またはアモルフアスシ
リコンでもよく、さらに、シリコンの代りにタングステ
ンあるいはモリブデン等の金属またはそのシリサイド等
を用いてもよい。また、これらキヤパシタの上下電極と
なる両導電体薄膜間の絶縁体薄膜２として、本実施例で
はシリコン薄膜13を熱酸化することにより形成したシリ
コン酸化膜を用いたがこれは他の方法、例えばCVD法に
より形成したものでもよく、他の絶縁体、例えばシリコ
ン窒化膜を用いてもよい。あるいは、下部電極となるシ
リコン薄膜13に相当する導電体層として金属を用いた場
合には、次のような方法をとることもできる。すなわ
ち、当該金属層を形成後、その表面を酸化しておく。こ
れにより、その後、上部電極となる導電体薄膜３として
シリコン薄膜を形成した後に熱処理すれば、金属酸化膜
の金属にシリコンが置換してシリコン酸化膜が形成され
る。
〜500Å程度のシリコン酸化膜からなる絶縁体薄膜２を
形成し、さらに、全面にリンまたはヒ素を1020cm-3以上
にドープしたシリコン薄膜を厚さ3000〜10000Å程度堆
積し、溝122を完全に埋込む。一方、酸化の際の熱処理
によりシリコン薄膜13から領域14′を通してシリコン基
板１にｎ形不純物が拡散し、n+拡散層63が形成される。
次いで、CF4ガスおよび酸素ガスを用いたプラズマエツ
チング装置により上記シリコン薄膜をエツチングし、溝
122内にのみシリコン薄膜からなる導電体薄膜３を残す
（第５図（Ｉ））。この導電体薄膜３も前記シリコン薄
膜13と全く同様で、本実施例ではCVD法により堆積した
多結晶シリコンを用いたが単結晶またはアモルフアスシ
リコンでもよく、さらに、シリコンの代りにタングステ
ンあるいはモリブデン等の金属またはそのシリサイド等
を用いてもよい。また、これらキヤパシタの上下電極と
なる両導電体薄膜間の絶縁体薄膜２として、本実施例で
はシリコン薄膜13を熱酸化することにより形成したシリ
コン酸化膜を用いたがこれは他の方法、例えばCVD法に
より形成したものでもよく、他の絶縁体、例えばシリコ
ン窒化膜を用いてもよい。あるいは、下部電極となるシ
リコン薄膜13に相当する導電体層として金属を用いた場
合には、次のような方法をとることもできる。すなわ
ち、当該金属層を形成後、その表面を酸化しておく。こ
れにより、その後、上部電極となる導電体薄膜３として
シリコン薄膜を形成した後に熱処理すれば、金属酸化膜
の金属にシリコンが置換してシリコン酸化膜が形成され
る。
次に、シリコン酸化膜17を除去した後、熱酸化法により
シリコン薄膜からなる導電体薄膜３の表面に厚さ2000〜
5000Åのシリコン酸化膜90を形成する（第５図
（Ｊ））。
シリコン薄膜からなる導電体薄膜３の表面に厚さ2000〜
5000Åのシリコン酸化膜90を形成する（第５図
（Ｊ））。
最後に、シリコン窒化膜16およびシリコン酸化膜15を除
去して、溝内に素子間分離用絶縁膜とキヤパシタとを埋
込んだ構造が完成する（第５図（Ｋ））。以下、トラン
スフアゲートおよびビツト線を形成する方法は公知の技
術をそのまま利用でき、第１図ないし第４図に示したメ
モリセルを製造することができる。
去して、溝内に素子間分離用絶縁膜とキヤパシタとを埋
込んだ構造が完成する（第５図（Ｋ））。以下、トラン
スフアゲートおよびビツト線を形成する方法は公知の技
術をそのまま利用でき、第１図ないし第４図に示したメ
モリセルを製造することができる。
次に、溝側壁のチヤネルカツトの方法について説明す
る。先にも述べたように、1017cm-3程度の高濃度シリコ
ン基板１を用いることができれば、チヤネルカツトは必
要でない。しかし、一般には基板濃度が高くなるとpn接
合耐圧の低下やトランジスタのしきい値の制御が困難に
なるなどの不都合を生じるために、シリコン基板１の不
純物濃度は通常1015〜1016cm-3程度である。また前記
のように素子形成前に予めメモリセル領域に高濃度層を
形成しておけば、それ以上特別なチヤネルカツト工程は
必要ではない。しかし、その他の場合には、第５図で説
明したような素子形成工程中に、さらに溝側壁のチヤネ
ルカツト工程を含めなければならない。
る。先にも述べたように、1017cm-3程度の高濃度シリコ
ン基板１を用いることができれば、チヤネルカツトは必
要でない。しかし、一般には基板濃度が高くなるとpn接
合耐圧の低下やトランジスタのしきい値の制御が困難に
なるなどの不都合を生じるために、シリコン基板１の不
純物濃度は通常1015〜1016cm-3程度である。また前記
のように素子形成前に予めメモリセル領域に高濃度層を
形成しておけば、それ以上特別なチヤネルカツト工程は
必要ではない。しかし、その他の場合には、第５図で説
明したような素子形成工程中に、さらに溝側壁のチヤネ
ルカツト工程を含めなければならない。
まず、第６図を用いて溝内壁全体に高濃度層を形成する
場合（前記の方法）の一例を説明する。第５図（Ｆ）
の工程まで行なつた後、緩衝フツ酸液により表面に露出
したシリコン酸化膜151を除去した後、ｐ形不純物、例
えばホウ素を含むシリコン酸化膜152を堆積する。次に
熱処理を行ないシリコン酸化膜152中のｐ形不純物を溝1
2内壁のシリコン基板中に拡散させてp+層21を形成する
（第６図（Ａ））。次に緩衝フツ酸液でシリコン酸化膜
152を除去して、以後第５図（ｇ）以降の工程を行な
う。
場合（前記の方法）の一例を説明する。第５図（Ｆ）
の工程まで行なつた後、緩衝フツ酸液により表面に露出
したシリコン酸化膜151を除去した後、ｐ形不純物、例
えばホウ素を含むシリコン酸化膜152を堆積する。次に
熱処理を行ないシリコン酸化膜152中のｐ形不純物を溝1
2内壁のシリコン基板中に拡散させてp+層21を形成する
（第６図（Ａ））。次に緩衝フツ酸液でシリコン酸化膜
152を除去して、以後第５図（ｇ）以降の工程を行な
う。
次に、第７図および第８図を用いて、n+拡散層63より深
い位置まで高濃度層を形成する場合（前記の方法）の
例を説明する。
い位置まで高濃度層を形成する場合（前記の方法）の
例を説明する。
第５図（Ｂ）までの工程を終えた後、ｐ形不純物、例え
ばホウ素をイオン注入する。このイオン注入は、注入エ
ネルギーを変えて２段以上行うのが効果的である。例え
ば、ホウ素をエネルギー50keVと100keVで２段注入する
と、深さ0.4μ程度までp+層22を形成することができ
る。p+層22はイオン注入およびそれに引き続くアニール
によつて、シリコン酸化膜17、シリコン窒化膜16および
シリコン酸化膜15の３層膜からなるマスク下にまで張り
出して形成される（第７図（Ａ））。そのため第５図
（Ｃ）から（Ｆ）の工程で溝12を形成した場合、溝側壁
上部にp+層22が残される（第７図（Ｂ））。
ばホウ素をイオン注入する。このイオン注入は、注入エ
ネルギーを変えて２段以上行うのが効果的である。例え
ば、ホウ素をエネルギー50keVと100keVで２段注入する
と、深さ0.4μ程度までp+層22を形成することができ
る。p+層22はイオン注入およびそれに引き続くアニール
によつて、シリコン酸化膜17、シリコン窒化膜16および
シリコン酸化膜15の３層膜からなるマスク下にまで張り
出して形成される（第７図（Ａ））。そのため第５図
（Ｃ）から（Ｆ）の工程で溝12を形成した場合、溝側壁
上部にp+層22が残される（第７図（Ｂ））。
また、もう一つの方法として第５図（Ｂ）までの工程を
終えた後、例えばホウ素を50keVのエネルギーでイオン
注入する。次に第５図（Ｃ）に示したように溝121を形
成し、シリコン酸化膜151を形成した後再びホウ素を例
えば50keVのエネルギーでイオン注入しp+層23を形成す
る（第８図）。以下、第５図（Ｃ）以降の工程を行な
う。
終えた後、例えばホウ素を50keVのエネルギーでイオン
注入する。次に第５図（Ｃ）に示したように溝121を形
成し、シリコン酸化膜151を形成した後再びホウ素を例
えば50keVのエネルギーでイオン注入しp+層23を形成す
る（第８図）。以下、第５図（Ｃ）以降の工程を行な
う。
なお、以上のp+層は高濃度といつても1017cm-3の程度で
あつて、ソース・ドレインとしてのn+拡散層の不純物濃
度（1020cm-3以上）よりも十分低いため、n+拡散層形成
の際に特に問題となることはない。
あつて、ソース・ドレインとしてのn+拡散層の不純物濃
度（1020cm-3以上）よりも十分低いため、n+拡散層形成
の際に特に問題となることはない。
以上説明したように、本発明によれば、素子間分離部お
よびキヤパシタ部をメモリセルの周辺に形成した例えば
幅1.5μｍ以下の溝の内部に形成することにより両者の
領域を平面的に著しく縮小できる。
よびキヤパシタ部をメモリセルの周辺に形成した例えば
幅1.5μｍ以下の溝の内部に形成することにより両者の
領域を平面的に著しく縮小できる。
のみならず、各キヤパシタは溝の内面に形成した絶縁体
薄膜によつて相互に分離されているため、隣り合うセル
間でのビツト情報の干渉を防止でき、一層の高密度化が
可能である。
薄膜によつて相互に分離されているため、隣り合うセル
間でのビツト情報の干渉を防止でき、一層の高密度化が
可能である。
さらに、溝が、分離部及びキヤパシタ部の形成工程によ
り埋込まれ、平坦化されるため、ワード線を形成するこ
とが容易になる。
り埋込まれ、平坦化されるため、ワード線を形成するこ
とが容易になる。
しかも、セルの基本構成としては隣接する１対のメモリ
セルが１個のコンタクトホールを共有する構成をとるこ
とから、さらに高密度化に有利となつている。
セルが１個のコンタクトホールを共有する構成をとるこ
とから、さらに高密度化に有利となつている。
結局、本発明によれば、セル部全体として飛躍的な面積
縮小が達成でき、超高密度なメモリを実現することがで
きる。
縮小が達成でき、超高密度なメモリを実現することがで
きる。
第１図は本発明の一実施例である1Tr形dRAMセルの平面
図、第２図はそのII−II断面図、第３図は同じくIII−I
II断面図、第４図は同じくIV−IV断面図、第５図は本発
明による1Tr形dRAMセルのキヤパシタおよび分離部形成
までの製法の一例を示す工程断面図、第６図，第７図お
よび第８図は溝側壁チヤネルカツトの工程を説明するた
めの断面図、第９図および第10図は従来の1Tr形dRAMセ
ルの平面図そのＸ−Ｘ断面図である。 １……ｐ形シリコン基板、２……第２の絶縁体薄膜、３
……第２の導電体薄膜、７……ゲート絶縁膜、８……ゲ
ート電極（ワード線）、10……ビツト線、11……ビツト
線コンタクトホール、12……溝、13……シリコン薄膜
（第１の導電体薄膜）、14……１対のメモリセルの境界
部に相当する第２の所定領域、14′……第１の絶縁体薄
膜の開口部に相当する第１の所定領域、40……シリコン
酸化膜（第１の絶縁体薄膜）。
図、第２図はそのII−II断面図、第３図は同じくIII−I
II断面図、第４図は同じくIV−IV断面図、第５図は本発
明による1Tr形dRAMセルのキヤパシタおよび分離部形成
までの製法の一例を示す工程断面図、第６図，第７図お
よび第８図は溝側壁チヤネルカツトの工程を説明するた
めの断面図、第９図および第10図は従来の1Tr形dRAMセ
ルの平面図そのＸ−Ｘ断面図である。 １……ｐ形シリコン基板、２……第２の絶縁体薄膜、３
……第２の導電体薄膜、７……ゲート絶縁膜、８……ゲ
ート電極（ワード線）、10……ビツト線、11……ビツト
線コンタクトホール、12……溝、13……シリコン薄膜
（第１の導電体薄膜）、14……１対のメモリセルの境界
部に相当する第２の所定領域、14′……第１の絶縁体薄
膜の開口部に相当する第１の所定領域、40……シリコン
酸化膜（第１の絶縁体薄膜）。
Claims (2)
- 【請求項１】第１導電型の半導体基板上に形成され周囲
に形成された溝により前記半導体基板上に島状に存在す
る凸部半導体領域と、 前記凸部半導体領域の側面の上部に対抗して配置する第
１と第２の領域を除く側面と前記溝底部とに連続して形
成された第１の絶縁膜と、 前記凸部半導体領域の側面の所定の領域に前記第１の絶
縁膜を介して形成され、前記第１の絶縁膜が無い前記第
１の領域では、前記第１の領域に接続するように形成さ
れた第１の導電体層Ａと、 前記凸部半導体領域の側面の前記第１の導電体層Ａが形
成されていない所定の領域に前記第１の絶縁膜を介して
前記第１の導電体層Ａとは接続しないように形成され、
前記第１の絶縁膜が無い前記第２の領域では、前記第２
の領域に接続するように形成された第１の導電体層Ｂ
と、 前記第１の導電体層Ａの表面に形成された第２の絶縁層
Ａと、 前記第１の導電体層Ｂの表面に形成された第２の絶縁層
Ｂと、 前記第２の絶縁層A,Bの表面に前記凸部半導体領域の側
面を取り囲むように形成された第２の導電体層と、 前記凸部半導体領域の中央部に表面より形成された第２
導電型の第１の不純物層と、 前記凸部半導体領域の前記第１の領域に接するように形
成された第２導電型の第２の不純物層Ａと、 前記凸部半導体領域の前記第２の領域に接するように形
成された第２導電型の第２の不純物層Ｂと を有し、 前記凸部半導体領域状に、第２の不純物層Ａよりなる第
１のトランジスタと、第２の不純物層Ｂよりなる第２の
トランジスタが、前記第１の不純物層をドレイン領域と
して共有し、 前記第１のトランジスタは、前記第１の導電体層Ａと第
２の絶縁層Ａと第２の導電体層とから構成されるキャパ
シタに、第１の領域を介して接続し、 前記第２のトランジスタは、前記第１の導電体層Ｂと第
２の絶縁層Ｂと第２の導電体層とから構成されるキャパ
シタに、第２の領域を介して接続し、 前記第１と第２のトランジスタが前記第１の不純物層に
接続するビット線を共有していることを特徴とする半導
体メモリ。 - 【請求項２】半導体基板表面にビット線を共有する２つ
のトランジスタと、そのトランジスタをそれぞれに接続
するキャパシタとからなる１対のメモリセルを形成する
半導体メモリの製造方法において、 前記半導体基板に溝を掘ることで前記１対のメモリセル
が形成される島状に存在する凸部半導体領域を形成する
工程と、 前記凸部半導体領域の側面上部に対向して配置する第１
と第２の領域を除く側面と前記溝底部とに連続した第１
の絶縁膜を選択的に形成する工程と、 前記第１の絶縁膜が無い前記第１の領域では前記第１の
領域に接続するように、前記凸部半導体領域の側面の所
定の領域に前記第１の絶縁膜を介して第１の導電体層Ａ
を形成する工程と、 前記第１の絶縁膜が無い前記第２の領域では前記第２の
領域に接続するように、前記凸部半導体領域の側面の所
定の領域に前記第１の絶縁膜を介して第１の導電体層Ｂ
を形成する工程と、 前記第１の導電体層Ａの表面に第２の絶縁層Ａを形成す
る工程と、 前記第１の導電体層Ｂの表面に第２の絶縁層Ｂを形成す
る工程と、 前記第２の絶縁層A,Bの表面に前記凸部半導体領域の側
面を取り囲むように第２の導電体層を形成して前記溝を
埋め込む工程と、 前記凸部半導体領域の中央部に第２導電型の第１の不純
物層を表面より形成する工程と、 前記凸部半導体領域の前記第１の領域に接するように第
２導電型の第２の不純物層Ａを形成する工程と、 前記凸部半導体領域の前記第２の領域に接するように第
２導電型の第２の不純物層Ｂを形成する工程と、 前記凸部半導体領域上に第１の不純物層に接続するビッ
ト線を共有する、第１の不純物層と第２の不純物層Ａと
からなるトランジスタと、第２の不純物層と第２の不純
物層Ｂとからなるトランジスタを形成する工程と を含むことを特徴とする半導体メモリの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209789A JPH0793366B2 (ja) | 1984-10-08 | 1984-10-08 | 半導体メモリおよびその製造方法 |
| DE8585302116T DE3565339D1 (en) | 1984-04-19 | 1985-03-26 | Semiconductor memory device and method of manufacturing the same |
| EP85302116A EP0164829B1 (en) | 1984-04-19 | 1985-03-26 | Semiconductor memory device and method of manufacturing the same |
| US07/110,616 US4786954A (en) | 1984-04-19 | 1987-10-19 | Dynamic ram cell with trench surrounded switching element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209789A JPH0793366B2 (ja) | 1984-10-08 | 1984-10-08 | 半導体メモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6188554A JPS6188554A (ja) | 1986-05-06 |
| JPH0793366B2 true JPH0793366B2 (ja) | 1995-10-09 |
Family
ID=16578617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209789A Expired - Lifetime JPH0793366B2 (ja) | 1984-04-19 | 1984-10-08 | 半導体メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793366B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108163A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | 半導体記憶装置の製造方法 |
| JPS6360556A (ja) * | 1986-08-29 | 1988-03-16 | Nec Corp | 半導体メモリセル |
| JPH0797624B2 (ja) * | 1986-08-29 | 1995-10-18 | 日本電気株式会社 | 半導体メモリセル |
| JPH0810755B2 (ja) * | 1986-10-22 | 1996-01-31 | 沖電気工業株式会社 | 半導体メモリの製造方法 |
| JP2645008B2 (ja) * | 1987-03-30 | 1997-08-25 | 株式会社東芝 | 半導体記憶装置 |
| JP2517015B2 (ja) * | 1987-11-06 | 1996-07-24 | シャープ株式会社 | 半導体メモリの製造方法 |
| US8779488B2 (en) | 2011-04-15 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| KR101603971B1 (ko) * | 2014-07-30 | 2016-03-17 | 피에스케이 주식회사 | 기판 처리 장치 및 기판 처리 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
| JPS60117658A (ja) * | 1983-11-30 | 1985-06-25 | Hitachi Ltd | Ｍｏｓダイナミツクメモリ装置の製造方法 |
| JPS6187358A (ja) * | 1984-10-05 | 1986-05-02 | Nec Corp | 半導体記憶装置およびその製造方法 |
-
1984
- 1984-10-08 JP JP59209789A patent/JPH0793366B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6188554A (ja) | 1986-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |