JPH0336309B2 - - Google Patents

Description

【発明の詳細な説明】 本発明の分野 本発明は、微細・高密度な、MOSダイナミツ
ク・ランダム・アクセス・メモリに適用して好適
な半導体集積回路装置に関する。

本発明の背景 現在、最も高密度化が進んでいるランダム・ア
クセス・メモリ（RAM）は、１メモリセルが１
個のトランジスタと、１個のキヤパシタとからな
るダイナミツク型RAM（以下1Tr形dRAMと略記
する）である。

従来技術により製造された1Tr形dRAMの一例
を第１図（平面図）及び第２図（−′断面図）
に示す。

以下では、ｎチヤンネル形MOSdRAMについ
て説明するが、ｐチヤンネル形についてもシリコ
ン基板、拡散層及びチヤンネルストツパの導電型
がそれぞれ逆になるだけで、その他はｎチヤンネ
ル形と全く同様である。また、シリコン基板表面
に設けられたウエル内に以下で述べる構造を形成
する場合は、シリコン基板をウエルと読み代えれ
ばよい。

第１図において、破線で囲んだ領域が１個のメ
モリセルである。

キヤパシタは、第２図に示すように、ｐ形シリ
コン基板１と、絶縁体薄膜２と、導電体薄膜３と
により形成されている。

絶縁体薄膜２としては、シリコン基板を酸化雰
囲気中で熱処理（以下熱酸化と略記する）して得
られる厚さ100〜500Åのシリコン酸化膜、または
熱酸化膜と化学気相成長法（以下CVD法と略記
する）等によつて堆積されるシリコン窒化膜との
積層膜が用いられている。

導電体薄膜３としては、燐等の不純物をドープ
して電気抵抗を減じた多結晶シリコン、またはモ
リブデン、アルミニウム等の金属が用いられてい
る。

メモリセル間には、厚さ0.2〜1.0μmのシリコン
酸化膜４及びチヤンネルストツパ５が形成され、
メモリセル相互間の電気的な分離を行つている。

キヤパシタに隣接しているMIS型トランジスタ
は、ソース・ドレインとしてのn⁺拡散層６、ゲ
ート絶縁膜７及びゲート電極８（ワード線として
用いる）から構成されている。

ビツト線１０が層間絶縁膜９を介して設けられ
ている。

このビツト線１０は、層間絶縁膜９に形成され
たコンタクトホール１１を通してn⁺拡散層６に
接続されている。

上述したキヤパシタには、導電体薄膜３にシリ
コン基板１に対して正の電圧を印加し、絶縁体薄
膜２下のシリコン基板１の表面にＮ型反転層を形
成することによつて、MIS型トランジスタを通し
て電荷を蓄積することができる。

この電荷の蓄積は、ｎ型反転層を形成する代り
に、シリコン基板の絶縁体薄膜２下の表面側に燐
等のｎ型不純物をイオン注入法等を用いてドープ
することによりｎ型導電性層（図示せず）を形成
して行うことができる。

ところで、上述した1Tr形dRAMの高密度化の
ためには、メモリセル面積の縮小、すなわち、素
子間分離領域、キヤパシタ領域及びトランジスタ
領域の面積縮小が必須である。

しかしながら、従来技術では、以下に述べる
種々の理由から、面積縮小が困難であつた。

すなわち、素子間分離領域に関しては、従来広
く用いられてきた選択酸化法では分離領域周辺に
いわゆるバーズビークが形成されるために、約
1μm以下の分離幅の実現は困難であつた。

また、キヤパシタ領域に関しては、従来技術を
用いてキヤパシタ面積を単純に縮小すると、キヤ
パシタ容量が減少するために蓄積電荷量が減少
し、出力信号電圧の減少及びソフトエラー耐性の
低下を引き起すという欠点を有していた。

キヤパシタ容量を増加させるために絶縁体薄膜
２の薄膜を薄くすれば、絶縁耐圧が低下するた
め、動作電圧の低下が必要になり、回路動作余裕
が減少するという問題があつた。

また、キヤパシタ領域において、シリコン基板
の表面側に溝を形成し、その溝内にキヤパシタを
形成することにより、平面的なキヤパシタ領域の
面積を増加させずに実効的なキヤパシタ面積を増
加させることも提案されている。

しかしながら、このようにして高密度化した場
合、隣り合う溝間で、パンチスルーが発生し、電
荷が移動するために記憶情報が失われるという問
題が生じる。

また、トランジスタ領域に関しては、ゲート電
極８及びコンタクトホール１１の寸法、及び両者
の間のマスク合せ余裕の縮小に限界があつた。

本発明の開示 本発明は上述した問題を解決し、メモリセルの
大幅な微細化及び高密度化を実現することができ
る半導体集積回路装置を提案せんとするものであ
る。

本発明による半導体集積回路装置によれば、メ
モリセルの周辺に形成した溝の内部に、分離部及
びキヤパシタ部が形成され、また、トランジスタ
部において、ゲート電極の内部にコンタクトホー
ルを形成している構成を有する。

本発明の好適な実施例 以下、図面を用いて、本発明による半導体集積
回路装置及びその製法の実施例を述べよう。

実施例 本発明による半導体集積回路装置の実施例は、
第３図、第４図及び第５図に示されている。

１個のメモリセルは、第３図において、破線で
囲まれた領域であり、周辺には溝１２が形成され
ている。

キヤパシタは、溝１２の側壁に形成されたｎ型
シリコン薄膜１３及び絶縁体薄膜２及び導電体薄
膜３により形成されている。

隣り合つているメモリセルは、溝１２の内面に
形成されたシリコン酸化膜４０によつて互に分離
されている。

すなわち、メモリセルのキヤパシタ部及び素子
間分離部はメモリセルの周辺に形成された溝内に
のみ形成されている。

また、トランジスタ部は、ドレインとしての
n⁺拡散層６１、ソースとしてのn⁺拡散層６２、
ゲート絶縁膜７及びワード線として用いるゲート
電極８から構成されている。

n⁺拡散層６２は、溝１２の側壁の一部でシリ
コン酸化膜４０が除去された領域１４のシリコン
基板表面上に形成され、ｎ型シリコン薄膜１３と
電気的に接続されている。

n⁺拡散層６１はコンタクトホール１１を介し
て、ビツト線１０に接続されている。

ビツト線１０とワード線（ゲート電極）８とは
層間絶縁膜９によつて電気的に絶縁されている。

また、ワード線８とキヤパシタ電極３とは、溝
１２の上部に形成された絶縁体薄膜９０によつて
電気的に絶縁されている。

以上が、本発明による半導体集積回路装置の実
施例の構成である。

次に、第３図ないし第５図で示した構造を有す
る本発明による半導体集積回路装置の製法を第６
図を用いて述べよう。

まず、基板濃度10¹⁵〜10¹⁶cm^-3程度のｐ型シリ
コン基板１（第６図Ａ）上に、熱酸化によつて、
厚さ300〜500Åのシリコン酸化膜１５を形成し、
次に、CVD法によつて、厚さ1000〜1500Åのシ
リコン窒化膜１６及び厚さ5000〜10000Åのシリ
コン酸化膜１７を堆積し、次に、パターニングし
たレジスト（図示せず）をマスクとしてシリコン
酸化膜１７、シリコン窒化膜１６及びシリコン酸
化膜１５の３層膜を、CF₄ガス及び水素ガスを用
いた反応性イオンエツチング（以後RIEと略記す
る）法によつてエツチングする（第６図Ｂ）。

次に、上述したレジストを除去した後、上述し
た３層膜をマスクにシリコン基板１をCBrF₃ガス
を用いたRIE法によりエツチングすることによつ
て、溝１２を形成する（第６図Ｃ）。

この場合、溝１２の幅は、0.5〜1μm、深さは
２〜4μm程度である。

なお、溝１２を形成して後、ボロンをイオン注
入して溝底部にチヤンネルストツパ（図示せず）
を形成しても良い。

次に、シリコン酸化膜１７を緩衝弗酸液で除去
した後、硝酸と弗酸の混合液によつて、溝内面に
露出したシリコン基板１の表面を500Å程度エツ
チングし、RIEによつて生じた汚染、ダメージ層
を除去し、しかる後、熱酸化によつて、溝１２の
内面に、厚さ500〜1000Åのシリコン酸化膜４０
を形成する（第６図Ｄ）。ここで、残された溝を
１２０とする。

次に、レジスト１８を厚さ1.5〜2μm程度塗布
し、溝１２０を埋込む。次で、レジストエツチン
グに対して耐性のある材料、例えばCVD法によ
り形成したシリコン酸化膜１７０を厚さ0.1〜
0.3μm程度被着し、さらにレジスト１８０を塗布
して、パターニングを施す（第６図Ｅ）。

この場合、レジスト１８０のパターニングは、
トランジスタのソース６２が形成されるべき領域
１４が第３図に示すように露出するようになされ
る。

次に、レジスト１８０をマスクにシリコン酸化
膜１７０を、CF₄ガス及び水素ガスを用いたRIE
法によつてエツチングし、次で、シリコン酸化膜
１７０をマスクにレジスト１８を、酸素ガスを用
いたRIE法により、溝側壁部のソース領域１４が
露出するまでエツチングする（第６図Ｆ）。

次に、レジスト１８及びシリコン窒化膜１６を
マスクに、緩衝弗酸液を用いて、シリコン酸化膜
４０をエツチングして領域１４上のシリコン基板
を露出させ、次で、シリコン酸化膜１７０及びレ
ジスト１８０を、それぞれCF₄ガス及び水素ガス
を用いたRIE法及び酸素ガスを用いたエツチング
法により、除去する（第６図Ｇ）。

次に、CVD法によりｎ型不純物例えば燐また
は砒素等を10¹⁸〜10²⁰cm^-3の濃度でド−プしたシ
リコン薄膜１３を堆積する。この場合CVDの条
件として、例えばシランを原料として基板温度
600〜700℃程度とすると、多結晶状態のシリコン
薄膜が形成される。

シリコン薄膜１３の膜厚は、溝１２０を全く埋
込まないように、溝１２０の溝幅の半分よりは薄
くする。次にシリコン薄膜１３をCBrF₃ガスを用
いたRIE法によりエツチングし、溝１２０の側壁
のみ該シリコン薄膜１３を残す。また、RIE後残
された溝を１２１とする（第６図Ｈ）。

次に、RIEによつて生じた汚染、ダメージ層を
除去するために、硝酸と弗酸の混合液により、シ
リコン薄膜１３の表面を500Å程度エツチングす
る。次に、シリコン薄膜１３の表面に厚さ50〜
500Åの絶縁体薄膜２を形成する（第６図Ｉ）。こ
こで残された溝を１２２とする。

この場合、絶縁体薄膜２としては、シリコン薄
膜１３を熱酸化して形成するシリコン酸化膜、ま
たはそのシリコン酸化膜とCVD法等により形成
されたシリコン窒化膜との積層膜を用い得る。

また、この場合、この場合の熱酸化処理によ
り、シリコン薄膜１３とシリコン基板１が接して
いる領域１４において、シリコン薄膜１３中の不
純物がシリコン基板１の内部に拡散してn⁺拡散
層６２が形成される。n⁺拡散層６２の接合深さ
（横方向の深さ）は、0.1〜0.2μmあれば良い。熱
酸化の条件で上述した接合深さが得られない場合
は、絶縁体薄膜２を形成して後、窒素雰囲気中で
熱酸化すれば良い。

次に、導電体薄膜としての燐をドープしたシリ
コン薄膜３０を、溝１２２の幅の半分よりは厚く
形成し、溝１２２を埋込み、次で、シリコン薄膜
３０をRIE法によりエツチングして、溝１２２の
内部にのみシリコン薄膜３０を残す（第６図Ｊ）。

この場合、シリコン薄膜３０を形成するとき
と、RIEを行うときとの条件は、シリコン薄膜１
３の場合と同じで良い。

次に、シリコン薄膜３０の表面を熱酸化して、
厚さ1000〜3000Å程度のシリコン酸化膜９１を形
成する（第６図Ｋ）。

このようにすれば、シリコン薄膜３０がシリコ
ン酸化膜９１、絶縁体薄膜２及びシリコン酸化膜
４０によつて溝内に、電気的に分離されて埋込ま
れる。

次に、約160℃に熱したリン酸を用いてシリコ
ン窒化膜１６を除去し、次で、緩衝弗酸液を用い
てシリコン酸化膜１５を除去して後、シリコン基
板１を熱酸化することにより、厚さ50〜500Åの
シリコン酸化膜７０を、トランジスタのゲート絶
縁膜として形成し、次に、厚さ2000〜4000Åの燐
をドープしたシリコン薄膜８０を、ゲート電極と
して形成する。シリコン薄膜８０は、シリコン薄
膜３０を形成するのと同じ方法で良い。次に
CVD法によりシリコン酸化膜９２を、シリコン
薄膜８０に積層して、層間絶縁膜として4000〜
6000Å程度堆積形成する（第６図Ｌ）。

次に、パターニングしたレジスト（図示せず）
をマスクに、シリコン酸化膜９２及びシリコン薄
膜８０をRIE法によりエツチングしてワード線と
しての配線を形成するとともにコンクトホール１
１を開口する（第６図Ｍ）。

次に、例えば砒素をイオン注入して、コンタク
トホール１１下に露出したシリコン基板１の表面
にn⁺拡散層６１を形成する（第６図Ｎ）。

次に、CVD法によりシリコン酸化膜９３を堆
積し、さらにRIE法によつて、シリコン酸化膜９
３をエツチングすることにより、シリコン薄膜８
０及びシリコン酸化膜９２の側壁にのみシリコン
酸化膜９３を残す（第６図Ｏ）。

次に、例えばアルミニウム等の金属を用いてビ
ツト線１０を形成する（第６図Ｐ）。

以上が本発明による半導体集積回路装置の製法
の実施例である。

このような製法によつて得られた本発明による
半導体集積回路装置によれば、メモリセルの周辺
に形成した幅1μm以下の溝の内部に分離部及びキ
ヤパシタ部形成しているから両者の領域を平面的
に極めて縮小することができる。

また、溝の内面に絶縁体薄膜を形成しているか
ら、隣り合うセル間でのビツト情報の干渉を防止
できる。

さらに、溝が、分離部及びキヤパシタ部の形成
工程により埋込まれ、平坦化されているから、ワ
ード線を形成することが容易になる。

また、トランジスタ部については、ソースとし
てのn⁺拡散層が上記溝側面の一部領域に形成さ
れているので平面的なソース領域面積を非常に小
さくすることができる。

さらに、ゲート電極の内部にゲートのパターニ
ングと同時にコンタクトホールを形成することが
でき、またコンタクトホール下の領域にドレイン
としてのn⁺拡散層を形成しているから、ゲート
電極のパターニングとコンタクトホールのパター
ニングとのマスク合せ余裕を取る必要がなく、且
つドレイン領域面積を非常に小さくすることがで
きる。さらにリソグラフイ工程も１回少なくとす
む。

以上のことから、トランジスタ領域について
も、従来技術に比べて大幅な面積縮小が可能とな
り、結局、セル部全体として飛躍的な面積縮小が
達成でき、超高密度なメモリセルを実現させるこ
とができる。

【図面の簡単な説明】

第１図及び第２図は、従来の半導体集積回路装
置を示す平面図及びそのＢ−Ｂ断面図である。第
３図は、本発明による半導体集積回路装置を示す
平面図である。第４図は、そのＡ−A′断面図で
ある。第５図は、同じくＢ−B′断面図である。
第６図Ａ〜Ｐは本発明による半導体集積回路装置
の製法の一例を示す順次の工程における断面図で
ある。

Claims (1)

1. 【特許請求の範囲】 １ 導電型を有する半導体基板の主面側に溝が設
   けられ、 上記溝内面の第１の所定領域を除いて第１の絶
   縁体薄膜が設けられ、 上記第１の絶縁体薄膜の所定の一部に積層し且
   つ上記第１の所定領域に露出した上記半導体基板
   に接触している第１の導電体薄膜が設けられ、 上記第１の導電体薄膜の表面に第２の絶縁体薄
   膜が設けられ、 少なくとも上記第２の絶縁体薄膜に積層して第
   ２の導電体薄膜が設けられていることを特徴とす
   る半導体集積回路装置。 ２ 上記第１の導電体薄膜が、上記半導体基板の
   導電型とは反対の導電型を有することを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装
   置。 ３ 少なくとも上記第１の所定領域に、上記半導
   体基板の導電型とは反対の導電型を有する第１の
   拡散層が設けられ、該第１の拡散層が上記第１の
   導電体薄膜の一部と接触していることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装
   置。 ４ 上記溝が、上記半導体基板の主面側の第２の
   所定領域を囲むように設けられ、少なくとも上記
   第２の所定領域の第３の所定領域を除いた領域
   に、MIS型トランジスタのゲート電極が設けら
   れ、上記第３の所定領域の上記半導体基板の主面
   上に、該半導体基板の導電型とは反対の導電型を
   有する第２の拡散層が設けられ、 上記第２の拡散層と上記第１の拡散層と上記ゲ
   ート電極とにより上記MIS型トランジスタが構成
   されることを特徴とする特許請求の範囲第３項記
   載の半導体集積回路装置。