JPS62145864A - ダイナミツク型半導体記憶装置の記憶素子構造および製造方法 - Google Patents
ダイナミツク型半導体記憶装置の記憶素子構造および製造方法Info
- Publication number
- JPS62145864A JPS62145864A JP60288723A JP28872385A JPS62145864A JP S62145864 A JPS62145864 A JP S62145864A JP 60288723 A JP60288723 A JP 60288723A JP 28872385 A JP28872385 A JP 28872385A JP S62145864 A JPS62145864 A JP S62145864A
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- Japan
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- access transistor
- semiconductor substrate
- groove
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック型半導体装置の記憶素子構造、お
よびその製造方法に係シ、特に、トレンチ型蓄積キャパ
シタを有する高集積度のダイナミック型半導体記憶装置
の記憶素子構造およびその製造方法に関する。
よびその製造方法に係シ、特に、トレンチ型蓄積キャパ
シタを有する高集積度のダイナミック型半導体記憶装置
の記憶素子構造およびその製造方法に関する。
ダイナミック型半導体記憶装置にあっては、基板上に集
積される記憶素子密度の向上に対する絶えざる要請があ
り、しかも、半導体基板の面積増加は製品の歩留り低下
を紹くことから、各記憶素子、特に、蓄積キャパシタの
面積低下が望まれておシ、かかる要望に対し、いわゆる
トレンチ型蓄積キャパシタが提案された（ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌＥｌｅｃｔｏｎ Ｄｅｖｉｃｅｓ Ｍ
ｅｅｔｉｎｇ、 １９８２年版ＴｅｃｈｎｉｃａｌＤｉ
ｇｅｓｔ Ｉｒ８０６頁乃至８０８頁）。このトレンチ
型蓄積キャパシタは、第２図に示されているように、Ｐ
型の半導体基板１の表面に開口する溝を形成し、波溝の
内壁にＮ型の不純物を導入する。このＮ型の不純物領域
２に沿って絶縁膜を被着し。
積される記憶素子密度の向上に対する絶えざる要請があ
り、しかも、半導体基板の面積増加は製品の歩留り低下
を紹くことから、各記憶素子、特に、蓄積キャパシタの
面積低下が望まれておシ、かかる要望に対し、いわゆる
トレンチ型蓄積キャパシタが提案された（ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌＥｌｅｃｔｏｎ Ｄｅｖｉｃｅｓ Ｍ
ｅｅｔｉｎｇ、 １９８２年版ＴｅｃｈｎｉｃａｌＤｉ
ｇｅｓｔ Ｉｒ８０６頁乃至８０８頁）。このトレンチ
型蓄積キャパシタは、第２図に示されているように、Ｐ
型の半導体基板１の表面に開口する溝を形成し、波溝の
内壁にＮ型の不純物を導入する。このＮ型の不純物領域
２に沿って絶縁膜を被着し。
溝をポリシリコンで埋め、蓄積キャパシタ４ｔ−構成す
る。しかしながら、かかるトレンチ型蓄積キャパシタ４
は、電荷の蓄積される不純物領域２が基板１の内部深く
延在しているので、２線等の放射線を受けて基板１内に
キャリアが発生すると。
る。しかしながら、かかるトレンチ型蓄積キャパシタ４
は、電荷の蓄積される不純物領域２が基板１の内部深く
延在しているので、２線等の放射線を受けて基板１内に
キャリアが発生すると。
不純物領域２に蓄積されている電荷を消滅させ。
ソフトエラーが生じ易いうえ、記憶素子の密度を向上さ
せると、不純物領域２間にパンチスルー現象が生じ、蓄
積している電荷を消失するという欠点があった。
せると、不純物領域２間にパンチスルー現象が生じ、蓄
積している電荷を消失するという欠点があった。
そこで、第３図に示されているように半導体基板１に溝
を形成し、波溝の内壁部に基板と同一導電型の高不純物
領域５を形成し、該高不純物領域５に絶縁膜６を被着す
る。溝内にはポリシリコンの導電体７を充填すると共に
基板表面から突出させ、これを半導体基板ｌの表面部に
形成されたアクセストランジスタ８の一方のソース／ド
レイン領域９に接触させていた（特開昭５９−８２７６
１号参照）。この記憶セルは第４図に示されているよう
に、蓄積キャパシタｌＯとアクセストランジスタ８とが
交互に配置され、アクセストランジスタ８のゲー）ｔ−
兼ねるワード線１１が蓄積キャパシタ１０を越えて延在
している。
を形成し、波溝の内壁部に基板と同一導電型の高不純物
領域５を形成し、該高不純物領域５に絶縁膜６を被着す
る。溝内にはポリシリコンの導電体７を充填すると共に
基板表面から突出させ、これを半導体基板ｌの表面部に
形成されたアクセストランジスタ８の一方のソース／ド
レイン領域９に接触させていた（特開昭５９−８２７６
１号参照）。この記憶セルは第４図に示されているよう
に、蓄積キャパシタｌＯとアクセストランジスタ８とが
交互に配置され、アクセストランジスタ８のゲー）ｔ−
兼ねるワード線１１が蓄積キャパシタ１０を越えて延在
している。
上記特開昭５９−８２７６１号公報に開示されている記
憶素子は、ポリシリコン７側に電荷が蓄積されるのでソ
フトエラー等の問題は生じにくいものの、導電体７とア
クセストランジスタ８の一方のソース／ドレイン領域と
が基板１の表面上で接続されているので、該接続形成に
面積を要し、各記憶素子の占める面積が大きくなるとい
う問題点が大きくなるという問題点があり、加えて、導
電体７が基板表面から突出しているので、導電体７ｔ−
被う保論膜表面に凹凸が生じ、該保護膜にコン夛りト孔
等を穿設するとき、ホトレジスト工程における解像度が
低下し、デザインルールの微細化が図〕にくいという問
題点もあうた。さらに、ワード線１１は交互に配置され
ている蓄積キャパシタ１０上を延在しているので、記憶
素子の集積度を向上させ、あわせてワード線１１０線幅
も減少すると、蓄積キャパシタ１０上に形成される段差
部で断線が生じ易すくなシ、記憶装置の信頼性が低下す
るという問題点があった。
憶素子は、ポリシリコン７側に電荷が蓄積されるのでソ
フトエラー等の問題は生じにくいものの、導電体７とア
クセストランジスタ８の一方のソース／ドレイン領域と
が基板１の表面上で接続されているので、該接続形成に
面積を要し、各記憶素子の占める面積が大きくなるとい
う問題点が大きくなるという問題点があり、加えて、導
電体７が基板表面から突出しているので、導電体７ｔ−
被う保論膜表面に凹凸が生じ、該保護膜にコン夛りト孔
等を穿設するとき、ホトレジスト工程における解像度が
低下し、デザインルールの微細化が図〕にくいという問
題点もあうた。さらに、ワード線１１は交互に配置され
ている蓄積キャパシタ１０上を延在しているので、記憶
素子の集積度を向上させ、あわせてワード線１１０線幅
も減少すると、蓄積キャパシタ１０上に形成される段差
部で断線が生じ易すくなシ、記憶装置の信頼性が低下す
るという問題点があった。
［問題点全解決するための手段］
本発明は上記問題点に鑑み、その第１発明にあっては蓄
積キャパシタの一方の電極を構成する導体の上端１−、
半導体基板表面よ）内方に位置させ、これをアクセスト
ランジスタの一方のソース／ドレイン領域に接続し、基
板表面を平坦化したことを要旨としてお夛、第２発明に
あっては、溝の開口近傍をマスク層で被い溝の壁面に絶
縁膜と導体とを順次積層し、続く工程では、マスク層を
除去して、露出された溝の壁面に基板と反対導電型の不
純物領域を形成し、基板表面より内万に位置する導体上
面を前記不純物領域を介してアクセストランジスタの一
方のソース／ドレイン領域に接続することを要旨として
いる。
積キャパシタの一方の電極を構成する導体の上端１−、
半導体基板表面よ）内方に位置させ、これをアクセスト
ランジスタの一方のソース／ドレイン領域に接続し、基
板表面を平坦化したことを要旨としてお夛、第２発明に
あっては、溝の開口近傍をマスク層で被い溝の壁面に絶
縁膜と導体とを順次積層し、続く工程では、マスク層を
除去して、露出された溝の壁面に基板と反対導電型の不
純物領域を形成し、基板表面より内万に位置する導体上
面を前記不純物領域を介してアクセストランジスタの一
方のソース／ドレイン領域に接続することを要旨として
いる。
第１図は本発明の一実施例を示す図であシ、２０は約１
０”ａｌｌ”のボロン濃度を有する高不純物濃度シリコ
ン２２に約１０１６ｃＩｒ”のボロン濃度を有する低不
純物濃度の低不純物濃度シリコン２１をエピタキシャル
成長させた半導体基板であり、この基板２０には高不純
物濃度シリコン２２に達する溝２３が形成されている。
０”ａｌｌ”のボロン濃度を有する高不純物濃度シリコ
ン２２に約１０１６ｃＩｒ”のボロン濃度を有する低不
純物濃度の低不純物濃度シリコン２１をエピタキシャル
成長させた半導体基板であり、この基板２０には高不純
物濃度シリコン２２に達する溝２３が形成されている。
この溝２３の開口近傍を除く壁部には、容量絶縁膜２４
が約１００乃至２００人成長させられておシ、残シの空
間はＮ型不純物、例えば、リンの導入されたポリシリコ
ンの導体２５が充填されている。導体２５の上端部は酸
化され保護膜２６全形成し、該保護膜２６は記憶素子間
を分離する二酸化シリコン層２７に連続している。容量
絶縁膜２４上方の溝２３側壁にはＮ型の不純物、例えば
、リンが導入され不純物領域２８を形成しておシ、該不
純物領域２８は基板２１０表面部に形成きれたアクセス
トランジスタ２９の一方のソース／ドレイン領域３０に
接続されている。その結果、導体２５は不純物領域２８
を介してソース／ドレイン領域３０に接続されている。
が約１００乃至２００人成長させられておシ、残シの空
間はＮ型不純物、例えば、リンの導入されたポリシリコ
ンの導体２５が充填されている。導体２５の上端部は酸
化され保護膜２６全形成し、該保護膜２６は記憶素子間
を分離する二酸化シリコン層２７に連続している。容量
絶縁膜２４上方の溝２３側壁にはＮ型の不純物、例えば
、リンが導入され不純物領域２８を形成しておシ、該不
純物領域２８は基板２１０表面部に形成きれたアクセス
トランジスタ２９の一方のソース／ドレイン領域３０に
接続されている。その結果、導体２５は不純物領域２８
を介してソース／ドレイン領域３０に接続されている。
続いて、上記一実施例の製造方法を第５図（１１Ｊ乃至
ｔｈ）全参照しつつ説明すれば以下の通夛である。
ｔｈ）全参照しつつ説明すれば以下の通夛である。
まず、第５図（ａ）に示されているように基板２０の低
不純物濃度シリコン２１に溝４１ｋ”形成し、波溝４１
の壁部と基板２０表面とに順次約５００人の二酸化シリ
コン膜４２．約１０００人の窒化シリコン膜４３再び５
００人の二酸化シリコン膜４４およびポリシリコン膜４
５を順次積層する。
不純物濃度シリコン２１に溝４１ｋ”形成し、波溝４１
の壁部と基板２０表面とに順次約５００人の二酸化シリ
コン膜４２．約１０００人の窒化シリコン膜４３再び５
００人の二酸化シリコン膜４４およびポリシリコン膜４
５を順次積層する。
続く工程では、（第５図の）参照）溝４１内のポリシリ
コン膜４５を残して基板２０表面からポリシリコン膜４
５を除去し、溝４１内のポリシリコン膜４５は酸化され
て素子間分離の絶縁層２７になる。基板の表面からポリ
シリコン膜４５を除去するには、公知のフォトエツチン
グを使用してもよいが、溝４１内のポリシリコン膜４５
は厚く、かつ溝４１が微細でエツチングされにくいこと
から、バターニングｔせず直接ポリシリコン膜４５をエ
ッチャントにさらしても基板表面のポリシリコン膜４５
のみ除去可能である。以下に、二酸化シリコン膜１に８
ｉ０２膜、窒化シリコン膜ｋ ８ ｉ ３Ｎ４膜と表し
説明を続ける。
コン膜４５を残して基板２０表面からポリシリコン膜４
５を除去し、溝４１内のポリシリコン膜４５は酸化され
て素子間分離の絶縁層２７になる。基板の表面からポリ
シリコン膜４５を除去するには、公知のフォトエツチン
グを使用してもよいが、溝４１内のポリシリコン膜４５
は厚く、かつ溝４１が微細でエツチングされにくいこと
から、バターニングｔせず直接ポリシリコン膜４５をエ
ッチャントにさらしても基板表面のポリシリコン膜４５
のみ除去可能である。以下に、二酸化シリコン膜１に８
ｉ０２膜、窒化シリコン膜ｋ ８ ｉ ３Ｎ４膜と表し
説明を続ける。
衆知のフォトエツチング技術を用いて５ｉ０１膜４２、
Ｓｉ３Ｎ４膜４３，５ｉ０２膜４４の所望の領域を選択
的にエツチング除去し、残った５ｉＯ１膜４２゜４４
ｅ ８１８Ｎ４膜４３．素子分離用絶縁層２７全マスク
に低不純物濃度シリコン２１に第１溝４６を形成する（
第１溝形成）。第１溝４６の好ましい深さは１〃惰程度
である。又当該溝４６の底部は少なくとも高不純物濃度
シリコン２２に達しない様に設ける必要がある。当該第
１溝４６の形成は例えば反応性イオンエツチング法を用
いれば容易に形成できる。
Ｓｉ３Ｎ４膜４３，５ｉ０２膜４４の所望の領域を選択
的にエツチング除去し、残った５ｉＯ１膜４２゜４４
ｅ ８１８Ｎ４膜４３．素子分離用絶縁層２７全マスク
に低不純物濃度シリコン２１に第１溝４６を形成する（
第１溝形成）。第１溝４６の好ましい深さは１〃惰程度
である。又当該溝４６の底部は少なくとも高不純物濃度
シリコン２２に達しない様に設ける必要がある。当該第
１溝４６の形成は例えば反応性イオンエツチング法を用
いれば容易に形成できる。
次に、第５図（Ｃ）に示すように第１溝４６内壁及びウ
ェーハ全面に８ ｉ ３Ｎ４膜を形成した後反応性イオ
ンエツチング法によ＃）第１溝４６底面のＳ ｉ ｌＮ
４膜全除去し、第１溝４６の開口近傍側壁にのみＳ８ｉ
、Ｎ４膜４７を残す。この８ｉ３Ｎ４膜４７は特許請求
範囲中のマスク層を構成してお夛、このマスク層として
８ｉ０２ｉ用いるこ、とも出来る。次に当該第１溝４６
底部の低不純物濃度シリコン２１および高不純物濃度シ
リコン２２を反応性Ａオンエツチング法によりエッチン
グ除去し、第２溝４８１’形成する。これら第１溝４６
と第２溝４８とは全体として溝２３を構成する。当該第
２溝４８の深さは自由であるが、好ましい本笑施例では
３〜５μ恒程度である。尚当該工程で重要な点は第１溝
４６側壁の８ｉ、Ｎ４膜４７がエツチングにより除去さ
れずに残ることである。当該工程では第１溝４６の内壁
に５ｉｓＮａ膜４７會設けたが当該溝４６内壁をいった
ん熱酸化１ｓｉｏ、膜を形成した後に８ｉ３Ｎ４膜を重
畳しても良い。
ェーハ全面に８ ｉ ３Ｎ４膜を形成した後反応性イオ
ンエツチング法によ＃）第１溝４６底面のＳ ｉ ｌＮ
４膜全除去し、第１溝４６の開口近傍側壁にのみＳ８ｉ
、Ｎ４膜４７を残す。この８ｉ３Ｎ４膜４７は特許請求
範囲中のマスク層を構成してお夛、このマスク層として
８ｉ０２ｉ用いるこ、とも出来る。次に当該第１溝４６
底部の低不純物濃度シリコン２１および高不純物濃度シ
リコン２２を反応性Ａオンエツチング法によりエッチン
グ除去し、第２溝４８１’形成する。これら第１溝４６
と第２溝４８とは全体として溝２３を構成する。当該第
２溝４８の深さは自由であるが、好ましい本笑施例では
３〜５μ恒程度である。尚当該工程で重要な点は第１溝
４６側壁の８ｉ、Ｎ４膜４７がエツチングにより除去さ
れずに残ることである。当該工程では第１溝４６の内壁
に５ｉｓＮａ膜４７會設けたが当該溝４６内壁をいった
ん熱酸化１ｓｉｏ、膜を形成した後に８ｉ３Ｎ４膜を重
畳しても良い。
次に第２溝４８内に容量絶縁膜２４を形成する（第５図
（ｄ）参照）。
（ｄ）参照）。
容量絶縁膜２４はシリコン基板２０會熱酸化したｓｉｏ
、膜を用いるのが好ましく、８ｉ０４膜上に８ｉｓＮ４
膜を積層した構造の膜を用いても良い。当該容量絶縁膜
２４の膜厚は８ｉ０ｚ換算で１０θ〜２００人設けられ
るのが好ましい。
、膜を用いるのが好ましく、８ｉ０４膜上に８ｉｓＮ４
膜を積層した構造の膜を用いても良い。当該容量絶縁膜
２４の膜厚は８ｉ０ｚ換算で１０θ〜２００人設けられ
るのが好ましい。
次に第１溝４６．第２＃Ｉ４８内および半導体基板２０
の表面にｎ型導電性を有するポリシリコン膜を設け、続
いてシリコン基板２ｏの表面に設けられたポリシリコン
膜を除去することによりａｌ溝４６および第２溝４８内
にのみポリシリコン導体２５を埋め込む。当該工程で溝
４６．４８に容易にポリシリコンを埋め込むためには溝
開口寸法の半分以上の膜厚となるポリシリコン膜を形成
することが重要であ）１例えば、溝開口寸法が１μ漢程
度である場合には０．６〜０．７μ惧程度の厚さのポリ
シリコン膜を設ければ溝内をポリシリコン膜で埋めるこ
とができる。
の表面にｎ型導電性を有するポリシリコン膜を設け、続
いてシリコン基板２ｏの表面に設けられたポリシリコン
膜を除去することによりａｌ溝４６および第２溝４８内
にのみポリシリコン導体２５を埋め込む。当該工程で溝
４６．４８に容易にポリシリコンを埋め込むためには溝
開口寸法の半分以上の膜厚となるポリシリコン膜を形成
することが重要であ）１例えば、溝開口寸法が１μ漢程
度である場合には０．６〜０．７μ惧程度の厚さのポリ
シリコン膜を設ければ溝内をポリシリコン膜で埋めるこ
とができる。
次に第５図に示されているように第１溝４６側壁に残っ
ている８ ｉ ＳＮ４膜４７を選択的にエツチング除去
し、コンタクト孔５０を開口する。８ ｉ ｓＮａＮａ
ＩＯ３ツチングの際ポリシリコン導体２５上の８ｋＯｘ
をエツチング除去すれば良い。
ている８ ｉ ＳＮ４膜４７を選択的にエツチング除去
し、コンタクト孔５０を開口する。８ ｉ ｓＮａＮａ
ＩＯ３ツチングの際ポリシリコン導体２５上の８ｋＯｘ
をエツチング除去すれば良い。
次に第１溝４６側壁にｎ型導電性不純物領域２８を形成
した後に、再びｎ型導電性を有するポリシリコン膜を溝
４６内部及び基板表面に形成し、基板表面に設けられた
ポリシリコン膜を除去することにより溝４６内部をポリ
シリコン導体２５で完全に埋め込む。この工程によ）基
板の不純物領域２８と溝４６内のポリシリコン導体２５
とは溝４６の側壁において電気的に接続されることにな
る。
した後に、再びｎ型導電性を有するポリシリコン膜を溝
４６内部及び基板表面に形成し、基板表面に設けられた
ポリシリコン膜を除去することにより溝４６内部をポリ
シリコン導体２５で完全に埋め込む。この工程によ）基
板の不純物領域２８と溝４６内のポリシリコン導体２５
とは溝４６の側壁において電気的に接続されることにな
る。
次に第５図（ｆ）に示されているように、溝内のポリシ
リコン導体２５の表面を酸化し、厚い絶縁酸化膜５２ｔ
−形成する。この時絶縁酸化膜５２の表面が基板２００
表面と同じ高さとなる様にするために、予めポリシリコ
ン導体４９の表面を半導体表面よりも２０００〜４００
０λ程度凹ませておくのが好ましい。絶縁酸化膜５２の
好ましい厚さは３０００１ 以上である。
リコン導体２５の表面を酸化し、厚い絶縁酸化膜５２ｔ
−形成する。この時絶縁酸化膜５２の表面が基板２００
表面と同じ高さとなる様にするために、予めポリシリコ
ン導体４９の表面を半導体表面よりも２０００〜４００
０λ程度凹ませておくのが好ましい。絶縁酸化膜５２の
好ましい厚さは３０００１ 以上である。
次に第５図Ｑに示されているように基板表面の８ｉ、Ｎ
４膜４３．及び８ｉ０．膜４２を除去し、シリコン基板
表面を現わした後、衆知のプロセスによアクセストラン
ジスタ２９用のＭ０８ＦＥＴｔｌ−形成する。この際Ｍ
Ｏ８ＦＥＴのドレイン３０が不純物領域２８と電気的に
接続される様にする必要がある。
４膜４３．及び８ｉ０．膜４２を除去し、シリコン基板
表面を現わした後、衆知のプロセスによアクセストラン
ジスタ２９用のＭ０８ＦＥＴｔｌ−形成する。この際Ｍ
Ｏ８ＦＥＴのドレイン３０が不純物領域２８と電気的に
接続される様にする必要がある。
次にＩ！５図の）に示されているように層間絶縁膜５３
を形成し、コンタクト孔５４を開口しアルミニウムで配
線を行なう。このアルミニウム配線５４はＤＲＡＭ の
ビット線（又はディジット線）として機能する。
を形成し、コンタクト孔５４を開口しアルミニウムで配
線を行なう。このアルミニウム配線５４はＤＲＡＭ の
ビット線（又はディジット線）として機能する。
斯の如くに、平坦性の良いセル面積の小さいＤＲＡＭが
形成される。
形成される。
［効果］
以上説明してきたように、ｌ！１発明によれば、蓄積キ
ャパシタの一方の電極を構成する導体の上端１−、半導
体基板表面より内方に位置させたので。
ャパシタの一方の電極を構成する導体の上端１−、半導
体基板表面より内方に位置させたので。
半導体基板の表面を被う絶縁層の表面が平坦になシ、解
像度の向上および蓄積キャパシタ上方の絶縁層上に配線
を被しても断線が生じないという効果が得られる。さら
に、アクセストランジスタと蓄積キャパシタとを半導体
基板内で接続したので。
像度の向上および蓄積キャパシタ上方の絶縁層上に配線
を被しても断線が生じないという効果が得られる。さら
に、アクセストランジスタと蓄積キャパシタとを半導体
基板内で接続したので。
各記憶素子が基板に占める面積が減少し、集積度の向上
を図れるという効果が得られる。
を図れるという効果が得られる。
加えて、第２発明によれば、半導体基板に形成された溝
の開口近傍をマスク層で被い、蓄積中ヤパシタを完成さ
せた後、マスク層を除去して、不純物領域全形成したの
で、半導体基板内部でアクセストランジスタと蓄積キャ
パシタとの接続が行なえるうえ、溝内の導体上端位置を
調整することにより、基板上の絶縁層を平坦化できると
いう効果が得られる。
の開口近傍をマスク層で被い、蓄積中ヤパシタを完成さ
せた後、マスク層を除去して、不純物領域全形成したの
で、半導体基板内部でアクセストランジスタと蓄積キャ
パシタとの接続が行なえるうえ、溝内の導体上端位置を
調整することにより、基板上の絶縁層を平坦化できると
いう効果が得られる。
第１図は第１発明の一実施例を示す断面図、第２図は従
来例の断面図％第３図は他の従来例の断面図、第４図は
他の従来例の平面図、第５図（ａ）乃至Φ）は第２発明
の一実施例を示す工程図である。 ２０・・・・・・半導体基板、２２・・・・・・高濃度
不純物領域、２３・・・・・・溝、２４・・・・・・絶
縁膜、２５・・・・・・導体、２９・・・・・・アクセ
ストランジスタ、３０・・・・・・ソース／ドレイン領
域、４７・・・・・・マスク層、５３・・・・・・表面
絶縁層。 （Ｃ） ｃｄ−フ （ｆ） （ｅノ ーＩｌ＋ Ｌ ＶＭ
来例の断面図％第３図は他の従来例の断面図、第４図は
他の従来例の平面図、第５図（ａ）乃至Φ）は第２発明
の一実施例を示す工程図である。 ２０・・・・・・半導体基板、２２・・・・・・高濃度
不純物領域、２３・・・・・・溝、２４・・・・・・絶
縁膜、２５・・・・・・導体、２９・・・・・・アクセ
ストランジスタ、３０・・・・・・ソース／ドレイン領
域、４７・・・・・・マスク層、５３・・・・・・表面
絶縁層。 （Ｃ） ｃｄ−フ （ｆ） （ｅノ ーＩｌ＋ Ｌ ＶＭ
Claims (2)
- （１）第１導電型の半導体基板表面部に形成された第２
導電型のソース／ドレイン領域と該ソース／ドレイン領
域間に介在するチャネル領域に絶縁膜を介して対向する
アクセストランジスタと、前記半導体基板の表面に開口
する溝の壁面に沿って形成される第１導電型の高不純物
濃度領域と該高不純物濃度領域に順次積層された絶縁膜
および導体とを有する蓄積キャパシタと、前記アクセス
トランジスタのゲートおよび蓄積キャパシタの絶縁膜を
被う表面絶縁層とを含むダイナミック型半導体記憶装置
の記憶素子構造において、前記蓄積キャパシタの導体の
上端を半導体基板の表面より内方に位置させ該導体の上
端をアクセストランジスタのソース／ドレイン領域の一
方に接続すると共に、表面絶縁層を溝内に延在させ前記
導体の上端を被ったことを特徴とするダイナミック型半
導体記憶装置の記憶素子構造。 - （２）高濃度層上に低濃度層を重畳した第１導電型の半
導体基板に底面が低濃度層内に位置する溝を設け該溝の
側壁にマスク層を形成する工程と、前記溝を深めその底
面を高濃度層内に至らしめる工程と、前記マスク層に被
われていない溝の壁面に絶縁膜と導体とを順次積層する
工程と、前記マスク層を除去し露出された溝の側壁の少
くとも一部に第２導電型の不純物領域を形成すると共に
、該不純物領域を前記導体に接続する工程と、導体の上
面を半導体基板の表面より内方に位置させると共に導体
の上面を保護膜で被う工程と、半導体基板の表面部に第
２導電型のソース／ドレイン領域と該ソース／ドレイン
領域間のチャンネル領域に絶縁膜を介して対向するゲー
トとを有するアクセストランジスタを形成し一方のソー
ス／ドレイン領域を前記不純物領域に接触させる工程と
、アクセストランジスタのゲートと保護膜とを絶縁層で
被う工程とを含むダイナミック型半導体装置の記憶素子
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288723A JPS62145864A (ja) | 1985-12-20 | 1985-12-20 | ダイナミツク型半導体記憶装置の記憶素子構造および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288723A JPS62145864A (ja) | 1985-12-20 | 1985-12-20 | ダイナミツク型半導体記憶装置の記憶素子構造および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145864A true JPS62145864A (ja) | 1987-06-29 |
Family
ID=17733851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288723A Pending JPS62145864A (ja) | 1985-12-20 | 1985-12-20 | ダイナミツク型半導体記憶装置の記憶素子構造および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132471A (ja) * | 1986-11-21 | 1988-06-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5049518A (en) * | 1988-12-20 | 1991-09-17 | Matsushita Electric Industrial Co., Ltd. | Method of making a trench dram cell |
| US5200353A (en) * | 1987-06-29 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having trench capacitor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116787A (en) * | 1977-03-23 | 1978-10-12 | Fujitsu Ltd | Production of semiconductor device |
| JPS60227461A (ja) * | 1984-04-19 | 1985-11-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置 |
-
1985
- 1985-12-20 JP JP60288723A patent/JPS62145864A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116787A (en) * | 1977-03-23 | 1978-10-12 | Fujitsu Ltd | Production of semiconductor device |
| JPS60227461A (ja) * | 1984-04-19 | 1985-11-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5200353A (en) * | 1987-06-29 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having trench capacitor |
| US5049518A (en) * | 1988-12-20 | 1991-09-17 | Matsushita Electric Industrial Co., Ltd. | Method of making a trench dram cell |
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