KR100266010B1 - 캐패시터형성방법 - Google Patents
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Abstract
본 발명은 캐패시터 형성방법에 관한 것으로, 트랜지스터가 형성된 반도체기판 상에 불순물확산영역과 연결되는 접속구가 형성된 제 1절연층을 형성하는 공정과, 제 1절연층의 일부를 노출시키고 접속구를 채우는 제 1다결정실리콘층 및 제 2절연층을 순차적으로 형성하는 공정과, 제 1다결정실리콘층 및 제 2절연층의 측면에 측벽 형상의 제 2다결정실리콘층을 형성하는 공정과, 제 2다결정실리콘층 측면에 측벽 형상의 버퍼층을 형성하는 공정과, 버퍼층을 마스크로 제 2절연층을 제거한 후에 버퍼층을 제거하는 공정을 구비한 것이 특징이다.
따라서, 본 발명에서는 적층구조의 캐패시터에서 스토리지전극으로 사용될 다결정실리콘층 및 측벽 내부에 형성된 절연층 제거 시, 절연층 측면에 상기 절연층과 다른 식각선택성을 갖는 물질을 적층함으로써, 습식액이 침투하여 하부의 층간절연층이 노출되는 것을 방지한다. 따라서, 비트라인과 캐패시터의 플레이트전극이 쇼트되는 것을 방지가능한 잇점이 있다.
Description
본 발명은 캐패시터 형성방법에 관한 것으로, 특히, 메모리 셀(memory cell)에 있어서 트랜지스터(transistor)의 소오스나 드레인전극에 연결되는 적층구조의 캐패시터의 스토리지전극 제조공정 중에 절연층과 포토레지스트와의 접촉불량으로 인해 그 틈새 사이로 습식액이 침투됨으로써 발생되는 하부의 층간절연층 손실을 방지하기에 적당한 캐패시터 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 메모리 셀에 있어서도 캐패시터가 일정한 축전용량을 갖도록 축전용량을 증가시키기 위한 많은 연구가 진행되고 있다.
이러한 결과로 축전용량을 증가시키기 위해서 캐패시터의 유전층의 유전율을 증대시키거나 축전전극의 구조를 적층(stack)하거나 또는 트렌치(trench)를 이용하여 3차원 구조로 형성하여 축전전극의 표면적을 개선하는 연구가 진행된다.
그리고 상기 3차원 구조를 갖는 캐패시터 중 적층 구조를 갖는 것은 제조공정이 용이하고 대량 생산성에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파입자에 의한 전하 정보 혼란에 대하여 면역성을 가질 수 있으므로 유리하다.
이러한 적층 구조 캐패시터는 스토리지전극의 형태에 따라 2중 적층구조, 핀(fin)구조 또는 크라운(crown)구조 등으로 구별된다.
도 1a 내지 도 1e 는 종래기술에 따른 캐패시터 형성을 위한 공정도이다.
도 1a 와 같이, 도면에 도시되지 않았지만, 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화층을 형성한 후, 소자의 활성영역 상에 게이트산화층을 개재시키어 비트라인(bit line)을 형성하며, 이 비트라인 양측의 활성영역에 소오스/드레인(source/drain)영역으로 이용되는 불순물확산영역을 형성함으로써 트랜지스터(transistor)를 형성한다.
이어서, 트랜지스터가 형성된 기판(100)에 화학기상증착(Chemical Vapor Deposition: 이하 CVD라 칭함) 방법으로 산화실리콘을 충분한 두께로 증착하여 층간절연층(102)을 형성한 후, 열처리 또는 화학-기계적 연마(Chemical-Mechanical Polishing)방법을 적용하여 층간절연층의 표면을 평탄화한다.
그리고 층간절연층(102) 상에 불순물확산영역(도면에 조시되지 않음)을 노출시키는 접속구(contact hole)(H1)를 형성한다.
도 1b 와 같이, 층간절연층(102) 상에 접속구(H1)를 덮도록 다결정실리콘층(104)을 증착한 후, 그 상부에 절연층(oxide)(106) 및 HSG(Hemi-Spherical Glass)(108)를 순차적으로 적층한다.
다음에, HSG(108) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 접속구(H1)와 대응되는 제 1다결정실리콘층(104)과 절연층(106)과 HSG(108)의 일정부위를 잔류시키고 나머지 부분을 제거하여 제 1마스크패턴(110)을 형성한다. 상기에서, 층간절연층(102)과 절연층(106)은 모두 옥사이드 성분으로 동일물질로 형성된다.
이어서, 제 1마스크패턴(110)을 마스크로 제 1다결정실리콘층(104)과 절연층(106)과 HSG(108)를 제거하여 층간절연층(102)을 노출시킨다.
이 때, HSG(108)는 포토레지스트 표면에 굴곡이 형성되어 토포로지(topology)가 저하됨으로 인해 노광 시 빛이 반사되는 것을 방지하기 위한 반사방지층으로 사용된다.
도 1c 와 같이, 제 1마스크패턴(110)을 제거한다.
그리고 층간절연층(102)상에 HSG(108)를 덮도록 제 2다결정실리콘층을 형성한 후, 에치백하여 잔류된 제 1다결정실리콘층(104) 및 절연층(106)의 측면에 측벽(112)을 형성한다. 이 때, 잔류된 HSG(108)는 제 2다결정실리콘층을 에치백하는 과정에서 함께 제거가 된다.
이어서, 층간절연층(102) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 측벽(112)을 덮는 제 2마스크패턴(114)을 형성한다.
그리고 제 2마스크패턴(114)을 마스크로 잔류된 절연층(106)을 건식식각 방법으로 제거한 후, 습식식각 방법으로 제거하여서 잔류된 제 1다결정실리콘층(112) 및 측벽(112)의 일부위를 노출시킨다.
이 때, 포토레지스트를 도포하여 노광 및 현상공정을 거쳐 제 2마스크패턴(114) 형성 시에 발생되는 스컴(scum)은 상기 건식식각 시에 절연층(106)과 함께 제거되며, 또한, 건식식각 방법만으로는 접속구(H1)에 채우진 절연층(108)이 모두 제거가 되지 않기 때문에 별도로 습식액인 HF 또는 BOE 용액 등을 이용하여 습식식각 공정을 거친다.
도 1d 와 같이, 제 2마스크패턴(114)을 제거하여 잔류된 제 1다결정실리콘층(104)과 측벽(112)으로 이루어진 스토리지전극(116)을 완전히 노출시킨다.
도 1e 와 같이, 층간절연층(102)상에 스토리지전극(116)을 덮도록 유전층(118)을 적층하여 패터닝한다.
그리고 층간절연층(102) 상에 잔류된 유전층(118)을 덮도록 제 3다결정실리콘층을 형성하여 플레이트전극(120)을 형성함으로써 캐패시터 형성공정을 완료한다.
그러나, 종래의 기술에서는 스토리지전극 형성을 위한 제 1다결정실리콘층 및 측벽 내부의 절연층을 식각할 시, 제 2마스크패턴과 측벽형상의 다결정실리콘층과의 접촉불량에 의해 그 틈새로 습식액이 침투되어 상기 절연층과 동일성분인 층간절연층이 손실됨으로써 비트라인이 노출되었다. 따라서, 이후의 공정에서 비트라인과 플레이트전극이 쇼트되어 불량을 유발하는 문제점이 발생되었다.
따라서, 본 발명은 상기의 문제점을 해결하고자, 적층구조의 캐패시터의 스토리지전극으로 사용될 다결정실리콘층 내부에 형성된 절연층을 제거할 시, 이 다결정실리콘층의 일부를 덮는 포토레지스트와의 접촉불량으로 인해 그 틈새 사이로 습식액이 침투됨으로써 발생되는 하부의 층간절연층의 손실을 방지가능한 캐패시터 형성방법을 제공하는 데 그 목적이 있다.
상기의 목적을 달성하고자, 본 발명의 캐패시터 형성방법은 트랜지스터가 형성된 반도체기판 상에 불순물확산영역과 연결되는 접속구가 형성되도록 층간절연층을 형성하는 공정과, 층간절연층 상에 접속구를 채우도록 제 1다결정실리콘층 및 제 1절연층을 패터닝하는 공정과, 제 1다결정실리콘층 및 제 1절연층의 측면에 측벽 형상의 제 2다결정실리콘층을 형성하는 공정과, 층간절연층 상에 제 2다결정실리콘층 측면을 감싸고 제 1다결정실리콘층 사이에 잔류되도록 제 2절연층을 형성하는 공정과,제 2절연층 상에 제 1절연층을 노출시키도록 감광막패턴을 형성하는 공정과, 감광막패턴을 마스크로 하여 제 1절연층을 제거시킴으로써 캐패시터의 스토리지전극인 제 1다결정실리콘층 및 제 2다결정실리콘층을 노출시키는 공정과, 습식 및 건식식각 방법을 이용하여 감광막패턴과 제 2절연층을 제거하는 공정을 구비한 것이 특징입니다.
도 1a 내지 도 1e 는 종래기술에 따른 캐패시터 형성을 위한 공정도이고,
도 2a 내지 도 2e 는 본 발명에 따른 캐패시터 형성을 위한 공정도이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 트랜지스터가 형성된 기판
102, 202. 층간절연층
104, 204, 112, 212, 120, 220. 다결정실리콘층
106, 206. 절연층
108, 208. HSG
110, 210, 114, 214. 마스크패턴
116, 216. 스토리지전극
118, 218. 유전물질
213. 버퍼층
120, 220. 플레이트전극
이하, 첨부된 도면을 참조하여 본 발명을 설명하겠다.
도 2a 내지 도 2e 는 본 발명에 따른 캐패시터 형성을 위한 공정도이다.
도 2a 와 같이, 상술한 종래기술과 마찬가지 방법을 이용하여 트랜지스터가 형성된 기판(200)에 충분한 두꼐로 옥사이드 성분인 층간절연층(202)을 적층한 후, 트랜지스터의 불순물확산영역 (도면에 도시되지 않음) 을 노출시키기 위한 접속구(H2)를 형성한다.
도 2b 와 같이, 층간절연층(202) 상에 접속구(H2)를 채우도록 제 1다결정실리콘층(204)을 형성한 후, 그 상부에 절연층(206) 및 HSG(208)를 순차적으로 적층한다. 이 때, 절연층(206)은 옥사이드 성분으로, 층간절연층(202)과 동일물질로 형성된다.
다음에, HSG(208) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 접속구(H2)와 대응되는 제 1다결정실리콘층(204) 및 절연층(206) 및 HSG(208)의 일정부위를 덮는 제 1마스크패턴(110)을 형성한다.
이어서, 제 1마스크패턴(210)을 마스크로 제 1다결정실리콘층(204)과 절연층(206)과 HSG(208)을 제거하여 층간절연층(202)을 노출시킨다.
도 2C 와 같이, 제 1마스크패턴(210)을 제거한다.
그리고 층간절연층(202)상에 HSG(208)를 덮도록 제 2다결정실리콘층을 형성한 후, 에치백하여 잔류된 제 1다결정실리콘층(204) 및 절연층(206)의 측면에 측벽(212)을 형성한다.
이 때, HSG(208)은 제 2다결정실리콘층을 에치백하는 과정에서 함께 제거가 된다.
다음에, 층간절연층(202) 상에 측벽(212)을 포함한 절연층(206)을 덮도록 질화층(213)을 적층한다. 여기에서, 질화층(213)은 측벽(212)을 보호하여 하부의 층간절연층(202)이 노출되는 것을 보호하는 버퍼층 역할을 하며, 증착되는 질화층의 두께는 100 ∼ 500 Å 정도가 적당하다.
이어서, 질화층(202) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 측벽(212) 및 측벽(212) 및 측벽 사이의 질화층은 덮고, 절연층(206)과 대응되는 부위는 노출시키는 제 2마스크패턴(214)을 형성한다.
다음에, 건식식각 및 습식식각 방법으로 제 2마스크패턴(214)을 마스크로 질화층 및 잔류된 절연층(206)을 제거하여 잔류된 제 1다결정실리콘층(204) 및 측벽(212)의 일부위를 노출시킨다.
이 때, 제 2마스크패턴(214) 형성 시에 발생되는 스컴은 상기 건식식각 시에 함께 제거되며, 또한, 건식식각 방법만으로는 접속구(H2)에 채우진 절연층(208)이 모두 제거가 되지 않기 때문에 이 부위의 절연층을 제거하기 위해, 종래기술과 마찬가지로, 별도로 습식액인 HF 또는 BOE 용액 등을 이용하여 습식식각 공정을 거친다.
상기에서, 질화층(213)은 측벽(212) 및 측벽 사이를 애워싸서 HF 또는 BOE 용액이 층간절연층(202)으로 침투되지 않도록 보호한다. 따라서, 절연층(206) 식각 시, 이 절연층(206)과 동일물질인 층간절연층(202)이 노출될 우려가 없다.
도 2d 와 같이, 제 2마스크패턴(214)을 제거한 후, 측벽(212) 및 측벽 사이에 잔류된 질화층(213)을 제거하여서 잔류된 제 1다결정실리콘층(212) 및 측벽(212)으로 이루어진 스토리지전극(216)을 노출시킨다.
도 2e 와 같이, 층간절연층(202)상에 스토리지전극(216)이 형성된 부위를 덮도록 유전층(218)을 패터닝한 후, 층간절연층(202) 상에 유전층(218)을 덮도록 제 3다결정실리콘층을 증착하여 플레이트전극(120)을 형성한다.
상술한 바와 같이, 본 발명에서는 적층구조의 캐패시터에서 스토리지전극으로 사용될 다결정실리콘층 및 측벽 내부에 형성된 절연층 제거 시, 측벽 측면에 상기 절연층과 다른 식각선택성을 갖는 물질을 적층하여 상기 측벽을 보호함으로써, 습식액이 마스크패턴과 상기 다결정실리콘층 사이에 틈새에 침투되어 하부의 층간절연층이 노출되는 것을 방지할 수 있다. 따라서, 비트라인과 캐패시터의 플레이트전극이 쇼트되는 것을 방지가능한 잇점이 있다.
Claims (5)
- 적층구조를 갖는 캐패시터를 형성하는 방법에 있어서,트랜지스터가 형성된 반도체기판 상에 불순물확산영역과 연결되는 접속구가 형성되도록 층간절연층을 형성하는 공정과,상기 층간절연층 상에 상기 접속구를 채우도록 제 1다결정실리콘층 및 제 1절연층을 패터닝하는 공정과,상기 제 1다결정실리콘층 및 상기 제 1절연층의 측면에 측벽 형상의 제 2다결정실리콘층을 형성하는 공정과,상기 층간절연층 상에 상기 제 2다결정실리콘층 측면을 감싸고 상기 제 1다결정실리콘층 사이에 잔류되도록 제 2절연층을 형성하는 공정과,상기 제 2절연층 상에 상기 제 1절연층을 노출시키도록 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로 하여 상기 제 1절연층을 제거시킴으로써 캐패시터의 스토리지전극인 상기 제 1다결정실리콘층 및 제 2다결정실리콘층을 노출시키는 공정과,습식 및 건식식각 방법을 이용하여 상기 감광막패턴과 제 2절연층을 제거하는 공정을 구비한 캐패시터 형성방법.
- 청구항 1에 있어서,상기 층간절연층과 상기 제 1절연층은 동일물질로 형성된 것이 특징인 캐패시터 형성방법.
- 청구항 1에 있어서,상기 제 3절연층은 상기 층간절연층 및 상기 제 2절연층에 대해 서로 다른 식각선택성을 갖는 것이 특징인 캐패시터 형성방법.
- 청구항 1 또는 청구항 3에 있어서,상기 제 3절연층으로는 질화막(nitride)이 사용된 것이 특징인 캐패시터 형성방법.
- 청구항 4 에 있어서,상기 제 3절연층은 100 ∼ 500 Å 의 두께범위로 형성된 것이 특징인 캐패시터 형성방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20090526 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |