KR100196223B1 - 커패시터의 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서 제1, 제2, 제3, 제4 및 제5 다결정실리콘층을 전기적으로 연결되게 증착하여 스토리지전극을 형성하므로 스토리지전극의 표면적을 증대시킬 수 있다. 따라서, 유전층의 표면적을 크게 하여 용량을 증가시킬 수 있다.

Description

커패시터의 제조방법

제1a도 내지 1d도는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도.

제2a도 내지 1e도는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도.

본 발명은 반도체장치의 커패시터의 제조방법에 관한 것으로서, 특히, 스토리지전극의 표면적을 증가시켜 용량을 증가시킬 수 있는 커패시터의 제조방법에 관한 것이다.

반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 밀도를 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하는 방법이 있다.

상기 3차원 구조를 갖는 커패시터 중 적층 구조를 갖는 것은 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 커패시터는 스토리지전극(storage electrode)에 따라 2중 적층(double stacked) 구조, 핀(fin) 구조 또는 크라운(crown) 구조 등으로 구별된다.

제1a도 내지 1d도는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도이다.

제1a도를 참조하면, 반도체기판(11) 상에 트랜지스터가 형성된다. 상기 트랜지스터는 반도체기판(11)의 필드산화막(13)에 의해 한정된 소자 영역 상에 게이트산화막(15)을 개재시켜 형성된 게이트전극(17)과 소오스 및 드레인영역으로 이용되는 불순물 확산영역(23)을 포함한다. 상기에서 게이트전극(17)의 상부에 캡산화막(19)이 형성되고 측면에 LDD(Light Doped Drain) 구조를 형성하는 측벽(21)이 형성된다. 상술한 구조의 전 표면에 화학적기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘을 증착하여 절연층(25)을 형성한다. 그리고, 절연층(25) 상에 흐름성이 양호한 BPSG(Boro-phospho Silicate Glass) 등을 증착하여 평탄화층(27)을 형성하고, 이 평탄화층(27) 상에 식각 선택비가 다른 질화실리콘을 증착하여 식각정지층(29)을 형성한다.

제1b도를 참조하면, 식각정지층(29), 평탄화층(27) 및 절연층(25)을 확산영역(23)이 노출되도록 포토리쏘그래피(photolithography)으로 제거하여 접촉홀(31)이 형성한다. 이 때, 캡산화막(19) 및 측벽(21)은 오정렬되어 게이트전극(17)이 노출되눈 것을 방지한다. 그리고, 식각정지층(29)상에 불순물이 도핑된 제1 다결정실리콘층(33)을 CVD 방법으로 확산영역(23)과 접촉되어 전기적으로 연결되도록 증착 한다. 그리고, 제1 다결정실리콘층(33) 상에 산화실리콘을 증착한 후 접촉홀(31)과 대응하는 부분에만 남도록 패터닝하여 마스크패턴(35)을 형성한다. 그 다음, 마스크패턴(35)을 포함하는 제1 다결정실리콘층(33) 상에 질화실리콘을 CVD 방법으로 증착한 후 에치 백하여 마스크패턴(35)의 측면에 측벽(37)을 형성한다.

제1c도를 참조하면, 마스크패턴(35)과 측벽(37)을 마스크로 사용하여 식각정지층(29)이 노출되도록 제1 다결정실리콘층(33)을 식각 한다. 그리고, 마스크패턴(35)을 제거하여 잔류하는 제1 다결정실리콘층(33)의 표면의 일부를 노출시킨 후 측벽(37)을 마스크로 사용하여 다결정실리콘층(33)의 노출된 부분을 소정 두께가 남도록 식각하여 원통 형상을 이루도록 한다. 상기에서 식각정지층(29)은 마스크패턴(35)을 제거할 때 평탄화층(27)이 제거되는 것을 방지한다. 그리고, 제1 다결정실리콘층(33) 상에 잔류하는 측벽(37)을 제거한다. 이 때, 식각정지층(29)의 노출된 부분도 제거된다. 상기에서 잔류하는 제1 다결정실리콘층(33)은 스토리지전극이 된다.

제1d도를 참조하면, 스토리지전극을 이루는 제1 다결정실리콘층(33)의 표면에 유전막(38)을 형성하고, 이 유전막(39) 상에 플레이트전극을 이루는 불순물이 도핑된 제2 다결정실리콘층(39)을 증착하여 커패시터의 제조를 완료한다.

그러나, 상술한 종래의 커패시터 제조방법은 스토리지전극의 표면적을 크게 하는 데 한계가 있으므로 용량을 증가시키기 어려운 문제점이 있었다.

따라서, 본 발명의 목적은 스토리지전극의 표면적을 크게 하여 용량을 증가시킬 수 있는 커패시터의 제조방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 커패시터의 제조방법은 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 제1 절연층, 제1 다결정실리콘층 및 평탄화층을 순차적으로 형성하는 공정과, 상기 평탄화층, 상기 제1 다결정실리콘층 및 상기 제1 절연층을 선택식각하여 상기 불순물영역을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 상기 불순물영역 및 제1 다결정실리콘층과 접촉되도록 불순물이 도핑된 제2 다결정실리콘층을 형성하는 공정과, 상기 평탄화층 및 제2 다결정실리콘층 상에 불순물이 도핑된 제3 다결정실리콘층 및 제2 절연층을 순차적으로 증착하고 상기 접촉홀과 대응하는 부분에만 잔류하도록 패터닝하는 공정과, 상기 제3 다결정실리콘층 및 상기 제2 절연층의 측면에 측벽 형상의 불순물이 도핑된 제4 다결정실리콘층을 형성하는 공정과, 상기 제2 절연층 및 평탄화층을 상기 제1, 제2, 제3 및 제4 다결정실리콘층이 노출되도록 제거하고 노출된 상기 제1, 제2, 제3 및 제4 다결정실리콘층의 표면상에 제3 절연층을 형성하는 공정과, 상기 제3 절연층을 상기 제1 및 제3 다결정실리콘층의 표면이 노출되도록 에치 백하는 공정과, 상기 제1 및 제3 다결정실리콘층의 노출된 부분 및 제3 절연층의 표면에 형성되며 상기 제3 다결정실리콘층 상에서 상기 제3 절연층의 표면에 측벽 형상을 이루는 불순물이 도핑된 제5 다결정실리콘층을 형성하는 공정과, 상기 제3 절연층을 제거하여 상기 제1, 제2, 제3, 제4 및 제5 다결정실리콘층을 노출시키는 공정과, 상기 제1, 제2, 제3, 제4 및 제5 다결정실리콘층의 노출된 표면상에 유전층을 형성하고 이 유전층 상에 불순물이 도핑된 제6 다결정실리콘층을 형성하는 공정을 구비한다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

제2a도 내지 2d도는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도이다.

제2a도를 참조하면, 반도체기판(41) 상에 트랜지스터가 형성된다. 상기 트랜지스터는 반도체기판(41)의 필드산화막(43)에 의해 한정된 소자 영역 상에 게이트산화막(45)을 개재시켜 형성된 게이트전극(47)과 소오스 및 드레인영역으로 이용되는 불순물 확산영역(53)을 포함한다. 상기에서 게이트전극(47)의 상부에 캡산화막(49)이 형성되고 측면에 LDD(Light Doped Drain) 구조를 형성하는 측벽(51)이 형성된다. 상술한 구조의 전 표면에 CVD 방법 산화실리콘 및 질화실리콘을 순차적으로 증착하여 절연층(55) 및 식각정지층(56)을 형성한다. 그리고, 식각정지층(56) 상에 CVD방법으로 불순물이 도핑된 제1 다결정실리콘층(57)을 형성하고, 이 제1 다결정실리콘층(57) 상에 흐름성이 양호한 BSG(Boro Silicate Glass), PSG(Phospho Silicate Glass) 또는 BPSG(Boro-Phospho Silicate Glass) 등을 증착하여 평탄화층(59)을 형성한다.

제2b도를 참조하면, 평탄화층(59), 제1 다결정실리콘층(57), 식각정지층(56) 및 절연층(55)을 확산영역(53)이 노출되도록 포토리쏘그래피(photolithography)로 제거하여 접촉홀(61)을 형성한다. 이 때, 캡산화막(49) 및 측벽(51)은 오정렬되어 게이트전극(47)이 노출되는 것을 방지한다. 그리고, 평탄화층(59) 상에 불순물이 도핑된 제2 다결정실리콘층(63)을 CVD 방법으로 접촉홀(61)을 채우도록 증착한다. 그리고, 제2 다결정실리콘층(63)을 접촉홀(61) 내부에만 잔류하도록 평탄화층(59) 상에 정착된 것을 반응성이온식각(Reactive Ion Etching) 등의 방법으로 에치 백한다. 이 때, 제1 및 제2 다결정실리콘층(57)(63)은 접촉되어 전기적으로 연결된다.

그 다음, 평탄화층(59) 및 제2 다결정실리콘층(63) 상에 CVD 방법으로 불순물이 도핑된 제3 다결정실리콘층(65)을 증착하고, 이 제3 다결정실리콘층(65) 상에 산화실리콘을 CVD 방법으로 증착하여 절연층(67)을 형성한다. 이 때에도 제2 및 제3 다결정실리콘층(63)(65)은 접촉되어 전기적으로 연결된다. 절연층(67)과 제3 다결정실리콘층(65)을 포토리쏘그래피 방법으로 접촉홀(61)과 대응하는 부분에만 남도록 패터닝한다.

그리고, 절연층(67) 및 제3 다결정실리콘층(65)을 포함하는 평탄화층(59) 상에 CVD 방법으로 제4 다결정실리콘층(69)을 증착한 후 에치 백하여 제3 다결정실리콘층(65) 및 절연층(67)의 측면에 측벽 형태를 이루도록 한다. 이 때에도 제3 및 제4 다결정실리콘층(65)(69)은 접촉되어 전기적으로 연결된다.

제2c도를 참조하면, 절연층(67)과 평탄화층(59)을 습식 식각하여 제거한다. 이 때, 제1, 제2, 제3 및 제4 다결정실리콘층(57)(63)(65)(69)은 절연층(67) 및 평탄화층(59)와 식각 선택비가 다르므로 제거되지 않는다. 그리고, 제1, 제2, 제3 및 제4 다결정실리콘층(57)(63)(65)(69)의 표면 상에 CVD 방법으로 산화실리콘을 증착하여 절연층(71)을 형성한다.

제2d도를 참조하면, 절연층(71)을 반응성이온식각 등의 방법으로 에치 백하여 제1 및 제3 다결정실리콘층(57)(65)의 표면을 노출시킨다. 이 때, 제4 다결정실리콘층(69)이 노출되지 않도록 한다. 그리고, 제1 및 제3 다결정실리콘층(57)(65)의 노출된 부분과 절연층(71) 상에 CVD 방법으로 제5 다결정실리콘층(73)을 증착한다. 그리고, 제5 다결정실리콘층(73)은 제3 다결정실리콘층(65)의 표면 및 절연층(71)이 노출되도록 반응성이온식각 등의 방법으로 에치 백한다. 이 때, 제5 다결정실리콘층(73)은 제3 다결정실리콘층(65) 상에서 절연층(71)의 측면에 측벽 형태로 형성된다. 상기에서, 잔류하는 제5 다결정실리콘층(73)은 제1 및 제3 다결정실리콘층(57)(65)과 접촉되어 전기적으로 연결된다. 그리고, 적층되어 있는 제1 및 제5 다결정실리콘층(57)(73)의 일부분, 즉, 제5 다결정실리콘층(73)의 절연층(71)과 접촉되는 부분에 마스킹 되지 않은 부분도 에치 백할 때 제거되어 식각정지층(56)이 노출된다.

제2e도를 참조하면, 잔류하는 절연층(71)을 습식 식각방법으로 제거한다. 이 때, 제1, 제2, 제3, 제4 및 제5 다결정실리콘층(57)(63)(65)(69)(73)은 노출된다. 상기 제1, 제2 , 제3, 제4 및 제5 다결정실리콘층(57)(63)(65)(69)(73)은 서로 접촉되어 전기적으로 연결되어 스토리지전극으로 이용된다. 그러므로, 스토리지전극의 표면적이 매우 크게 형성된다. 상기에서, 절연층(71) 제거시 식각정지층(56)은 절연층(55)(71)과 식각선택비가 다르므로 식각되지 않고 절연층(55)을 보호한다. 그리고 제1, 제2, 제3, 제4 및 제5 다결정실리콘층(57)(63)(65)(69)(73)의 노출된 표면상에 유전층(75)을 형성한다. 상기에서 제1, 제2, 제3, 제4 및 제5 다결정실리콘층(57)(63)(65)(69)(73)으로 이루어진 스토리지전극의 표면적이 크므로 유전층의 면적도 크게 형성된다. 그리고, 유전층(75) 및 식각정지층(56) 상에 불순물이 도핑된 제6 다결정실리콘층(77)을 증착하여 플레이트전극을 형성하므로써 커패시터의 제조를 완료한다.

따라서, 본 발명은 스토리지전극의 표면적을 크게하여 용량을 증가시킬 수 있는 잇점이 있다.

Claims (4)

1. 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 제1 절연층, 제1 다결정실리콘층 및 평탄화층을 순차적으로 형성하는 공정과, 상기 평탄화층, 상기 제1 다결정실리콘층 및 상기 제1 절연층을 선택식각하여 상기 불순물영역을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 상기 불순물영역 및 제1 다결정실리콘층과 접촉되도록 불순물이 도핑된 제2 다결정실리콘층을 형성하는 공정과, 상기 평탄화층 및 제2 다결정실리콘층 상에 불순물이 도핑된 제3 다결정실리콘층 및 제2 절연층을 순차적으로 증착하고 상기 접촉홀과 대응하는 부분에만 잔류하도록 패터닝하는 공정과, 상기 제3 다결정실리콘층 및 상기 제2 절연층의 측면에 측벽 형상의 불순물이 도핑된 제4 다결정실리콘층을 형성하는 공정과, 상기 제2 절연층 및 평탄화층을 상기 제1, 제2, 제3 및 제4 다결정실리콘층이 노출되도록 제거하고 노출된 상기 제1, 제2, 제3 및 제4 다결정실리콘층의 표면상에 제3 절연층을 형성하는 공정과, 상기 제3 절연층을 상기 제1 및 제3 다결정실리콘층의 표면이 노출되도록 에치 백하는 공정과, 상기 제1 및 제3 다결정실리콘층의 노출된 부분 및 제3 절연층의 표면에 형성되며 상기 제3 다결정실리콘층 상에서 상기 제3 절연층의 표면에 측벽 형상을 이루는 불순물이 도핑된 제5 다결정실리콘층을 형성하는 공정과, 상기 제3 절연층을 제거하여 상기 제1, 제2, 제3, 제4 및 제5 다결정실리콘층을 노출시키는 공정과, 상기 제1, 제2, 제3, 제4 및 제5 다결정실리콘층의 노출된 표면상에 유전층을 형성하고 이 유전층 상에 불순물이 도핑된 제6 다결정실리콘층을 형성하는 공정을 구비하는 커패시터의 제조방법.
2. 제1항에 있어서, 상기 제1 다결정실리콘층을 형성하기 전에 상기 제1 절연층 상에 식각정지층을 형성하는 공정을 더 구비하는 커패시터의 제조방법.
3. 제2항에 있어서, 상기 식각정지층을 질화실리콘으로 형성하는 커패시터의제조방법.
4. 제1항에 있어서, 상기 제1, 제2, 제3, 제4 및 제5 다결정실리콘층을 서로 전기적으로 연결되게 형성하는 커패시터의 제조방법.