JP2712926B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は 半導体記憶装置に関
し、特にＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）においてスイッチングトランジスタ及びビッ
ト線の上部に記憶容量を形成する構成のスタック型メモ
リセルの製造方法に関するものである。
し、特にＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）においてスイッチングトランジスタ及びビッ
ト線の上部に記憶容量を形成する構成のスタック型メモ
リセルの製造方法に関するものである。
【０００２】
【従来の技術】高密度ＤＲＡＭ用メモリセルとして、１
トランジスタと１個の記憶容量から構成される「１トラ
ンジスタ、１キャパシタ」型メモリセルは、構成要素が
少なく、セル面積の微小化が容易であるため、広く使用
されている。特に素子のより一層の微細化の要求に答え
るため、スイッチングトランジスタの上部に記憶容量を
形成するスタック型メモリセルが有力な候補の一つとな
っている。
トランジスタと１個の記憶容量から構成される「１トラ
ンジスタ、１キャパシタ」型メモリセルは、構成要素が
少なく、セル面積の微小化が容易であるため、広く使用
されている。特に素子のより一層の微細化の要求に答え
るため、スイッチングトランジスタの上部に記憶容量を
形成するスタック型メモリセルが有力な候補の一つとな
っている。
【０００３】図２は半導体記憶装置の上面図、図４及び
図５は図２に示した半導体記憶装置の従来の製造方法の
工程断面図を示し、図２のＡ−Ａ面に於ける断面図を示
したものである。以下、第１の従来例として特願平２−
２０７４４２に出願された従来技術について図２及び図
４を用いて説明する。
図５は図２に示した半導体記憶装置の従来の製造方法の
工程断面図を示し、図２のＡ−Ａ面に於ける断面図を示
したものである。以下、第１の従来例として特願平２−
２０７４４２に出願された従来技術について図２及び図
４を用いて説明する。
【０００４】図２、図４において、スイッチングトラン
ジスタの活性領域２１がＳｉＯ２膜２によって電気的に
分離され、その上部にワード線２０、ビット線６、電荷
蓄積電極９、容量絶縁膜１０、プレート電極１１が順に
形成されている。活性領域２１はビット線コンタクト２
２によってビット線６と、また電荷蓄積電極コンタクト
２３によって電荷蓄積電極９と各々接続されている。活
性領域２１、ビット線６、電荷蓄積電極９は、各々のコ
ンタクト部以外では絶縁膜によって相互に電気的に絶縁
されている。
ジスタの活性領域２１がＳｉＯ２膜２によって電気的に
分離され、その上部にワード線２０、ビット線６、電荷
蓄積電極９、容量絶縁膜１０、プレート電極１１が順に
形成されている。活性領域２１はビット線コンタクト２
２によってビット線６と、また電荷蓄積電極コンタクト
２３によって電荷蓄積電極９と各々接続されている。活
性領域２１、ビット線６、電荷蓄積電極９は、各々のコ
ンタクト部以外では絶縁膜によって相互に電気的に絶縁
されている。
【０００５】図４（ａ）では、ｐ型半導体基板１上にま
ずＬＯＣＯＳ法によってＳｉＯ２膜２を形成する。その
後公知技術を用いてスイッチングトランジスタ及びビッ
ト線６を形成する。ここで７はスイッチングトランジス
タのソース／ドレインであるｎ＋型の拡散層、３は第１
の絶縁膜、６はビット線である。次に電荷蓄積電極９と
拡散層７との接続を行うためにレジストパターン１７を
マスクとして異方性エッチングによって第１の絶縁膜３
に開口部１３を設けることにより拡散層を露出させる。
この時、素子が微細化するに従ってリソグラフィー工程
に於ける合わせずれにより簡単にビット線が露出してし
まう。そこで、次に図４（ｂ）のように第２の絶縁膜８
で開口部１３の側壁を被覆した後、図４（ｃ）のように
電荷蓄積電極９を形成する。
ずＬＯＣＯＳ法によってＳｉＯ２膜２を形成する。その
後公知技術を用いてスイッチングトランジスタ及びビッ
ト線６を形成する。ここで７はスイッチングトランジス
タのソース／ドレインであるｎ＋型の拡散層、３は第１
の絶縁膜、６はビット線である。次に電荷蓄積電極９と
拡散層７との接続を行うためにレジストパターン１７を
マスクとして異方性エッチングによって第１の絶縁膜３
に開口部１３を設けることにより拡散層を露出させる。
この時、素子が微細化するに従ってリソグラフィー工程
に於ける合わせずれにより簡単にビット線が露出してし
まう。そこで、次に図４（ｂ）のように第２の絶縁膜８
で開口部１３の側壁を被覆した後、図４（ｃ）のように
電荷蓄積電極９を形成する。
【０００６】次に第２の従来技術として図５を用いて説
明する。素子の高密度化にともない十分な電荷蓄積容量
を得るために、電荷蓄積電極の底面も電極面として利用
する構造がいくつか提案されているが、その一例として
弗化水素酸溶液を用いたウエットエッチングで第１の絶
縁膜３の一部を除去して第１の絶縁膜３と電荷蓄積電極
９の間に空間を設ける方法がある。
明する。素子の高密度化にともない十分な電荷蓄積容量
を得るために、電荷蓄積電極の底面も電極面として利用
する構造がいくつか提案されているが、その一例として
弗化水素酸溶液を用いたウエットエッチングで第１の絶
縁膜３の一部を除去して第１の絶縁膜３と電荷蓄積電極
９の間に空間を設ける方法がある。
【０００７】図５（ａ）では第１の絶縁膜３上に第２の
絶縁膜８として窒化珪素膜、さらに第３の絶縁膜３１と
して酸化珪素膜を順に堆積後、レジストパターン１７を
マスクに、第３の絶縁膜３１、第２の絶縁膜８、第１の
絶縁膜３を異方性エッチングにより除去し、開口部１３
を開口する。次に、図５（ｂ）ではビット線６と後に形
成する電荷蓄積電極との絶縁を確保するために第４の絶
縁膜３３でサイドウオールを形成する。その後、図５
（ｃ）のように第１の導電膜３２として多結晶シリコン
を堆積後図５（ｄ）のように電荷蓄積電極のパターニン
グを行なう。そして図５（ｅ）のように第３の絶縁膜３
１である酸化珪素膜を弗化水素酸溶液を用いて除去し、
電荷蓄積電極９の底面と第２の絶縁膜８との間に空間１
４を形成しこの空間１４により露出した電荷蓄積電極面
も電極として使用して十分な蓄積容量が得られる。
絶縁膜８として窒化珪素膜、さらに第３の絶縁膜３１と
して酸化珪素膜を順に堆積後、レジストパターン１７を
マスクに、第３の絶縁膜３１、第２の絶縁膜８、第１の
絶縁膜３を異方性エッチングにより除去し、開口部１３
を開口する。次に、図５（ｂ）ではビット線６と後に形
成する電荷蓄積電極との絶縁を確保するために第４の絶
縁膜３３でサイドウオールを形成する。その後、図５
（ｃ）のように第１の導電膜３２として多結晶シリコン
を堆積後図５（ｄ）のように電荷蓄積電極のパターニン
グを行なう。そして図５（ｅ）のように第３の絶縁膜３
１である酸化珪素膜を弗化水素酸溶液を用いて除去し、
電荷蓄積電極９の底面と第２の絶縁膜８との間に空間１
４を形成しこの空間１４により露出した電荷蓄積電極面
も電極として使用して十分な蓄積容量が得られる。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、以下のような問題点を有していた。ま
ず、第１の従来技術では、ビット線６の露出幅が第２の
絶縁膜８の膜厚より大きければ、第２の絶縁膜８の側壁
保護膜を形成後もビット線露出部１５が残ってしまう。
従って、図４（ｃ）のように電荷蓄積電極９形成後にビ
ット線６と電荷蓄積電極９がショートしてしまうという
問題点を有していた。１６はショート箇所を示す。
うな構成では、以下のような問題点を有していた。ま
ず、第１の従来技術では、ビット線６の露出幅が第２の
絶縁膜８の膜厚より大きければ、第２の絶縁膜８の側壁
保護膜を形成後もビット線露出部１５が残ってしまう。
従って、図４（ｃ）のように電荷蓄積電極９形成後にビ
ット線６と電荷蓄積電極９がショートしてしまうという
問題点を有していた。１６はショート箇所を示す。
【０００９】かかる点に鑑み本発明の第１の目的は、リ
ソグラフィー工程に於ける合わせずれによって開口部を
設けた際にビット線が大きく露出した場合においても、
ビット線と電荷蓄積電極との電気的絶縁を確保すること
が出来る半導体記憶装置の製造方法を提供することを目
的とする。
ソグラフィー工程に於ける合わせずれによって開口部を
設けた際にビット線が大きく露出した場合においても、
ビット線と電荷蓄積電極との電気的絶縁を確保すること
が出来る半導体記憶装置の製造方法を提供することを目
的とする。
【００１０】次に第２の従来技術ではウエットエッチン
グの際に図５（ｄ）のように第４の絶縁膜３３のサイド
ウオールを介して第１の絶縁膜３もエッチングされて再
びビット線が露出してしまう。この状態で、容量絶縁
膜、プレート電極を形成すると、ビット線−プレート電
極間の容量が増大する等、素子の安定動作に不都合が生
じるという問題点を有していた。
グの際に図５（ｄ）のように第４の絶縁膜３３のサイド
ウオールを介して第１の絶縁膜３もエッチングされて再
びビット線が露出してしまう。この状態で、容量絶縁
膜、プレート電極を形成すると、ビット線−プレート電
極間の容量が増大する等、素子の安定動作に不都合が生
じるという問題点を有していた。
【００１１】そこで、本発明の第２の目的は、絶縁膜の
サイドウオールを用いても、電荷蓄積電極の底面も電極
面として用いる半導体記憶装置を、第１の絶縁膜をエッ
チングすることなく安定に製造できる半導体記憶装置の
製造方法を提供することを目的とする。
サイドウオールを用いても、電荷蓄積電極の底面も電極
面として用いる半導体記憶装置を、第１の絶縁膜をエッ
チングすることなく安定に製造できる半導体記憶装置の
製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の第１の発明は、スイッチングトランジスタ
の拡散層と電荷蓄積電極との電気的接続を行なう為に、
前記ビット線が露出するまで第１の絶縁膜の一部をエッ
チングする工程と、露出したビット線をエッチングする
工程と、残存する前記第１の絶縁膜をエッチングして開
口部を設ける工程と、この開口部が被覆されるように第
２の絶縁膜を堆積する工程と、この第２の絶縁膜を少な
くとも堆積された膜厚分だけ異方性エッチング法でエッ
チバックする工程とを備え、ビット線と前記電荷蓄積電
極との電気的絶縁を確保する事を特徴とする半導体記憶
装置の製造方法である。
めに本発明の第１の発明は、スイッチングトランジスタ
の拡散層と電荷蓄積電極との電気的接続を行なう為に、
前記ビット線が露出するまで第１の絶縁膜の一部をエッ
チングする工程と、露出したビット線をエッチングする
工程と、残存する前記第１の絶縁膜をエッチングして開
口部を設ける工程と、この開口部が被覆されるように第
２の絶縁膜を堆積する工程と、この第２の絶縁膜を少な
くとも堆積された膜厚分だけ異方性エッチング法でエッ
チバックする工程とを備え、ビット線と前記電荷蓄積電
極との電気的絶縁を確保する事を特徴とする半導体記憶
装置の製造方法である。
【００１３】また、本発明の第２の発明は、第１の絶縁
膜上に第２の絶縁膜、第３の絶縁膜、さらに電荷蓄積電
極の底部となる第１の導電膜を堆積する工程と、前記ス
イッチングトランジスタの拡散層と電荷蓄積電極との電
気的接続を行なう為に、前記第１の導電膜をエッチング
する工程と、第３の絶縁膜、第２の絶縁膜及び第１の絶
縁膜をエッチングして開口部を設ける工程と、この開口
部が被覆されるように第４の絶縁膜を堆積する工程と、
この第４の絶縁膜で前記第１の絶縁膜断面の一部が露出
し、且つビット線断面が被覆されるように異方性エッチ
ング法でエッチバックする工程と、前記スイッチングト
ランジスタの拡散層と前記第１の導電膜と電気的に接続
されるように第２の導電膜を堆積後、電荷蓄積電極を形
成する工程と、前記第１及び第２の導電膜と第２の絶縁
膜に対して第３の絶縁膜のエッチングレートが十分に大
きなエッチング条件で第３の絶縁膜を選択的に除去する
工程を備え、ビット線と前記電荷蓄積電極との電気的絶
縁を確保し、且つ電荷蓄積電極の底面も電極として利用
する事を特徴とする半導体記憶装置の製造方法である。
膜上に第２の絶縁膜、第３の絶縁膜、さらに電荷蓄積電
極の底部となる第１の導電膜を堆積する工程と、前記ス
イッチングトランジスタの拡散層と電荷蓄積電極との電
気的接続を行なう為に、前記第１の導電膜をエッチング
する工程と、第３の絶縁膜、第２の絶縁膜及び第１の絶
縁膜をエッチングして開口部を設ける工程と、この開口
部が被覆されるように第４の絶縁膜を堆積する工程と、
この第４の絶縁膜で前記第１の絶縁膜断面の一部が露出
し、且つビット線断面が被覆されるように異方性エッチ
ング法でエッチバックする工程と、前記スイッチングト
ランジスタの拡散層と前記第１の導電膜と電気的に接続
されるように第２の導電膜を堆積後、電荷蓄積電極を形
成する工程と、前記第１及び第２の導電膜と第２の絶縁
膜に対して第３の絶縁膜のエッチングレートが十分に大
きなエッチング条件で第３の絶縁膜を選択的に除去する
工程を備え、ビット線と前記電荷蓄積電極との電気的絶
縁を確保し、且つ電荷蓄積電極の底面も電極として利用
する事を特徴とする半導体記憶装置の製造方法である。
【００１４】
【作用】本発明は上記した第１の構成によって第１の絶
縁膜に開口部を設けた際にビット線が大きく露出して
も、露出したビット線をエッチングする工程を追加する
事により垂直な開口部断面が得られるため、後の第２の
絶縁膜のサイドウオール形成後もビット線が露出するこ
となく、ビット線と電荷蓄積電極の絶縁を確保すること
ができる。
縁膜に開口部を設けた際にビット線が大きく露出して
も、露出したビット線をエッチングする工程を追加する
事により垂直な開口部断面が得られるため、後の第２の
絶縁膜のサイドウオール形成後もビット線が露出するこ
となく、ビット線と電荷蓄積電極の絶縁を確保すること
ができる。
【００１５】また、上記した第２の構成によって第３の
絶縁膜の開口部に於ける断面は第２の導電膜で完全に被
覆されるために、電荷蓄積電極形成後のウエットエッチ
ング時にエッチング液は第２の絶縁膜より下には浸入せ
ずに、第１の絶縁膜及び第４の絶縁膜がエッチングされ
ることはない。従って、ビット線と電荷蓄積電極との電
気的絶縁を確保し、且つ電荷蓄積電極の底面も電極とし
て利用してもプレート電極とビット線の間に十分な絶縁
膜を確保することができることとなる。
絶縁膜の開口部に於ける断面は第２の導電膜で完全に被
覆されるために、電荷蓄積電極形成後のウエットエッチ
ング時にエッチング液は第２の絶縁膜より下には浸入せ
ずに、第１の絶縁膜及び第４の絶縁膜がエッチングされ
ることはない。従って、ビット線と電荷蓄積電極との電
気的絶縁を確保し、且つ電荷蓄積電極の底面も電極とし
て利用してもプレート電極とビット線の間に十分な絶縁
膜を確保することができることとなる。
【００１６】
【実施例】以下本発明の一実施例の半導体記憶装置の製
造方法について、図面を参照しながら説明する。
造方法について、図面を参照しながら説明する。
【００１７】（実施例１）図１は本発明の第１の実施例
における半導体記憶装置の製造方法の工程断面図を示す
ものであり、断面は図２のＡ−Ａ面に沿ったものであ
る。
における半導体記憶装置の製造方法の工程断面図を示す
ものであり、断面は図２のＡ−Ａ面に沿ったものであ
る。
【００１８】図１（ａ）では、ｐ型半導体基板１上にま
ずＬＯＣＯＳ法によってＳｉＯ２膜２を形成する。その
後、公知技術を用いてスイッチングトランジスタ及びビ
ット線６を形成する。ここで７はスイッチングトランジ
スタのソース／ドレインであるｎ＋型の拡散層、３は第
１の絶縁膜、６はビット線である。次に電荷蓄積電極９
と拡散層７との接続を行うためにレジストパターン１７
をマスクとして異方性エッチングによって第１の絶縁膜
３をビット線の一部が露出するまで異方性エッチングを
行なう。図１（ａ）は、リソグラフィー工程に於ける合
わせずれによりビット線が２００ｎｍ露出した場合を示
す。
ずＬＯＣＯＳ法によってＳｉＯ２膜２を形成する。その
後、公知技術を用いてスイッチングトランジスタ及びビ
ット線６を形成する。ここで７はスイッチングトランジ
スタのソース／ドレインであるｎ＋型の拡散層、３は第
１の絶縁膜、６はビット線である。次に電荷蓄積電極９
と拡散層７との接続を行うためにレジストパターン１７
をマスクとして異方性エッチングによって第１の絶縁膜
３をビット線の一部が露出するまで異方性エッチングを
行なう。図１（ａ）は、リソグラフィー工程に於ける合
わせずれによりビット線が２００ｎｍ露出した場合を示
す。
【００１９】次に図１（ｂ）では引続きレジストパター
ン７をマスクに露出したビット線６をエッチング除去
後、残存する第１の絶縁膜３をエッチング除去して垂直
な断面形状を持つ開口部１３を開口する。
ン７をマスクに露出したビット線６をエッチング除去
後、残存する第１の絶縁膜３をエッチング除去して垂直
な断面形状を持つ開口部１３を開口する。
【００２０】次に図１（ｃ）では開口部１３を設けた後
レジストパターン１７を除去後、高温ＣＶＤ酸化珪素膜
（以下ＨＴＯとする）よりなる第２の絶縁膜８を１５０
ｎｍ堆積後、堆積膜厚に対して３０％のオーバーエッチ
ングで第２の絶縁膜８をエッチングバックしてサイドウ
オールを形成する。
レジストパターン１７を除去後、高温ＣＶＤ酸化珪素膜
（以下ＨＴＯとする）よりなる第２の絶縁膜８を１５０
ｎｍ堆積後、堆積膜厚に対して３０％のオーバーエッチ
ングで第２の絶縁膜８をエッチングバックしてサイドウ
オールを形成する。
【００２１】その後図１（ｄ）では、多結晶シリコンよ
りなる電荷蓄積電極９、窒化酸化シリコンよりなる容量
絶縁膜１０、多結晶シリコンよりなるプレート電極１１
を形成する。電荷蓄積電極９、容量絶縁膜１０、及びプ
レート電極１１より記憶容量が形成される。
りなる電荷蓄積電極９、窒化酸化シリコンよりなる容量
絶縁膜１０、多結晶シリコンよりなるプレート電極１１
を形成する。電荷蓄積電極９、容量絶縁膜１０、及びプ
レート電極１１より記憶容量が形成される。
【００２２】以上のように本実施例によれば、開口部１
３を開口する際にビット線６が大きく露出しても、露出
したビット線６をエッチングする工程を追加することに
より垂直な断面形状を持つ開口部１３を形成することが
可能で、第２の絶縁膜のサイドウォールでビット線６と
電荷蓄積電極９を電気的に絶縁することが可能である。
３を開口する際にビット線６が大きく露出しても、露出
したビット線６をエッチングする工程を追加することに
より垂直な断面形状を持つ開口部１３を形成することが
可能で、第２の絶縁膜のサイドウォールでビット線６と
電荷蓄積電極９を電気的に絶縁することが可能である。
【００２３】第１の絶縁膜３とビット線６のエッチング
条件はそれぞれＣＨ２Ｆ２／ＣＦ４ガスを用いた反応性
イオンエッチングと、ＨＣｌ／ＨＢｒ／ＳＦ６／Ｏ２を
用いた反応性イオンエッチングで、各々の処理室を備え
たマルチチャンバ方式の装置を用いてウエハを大気にさ
らすことなく３段階のエッチングで開口部１３を開口し
た。
条件はそれぞれＣＨ２Ｆ２／ＣＦ４ガスを用いた反応性
イオンエッチングと、ＨＣｌ／ＨＢｒ／ＳＦ６／Ｏ２を
用いた反応性イオンエッチングで、各々の処理室を備え
たマルチチャンバ方式の装置を用いてウエハを大気にさ
らすことなく３段階のエッチングで開口部１３を開口し
た。
【００２４】尚、本実施例においてはマルチチャンバ方
式のエッチング装置で３段階のエッチングを行なった
が、同一処理室内で処理条件を変えて３段階のエッチン
グを行なってもよい。
式のエッチング装置で３段階のエッチングを行なった
が、同一処理室内で処理条件を変えて３段階のエッチン
グを行なってもよい。
【００２５】（実施例２）図３は本発明の第２の実施例
における半導体記憶装置の製造方法の工程断面図を示す
ものであり、断面は図２のＡ−Ａ面に沿ったものであ
る。図３（ａ）では、ｐ型半導体基板１上にまずＬＯＣ
ＯＳ法によってＳｉＯ２膜２を形成する。その後、公知
技術を用いてスイッチングトランジスタ及びビット線６
を形成する。ここで７はスイッチングトランジスタのソ
ース／ドレインであるｎ＋型の拡散層、３は第１の絶縁
膜である。次に第１の絶縁膜３上に第２の絶縁膜８とし
て窒化シリコンを３０ｎｍ、第３の絶縁膜３１としてＨ
ＴＯ３０ｎｍ、さらに第１の導電膜３２としてｎ＋多結
晶シリコンを順次堆積後、レジストパターン７をマスク
として異方性エッチングによって第１の導電膜３２をエ
ッチング後、第３の絶縁膜３１、第２の絶縁膜８、第１
の絶縁膜３を順次エッチング除去し、開口部１３を開口
する。
における半導体記憶装置の製造方法の工程断面図を示す
ものであり、断面は図２のＡ−Ａ面に沿ったものであ
る。図３（ａ）では、ｐ型半導体基板１上にまずＬＯＣ
ＯＳ法によってＳｉＯ２膜２を形成する。その後、公知
技術を用いてスイッチングトランジスタ及びビット線６
を形成する。ここで７はスイッチングトランジスタのソ
ース／ドレインであるｎ＋型の拡散層、３は第１の絶縁
膜である。次に第１の絶縁膜３上に第２の絶縁膜８とし
て窒化シリコンを３０ｎｍ、第３の絶縁膜３１としてＨ
ＴＯ３０ｎｍ、さらに第１の導電膜３２としてｎ＋多結
晶シリコンを順次堆積後、レジストパターン７をマスク
として異方性エッチングによって第１の導電膜３２をエ
ッチング後、第３の絶縁膜３１、第２の絶縁膜８、第１
の絶縁膜３を順次エッチング除去し、開口部１３を開口
する。
【００２６】図３（ｂ）では開口部１３を設けた後レジ
ストパターン１７を除去後、高温ＣＶＤ酸化珪素膜（以
下ＨＴＯとする）よりなる第４の絶縁膜３３を１５０ｎ
ｍ堆積後、第３の絶縁膜の断面が完全に露出するまで第
４の絶縁膜３３をエッチングバックしてサイドウオール
を形成する。
ストパターン１７を除去後、高温ＣＶＤ酸化珪素膜（以
下ＨＴＯとする）よりなる第４の絶縁膜３３を１５０ｎ
ｍ堆積後、第３の絶縁膜の断面が完全に露出するまで第
４の絶縁膜３３をエッチングバックしてサイドウオール
を形成する。
【００２７】図３（ｃ）ではｎ＋拡散層７と第１の導電
層３２とに電気的に接続するように第２の導電膜３４と
してｎ＋多結晶シリコンを堆積する。
層３２とに電気的に接続するように第２の導電膜３４と
してｎ＋多結晶シリコンを堆積する。
【００２８】図３（ｄ）では第２の導電膜３４及び第１
の導電膜３２をエッチングして電荷蓄積電極のパターニ
ングを行なう。
の導電膜３２をエッチングして電荷蓄積電極のパターニ
ングを行なう。
【００２９】図３（ｅ）では弗化水素酸と弗化アンモニ
ウムの混合溶液で第３の絶縁膜３１をエッチング除去し
た後、窒化酸化シリコンよりなる容量絶縁膜１０、多結
晶シリコンよりなるプレート電極１１を形成する。電荷
蓄積電極９、容量絶縁膜１０、及びプレート電極１１よ
り記憶容量が形成される。
ウムの混合溶液で第３の絶縁膜３１をエッチング除去し
た後、窒化酸化シリコンよりなる容量絶縁膜１０、多結
晶シリコンよりなるプレート電極１１を形成する。電荷
蓄積電極９、容量絶縁膜１０、及びプレート電極１１よ
り記憶容量が形成される。
【００３０】上記ウエットエッチング時には、電荷蓄積
電極９と、窒化シリコンよりなる第２の絶縁膜８がほと
んどエッチングされないために、エッチングストパーと
して働き、第３の絶縁膜３１のみが選択的に除去でき
る。
電極９と、窒化シリコンよりなる第２の絶縁膜８がほと
んどエッチングされないために、エッチングストパーと
して働き、第３の絶縁膜３１のみが選択的に除去でき
る。
【００３１】以上のように本実施例によれば、開口部１
３に於ける第３の絶縁膜断面が第２の導電膜３４で完全
に被覆されるため、後のウエットエッチング時に第１の
絶縁膜３を損失することなく電荷蓄積電極の底面も電極
面として利用できる半導体記憶装置の製造が可能とな
る。また、第４の絶縁膜３３のエッチングバック時に
は、第１の導電膜３２がエッチングストッパーとなり層
間絶縁膜の膜減りを防止できる。
３に於ける第３の絶縁膜断面が第２の導電膜３４で完全
に被覆されるため、後のウエットエッチング時に第１の
絶縁膜３を損失することなく電荷蓄積電極の底面も電極
面として利用できる半導体記憶装置の製造が可能とな
る。また、第４の絶縁膜３３のエッチングバック時に
は、第１の導電膜３２がエッチングストッパーとなり層
間絶縁膜の膜減りを防止できる。
【００３２】第３の絶縁膜３１、第２の絶縁膜８及び第
１の絶縁膜３と第１の導電膜３２及びビット線６のエッ
チング条件はそれぞれＣＨ２Ｆ２／ＣＦ４ガスを用いた
反応性イオンエッチングと、ＨＣｌ／ＨＢｒ／ＳＦ６／
Ｏ２を用いた反応性イオンエッチングで、各々の処理室
を備えたマルチチャンバ方式の装置を用いてウエハを大
気にさらすことなく４段階のエッチングで開口部１３を
開口した。
１の絶縁膜３と第１の導電膜３２及びビット線６のエッ
チング条件はそれぞれＣＨ２Ｆ２／ＣＦ４ガスを用いた
反応性イオンエッチングと、ＨＣｌ／ＨＢｒ／ＳＦ６／
Ｏ２を用いた反応性イオンエッチングで、各々の処理室
を備えたマルチチャンバ方式の装置を用いてウエハを大
気にさらすことなく４段階のエッチングで開口部１３を
開口した。
【００３３】なお、本実施例においてはマルチチャンバ
方式のエッチング装置で３段階のエッチングを行なった
が、同一処理室内で処理条件を変えて４段階のエッチン
グを行なってもよい。
方式のエッチング装置で３段階のエッチングを行なった
が、同一処理室内で処理条件を変えて４段階のエッチン
グを行なってもよい。
【００３４】なお、、本実施例では、開口部１３の開口
時にビット線６が露出しない場合を示したが、ビット線
６が露出した場合は第１の実施例の如くビット線エッチ
ングの工程を追加すれば、ビット線６と電荷蓄積電極９
との絶縁を確保して、且つ第１の絶縁膜３を損失するこ
となく電荷蓄積電極の底面も電極面として利用できる半
導体記憶装置の製造が可能となる。
時にビット線６が露出しない場合を示したが、ビット線
６が露出した場合は第１の実施例の如くビット線エッチ
ングの工程を追加すれば、ビット線６と電荷蓄積電極９
との絶縁を確保して、且つ第１の絶縁膜３を損失するこ
となく電荷蓄積電極の底面も電極面として利用できる半
導体記憶装置の製造が可能となる。
【００３５】また、本実施例に於ては電荷蓄積電極９は
単純なブロック型を示したが、もっと複雑な３次元構造
を実現するために酸化シリコンと多結晶シリコンの多層
構造を形成した後、酸化シリコン膜を除去するような電
荷蓄積電極の場合についても適用が可能である。
単純なブロック型を示したが、もっと複雑な３次元構造
を実現するために酸化シリコンと多結晶シリコンの多層
構造を形成した後、酸化シリコン膜を除去するような電
荷蓄積電極の場合についても適用が可能である。
【００３６】
【発明の効果】以上のように本発明の第１の発明は第１
の絶縁膜に開口部を設けた際にビット線が大きく露出し
ても、露出したビット線をエッチングする工程を追加す
る事により垂直な開口部断面が得られるため、後の第２
の絶縁膜のサイドウオール形成後もビット線が露出する
ことなく、ビット線と電荷蓄積電極の絶縁を確保するこ
とができ、その実用的効果は大きい。
の絶縁膜に開口部を設けた際にビット線が大きく露出し
ても、露出したビット線をエッチングする工程を追加す
る事により垂直な開口部断面が得られるため、後の第２
の絶縁膜のサイドウオール形成後もビット線が露出する
ことなく、ビット線と電荷蓄積電極の絶縁を確保するこ
とができ、その実用的効果は大きい。
【００３７】また、本発明の第２の発明によれば、開口
部に於ける第３の絶縁膜の断面は第２の導電膜で完全に
被覆されるために、電荷蓄積電極形成後のウエットエッ
チング時にエッチング液は第２の絶縁膜より下には浸入
せずに、第１の絶縁膜及び第４の絶縁膜がエッチングさ
れることはない。従って、ビット線と電荷蓄積電極との
電気的絶縁を確保し、且つ電荷蓄積電極の底面も電極と
して利用してもプレート電極とビット線の間に十分な絶
縁膜を確保することができ、その実用的効果は大きい。
部に於ける第３の絶縁膜の断面は第２の導電膜で完全に
被覆されるために、電荷蓄積電極形成後のウエットエッ
チング時にエッチング液は第２の絶縁膜より下には浸入
せずに、第１の絶縁膜及び第４の絶縁膜がエッチングさ
れることはない。従って、ビット線と電荷蓄積電極との
電気的絶縁を確保し、且つ電荷蓄積電極の底面も電極と
して利用してもプレート電極とビット線の間に十分な絶
縁膜を確保することができ、その実用的効果は大きい。
【図１】本発明の第１の実施例における工程断面図
【図２】同実施例におけるメモリセルの表面図
【図３】本発明の第２の実施例における工程断面図
【図４】第１の従来技術の工程断面図
【図５】第２の従来技術の工程断面図
２ ＳｉＯ２膜 ６ ビット線 ７ ｎ＋拡散層
Claims (5)
- 【請求項１】半導体基板上にスイッチングトランジスタ
及びその上部に形成されたビット線、さらにその上に形
成された記憶容量より構成されるＤＲＡＭの半導体記憶
装置において、前記スイッチングトランジスタの拡散層
と電荷蓄積電極との電気的接続を行なう為に、前記ビッ
ト線が露出するまで第１の絶縁膜の一部をエッチングす
る工程と、露出したビット線をエッチングする工程と、
残存する前記第１の絶縁膜をエッチングして開口部を設
ける工程と、この開口部が被覆されるように第２の絶縁
膜を堆積する工程と、この第２の絶縁膜を少なくとも堆
積された膜厚分だけ異方性エッチング法でエッチバック
する工程とを備え、前記ビット線と電荷蓄積電極との電
気的絶縁を確保する事を特徴とする半導体記憶装置の製
造方法。 - 【請求項２】請求項１記載の第１の絶縁膜とビット線の
エッチングを絶縁膜エッチング処理室とビット線エッチ
ング処理室とを備えたマルチチャンバー方式のエッチン
グ装置を用いて３段階のマルチステップエッチングで行
なうことを特徴とする請求項１記載の半導体記憶装置の
製造方法。 - 【請求項３】半導体基板上にスイッチングトランジスタ
及びその上部に形成された記憶容量より構成されるＤＲ
ＡＭの半導体記憶装置において、第１の絶縁膜上に第２
の絶縁膜、第３の絶縁膜、さらに電荷蓄積電極の底部と
なる第１の導電膜を堆積する工程と、前記スイッチング
トランジスタの拡散層と電荷蓄積電極との電気的接続を
行なう為に、前記第１の導電膜をエッチングする工程
と、第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜をエ
ッチングして開口部を設ける工程と、この開口部が被覆
されるように第４の絶縁膜を堆積する工程と、この第４
の絶縁膜で前記第１の絶縁膜断面の一部が露出し、且つ
ビット線断面が被覆されるように異方性エッチング法で
エッチバックする工程と、前記スイッチングトランジス
タの拡散層と前記第１の導電膜と電気的に接続されるよ
うに第２の導電膜を堆積後、電荷蓄積電極を形成する工
程と、前記第１及び第２の導電膜と第２の絶縁膜に対し
て第３の絶縁膜のエッチングレートが十分に大きなエッ
チング条件で第３の絶縁膜を選択的に除去する工程を備
え、ビット線と前記電荷蓄積電極との電気的絶縁を確保
し、且つ電荷蓄積電極の底面も電極として利用する事を
特徴とする半導体記憶装置の製造方法。 - 【請求項４】請求項３記載の第１の導電膜と、第３、第
２及び第１の絶縁膜のエッチングを導電膜のエッチング
処理室と絶縁膜エッチング処理室とを備えたマルチチャ
ンバー方式のエッチング装置を用いて２段階のマルチス
テップエッチングで行なうことを特徴とする請求項３記
載の半導体記憶装置の製造方法。 - 【請求項５】請求項３記載の第１及び第２の導電膜が多
結晶シリコンで、第２の絶縁膜が窒化珪素膜で、第３の
絶縁膜が酸化珪素膜であることを特徴とする請求項３記
載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234588A JP2712926B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置の製造方法 |
| US07/944,883 US5242852A (en) | 1990-08-03 | 1992-09-11 | Method for manufacturing a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234588A JP2712926B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575060A JPH0575060A (ja) | 1993-03-26 |
| JP2712926B2 true JP2712926B2 (ja) | 1998-02-16 |
Family
ID=16973378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234588A Expired - Lifetime JP2712926B2 (ja) | 1990-08-03 | 1991-09-13 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712926B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950011556B1 (ko) * | 1992-07-03 | 1995-10-06 | 현대전자산업주식회사 | 반도체 접속장치 형성방법 |
| KR100190834B1 (ko) | 1994-12-08 | 1999-06-01 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| JPH0964179A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH09191088A (ja) * | 1995-11-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH1065118A (ja) * | 1996-08-19 | 1998-03-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH10209393A (ja) * | 1997-01-22 | 1998-08-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-09-13 JP JP3234588A patent/JP2712926B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575060A (ja) | 1993-03-26 |
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