JPH0964179A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0964179A
JPH0964179A JP7217286A JP21728695A JPH0964179A JP H0964179 A JPH0964179 A JP H0964179A JP 7217286 A JP7217286 A JP 7217286A JP 21728695 A JP21728695 A JP 21728695A JP H0964179 A JPH0964179 A JP H0964179A
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layer
opening
forming
sidewall
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Hiroshi Kimura
広嗣 木村
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Abstract

(57)【要約】 【課題】 高集積化に適した半導体装置およびその半導
体装置を少ない工程数で製造できる製造方法を提供す
る。 【解決手段】 ＭＯＳトランジスタ１０を覆う層間絶縁
層１１上の絶縁層１３に写真製版技術により形成可能な
最小加工寸法以下の開孔径を有する開孔が形成される。
その開孔の内壁面を覆うように絶縁層１９が形成され
る。この絶縁層１９から半導体基板１に達するように、
コンタクトホール２７が形成される。このコンタクトホ
ール２７は、層間絶縁層１１および絶縁層１３の部分で
は写真製版技術により形成可能な最小加工寸法より小さ
い第１の開孔径を有し、かつ絶縁層１９の部分では第１
の開孔径より大きい第２の開孔径を有するように形成さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、より特定的には、コ
ンタクトホールを有する半導体装置およびその製造方法
に関するものである。
【０００２】
【従来の技術】まず、従来のコンタクトホールを有する
半導体装置およびその製造方法について説明する。
【０００３】図５１は、第１の従来例における半導体装
置の構成を示す概略断面図である。図５１を参照して、
半導体基板１の表面には、ＭＯＳ（Metal Oxide Semico
nductor ）トランジスタ１０が形成されている。
【０００４】ＭＯＳトランジスタ１０は、１対のソース
／ドレイン領域３、３と、ゲート絶縁層５と、ゲート電
極層７とを有している。１対のソース／ドレイン領域
３、３は、半導体基板１の表面に、互いに所定の距離を
隔てて形成されている。ゲート電極層７は、この１対の
ソース／ドレイン領域３、３に挟まれる半導体基板１の
表面上にゲート絶縁層５を介在して形成されている。
【０００５】このＭＯＳトランジスタ１０を覆うように
層間絶縁層１１が半導体基板１の表面全面に形成されて
いる。この層間絶縁層１１には、ソース／ドレイン領域
３の一部表面に達するコンタクトホール５２５が形成さ
れている。このコンタクトホール５２５を通じてソース
／ドレイン領域３と電気的に接続するように、電極など
の導電層５２１が形成されている。
【０００６】次に、第１の従来例における半導体装置の
製造方法について説明する。図５２〜図５６は、第１の
従来例における半導体装置の製造方法を工程順に示す概
略断面図である。まず図５２を参照して、半導体基板１
の表面上にゲート絶縁層５と導電層７ａとが積層して形
成される。導電層７ａ上には、写真製版技術によりレジ
ストパターン５３１ａが形成される。このレジストパタ
ーン５３１ａをマスクとして導電層７ａおよびゲート絶
縁層５とにエッチングが施される。この後、レジストパ
ターン５３１ａが除去される。
【０００７】図５３を参照して、このエッチングによ
り、所望の形状を有するゲート電極層７が形成される。
この後、ゲート電極層７および素子分離絶縁層（図示せ
ず）とをマスクとして半導体基板１にイオン注入などが
施される。これにより、ゲート電極層７の真下領域を挟
むように半導体基板１の表面に、互いに所定の距離を隔
てて１対のソース／ドレイン領域３、３が形成される。
この１対のソース／ドレイン領域３、３とゲート絶縁層
５とゲート電極層７とによりＭＯＳトランジスタ１０が
構成される。
【０００８】図５４を参照して、ＭＯＳトランジスタ１
０を覆うように層間絶縁層１１が形成される。
【０００９】図５５を参照して、層間絶縁層１１上に、
通常の写真製版技術によりレジストパターン５３１ｂが
形成される。このレジストパターン５３１ｂは、ソース
／ドレイン領域３の上方にホールパターン５３１ｂ1 を
有している。このレジストパターン５３１ｂをマスクと
して層間絶縁層１１に、異方性エッチングが施される。
この後、レジストパターン５３１ｂが除去される。
【００１０】図５６を参照して、このエッチングによ
り、層間絶縁層１１には、ソース／ドレイン領域３に達
するコンタクトホール５２５が形成される。このコンタ
クトホール５２５を通じてソース／ドレイン領域３と電
気的に接続するように層間絶縁層１１上に導電層５２１
が形成されて図５１に示す半導体装置が完成する。
【００１１】従来の第１の半導体装置には、以下のよう
な問題点がある。一般に、ＤＲＡＭ（Dynamic Random A
ccess Memory）の高集積化を推し進めた場合、メモリセ
ルサイズの縮小が余儀なくされる。このメモリセルサイ
ズの縮小に伴って、図５１に示すワード線７間のピッチ
Ｌ1 も縮小化される。これに伴って、ワード線７間の間
隔Ｌ2 も縮小化される。一方、コンタクトホール５２５
は図５５、５６に示すように通常の写真製版技術により
形成されるため、コンタクトホール５２５の開孔径Ｌ3
は、写真製版技術の限界から一定寸法以下にすることは
困難である。
【００１２】このような状況において、たとえば図５５
に示す工程でレジストパターン５３１ｂのホールパター
ン５３１ｂ1 の中心（一点鎖線Ｑ−Ｑ）が、写真製版技
術によるマスクの重ね合わせ誤差もしくは寸法誤差によ
り、左右にずれる場合がある。
【００１３】図５７は、ホールパターン５３１ｂ1 の中
心がずれた様子を示す図である。この図５７に示す状態
で、このレジストパターン５３１ｂをマスクとして層間
絶縁層１１にエッチングが施されると、コンタクトホー
ルは図５８に示すように形成される。つまり、コンタク
トホール５２５の側壁においてゲート電極層７が露出し
た状態となる。
【００１４】この図５８に示す状態で導電層５２１が形
成されると、図５９に示されるように導電層５２１とゲ
ート電極層７とが電気的にショートした状態となってし
まう。
【００１５】このショートを防ぐためには、以下の方法
が考えられる。図６０と図６１とは、このショートを防
ぐ方法の工程を示す概略断面図である。まず図６０を参
照して、コンタクトホール５２５の側壁から露出したゲ
ート電極層７の表面を覆うために、絶縁層６０１ａが形
成される。この後、この絶縁層６０１ａに異方性のＲＩ
Ｅ（Reactive Ion Etching）によるエッチングが施され
る。
【００１６】図６１を参照して、このエッチングによ
り、コンタクトホール５２５の側壁およびゲート電極層
７の露出表面を覆うように側壁絶縁層６０１が、自己整
合的に形成される。
【００１７】このように側壁絶縁層６０１を設けること
で、ゲート電極層７の表面を覆うことができるため、導
電層とゲート電極層７とのショートを防止することがで
きる。
【００１８】しかし、図６０、６１に示す絶縁層６０１
ａのエッチングの制御は容易ではない。このため、この
方法でも、図６２に示すようにゲート電極層７の一部
（Ｐ部）が側壁絶縁層６０１から露出してしまう場合が
あった。
【００１９】また図６１のようにゲート電極層７の表面
が側壁絶縁層６０１によって完全に覆われた場合でも、
ゲート電極層７を覆う部分の側壁絶縁層６０１の膜厚は
薄くなる。このため、動作時に生じる導電層とゲート電
極層７との電位差により、側壁絶縁層６０１を通じて導
電層とゲート電極層７との間で電流が流れてしまうとい
う可能性が高かった。
【００２０】上記問題点をさらに解決する方法が、たと
えば特開平６−２６０４４２号公報に示されている。こ
の方法を第２の従来例として以下に説明する。
【００２１】図６３〜図６９は、第２の従来例における
半導体装置の製造方法を工程順に示す概略断面図であ
る。まず図６３を参照して、半導体基板１の素子分離絶
縁層２４１によって分離された表面に、１対のソース／
ドレイン領域３とゲート絶縁層５とゲート電極層７とか
ら構成されるＭＯＳトランジスタ１０が形成される。こ
のＭＯＳトランジスタ１０を覆うように半導体基板１の
表面全面に、たとえばシリコン酸化膜よりなる層間絶縁
層１１が形成される。この層間絶縁層１１上に、絶縁層
１１とは異なる被エッチング特性を有する多結晶シリコ
ン層１３ａが形成される。この多結晶シリコン層１３ａ
上に、層間絶縁層１１と同じ被エッチング特性を有する
シリコン酸化膜１５が形成される。
【００２２】図６４を参照して、シリコン酸化膜１３上
に、レジストパターン３７１ａが形成される。このレジ
ストパターン３７１ａをマスクとしてシリコン酸化膜１
５に異方性エッチングが施される。これによって、シリ
コン酸化膜１５に開孔２３が形成される。この後、レジ
ストパターン３７１ａが除去される。
【００２３】図６５を参照して、開孔２３の内壁面を覆
うように表面全面にシリコン酸化膜１７ａが形成され
る。このシリコン酸化膜１７ａの全面に異方性エッチン
グが施される。
【００２４】図６６を参照して、この異方性エッチング
により、開孔２３の側壁にシリコン酸化膜よりなる側壁
絶縁層１７が残存される。このシリコン酸化膜１５と側
壁絶縁層１７とをマスクとして、多結晶シリコン層１３
ａに異方性エッチングが施される。
【００２５】図６７を参照して、このエッチングによ
り、多結晶シリコン層１３ａに、開孔２５が形成され
る。この開孔２５を有する多結晶シリコン層１３ａをマ
スクとして層間絶縁層１１に異方性エッチングが施され
る。
【００２６】図６８を参照して、この異方性エッチング
により、多結晶シリコン層１３ａの開孔２５と同一の開
孔径Ｄ3 を有するコンタクトホール７２７が層間絶縁層
１１に形成される。
【００２７】なお、この異方性エッチングにより、層間
絶縁層１１と同一のエッチング特性を有するシリコン酸
化膜１５と側壁絶縁層１７とが除去される。
【００２８】図６９を参照して、コンタクトホール７２
７を埋込みソース／ドレイン領域３と電気的に接続する
ように、多結晶シリコン層１３ａ上に多結晶シリコン層
１３ｂが形成される。この後、通常の写真製版技術およ
びエッチング技術により、多結晶シリコン層１３ｂ、１
３ａが順次エッチングされて、所望の形状を有する導電
層１３が形成される。
【００２９】上記方法によれば、図６６の工程におい
て、開孔２３の側壁に側壁絶縁層１７が形成され、この
シリコン酸化膜１５と側壁絶縁層１７とをマスクとして
多結晶シリコン層１３にエッチングが施される。このた
め、図６７に示す開孔２５の開孔径は、写真製版技術の
最小加工寸法より小さい開孔径とすることができる。よ
って、この開孔２５を有する多結晶シリコン層１３ａを
マスクとしてエッチングされる層間絶縁層１１のコンタ
クトホール７２７の開孔径Ｄ3 も、写真製版技術により
形成可能な最小加工寸法より小さくすることができる。
【００３０】このため、高集積化によりゲート電極層７
間の間隔が小さくなった場合でも、導電層１３とゲート
電極層７とのショートを防止することができる。
【００３１】
【発明が解決しようとする課題】しかしながら、第２の
従来例には、図６９の導電層１３がビット線であり、こ
のビット線１３上にストレージノードを形成する場合
に、製造工程が煩雑になるという問題点があった。以
下、そのことについて詳細に説明する。
【００３２】図７０〜図７５は、第２の従来例において
ビット線上にストレージノードを形成する場合の工程図
を概略的に示す断面図である。まず図７０を参照して、
図６３の工程で説明したと同様、ビット線１３を覆うよ
うにシリコン酸化膜よりなる層間絶縁層７１１と、多結
晶シリコン層７１３ａと、シリコン酸化膜７１５とが順
次積層して形成される。
【００３３】次に図７１を参照して、図６４の工程で説
明したと同様、シリコン酸化膜７１５上にレジストパタ
ーン７７１ａが形成され、このレジストパターン７７１
ａをマスクとしてシリコン酸化膜７１５にエッチングが
施される。これにより、シリコン酸化膜７１５に開孔７
２３が形成される。この後、レジストパターン７７１ａ
が除去される。
【００３４】図７２を参照して、図６５の工程で説明し
たと同様、開孔７２３の内壁面を覆うように表面全面に
シリコン酸化膜７１７ａが形成される。このシリコン酸
化膜７１７ａの全面に異方性エッチングが施される。
【００３５】図７３を参照して、図６６の工程で説明し
たと同様、このエッチングにより開孔７２３の側壁に側
壁絶縁層７１７が形成される。このシリコン酸化膜７１
５と側壁絶縁層７１７とをマスクとして多結晶シリコン
膜７１３ａに異方性エッチングが施される。
【００３６】図７４を参照して、図６７、６８の工程で
説明したと同様、この異方性エッチングにより、多結晶
シリコン膜７１３ａに開孔が形成される。この多結晶シ
リコン膜７１３ａをマスクとして絶縁層７１１および１
１に異方性エッチングが施される。これにより、絶縁層
７１１、１１に、ストレージノード用のコンタクトホー
ル７２７ａが形成される。
【００３７】なお、図７３において示されたシリコン酸
化膜７１５と側壁絶縁層７１７とは、絶縁層７１１と１
１のエッチング時に除去される。
【００３８】この後、コンタクトホール７２７ａを通じ
てＭＯＳトランジスタ１０のソース／ドレイン領域３に
電気的に接続するようにストレージノードが形成され
る。
【００３９】このようにビット線用のコンタクトホール
７２７の形成工程を繰り返すことで、ストレージノード
用のコンタクトホール７２７ａは、その開孔径が写真製
版技術により形成可能な最小加工寸法より小さくなるよ
うに形成することができる。
【００４０】しかしながら、この方法でストレージノー
ド用のコンタクトホール７２７ａを形成するには、ビッ
ト線用のコンタクトホール７２７の形成工程を繰り返す
必要があり、製造工程数が多くならざらを得ない。
【００４１】それゆえ、本発明の一の目的は、少ない工
程数で高集積化に適した半導体装置を製造できる製造方
法を提供することである。
【００４２】また本発明の他の目的は、高集積化に適し
た半導体装置の構成を提供することである。
【００４３】
【課題を解決するための手段】本発明の一の局面に従う
半導体装置の製造方法は、以下の工程を備えている。
【００４４】まず半導体基板の主表面に導電領域が形成
される。そして半導体基板の主表面上に第１の絶縁層が
形成される。そして第１の絶縁層上に第１の絶縁層と被
エッチング特性の異なる第２の絶縁層が形成される。そ
して導電領域の上方に第１の開孔を有し、かつ第１の絶
縁層と略同一の被エッチング特性を有する第３の絶縁層
が第２の絶縁層上に形成される。そして第３の絶縁層の
第１の開孔側壁に、第１の絶縁層と略同一の被エッチン
グ特性を有する側壁絶縁層が形成される。そして側壁絶
縁層と第３の絶縁層とをマスクとして第２の絶縁層を第
１の絶縁層が露出するまでエッチング除去されて、第２
の絶縁層に第２の開孔が形成される。そして第２の開孔
を埋込むように第３の絶縁層および側壁絶縁層上に第４
の絶縁層が形成される。そして第２の開孔の上方に第２
の開孔の開孔径より大きい開孔径のホールパターンを有
するレジストが形成される。そして第１、第３および第
４の絶縁層はエッチングされやすく、かつ第２の絶縁層
をエッチングされにくい条件で第１、第２、第３および
第４の絶縁層と側壁絶縁層とにレジストをマスクとして
エッチングが行なわれることにより、第１、第２、第３
および第４の絶縁層を貫通して導電領域に達し、かつ第
１および第２の絶縁層部では第２の開孔の開孔径と略同
一の径を有し、第４の絶縁層部ではホールパターンの開
孔径と略同一の開孔径を有する孔が形成される。そして
孔を通じて導電領域と電気的に接続され、かつ第４の絶
縁層上延在する導電層が形成される。
【００４５】本発明の一の局面に従う半導体装置の製造
方法では、第２の絶縁層に写真製版技術で形成可能な最
小加工寸法より小さい開孔径を有する第２の開孔が形成
される。たとえば、この第２の開孔として、一方のソー
ス／ドレイン領域上にビット線用コンタクトを形成する
ための開孔と、他方のソース／ドレイン領域上にストレ
ージノード用コンタクトを形成するための開孔とを形成
することができる。これらの開孔を形成した後、ビット
線用およびストレージノード用のコンタクトホールを形
成する前に、一旦これらの開孔を埋込むように第４の絶
縁層が形成される。この後、通常の写真製版技術で形成
されるレジストパターンをマスクとしてこのビット線用
もしくはストレージノード用の各開孔の上方からコンタ
クトホールを形成するための異方性エッチングが行なわ
れる。このエッチングでは、第２の絶縁層は第４の絶縁
層と被エッチング特性の異なる材料よりなるため、第２
の絶縁層はほとんどエッチングされない。このため、コ
ンタクトホールが第２の絶縁層に達するとビット線用も
しくはストレージノード用の開孔部直下の第１絶縁層の
みがエッチングされ続けることになる。つまり、第１の
絶縁層には、ビット線用もしくはストレージノード用の
開孔と同一開孔径、つまり写真製版技術により形成可能
な最小加工寸法より小さい開孔径を有するコンタクトホ
ールが形成されることになる。このように、ゲート電極
層を覆う第１の絶縁層においてコンタクトホールが写真
製版技術により形成可能な最小加工寸法より小さい開孔
径を有するように形成できるため、ビット線やストレー
ジノードがゲート電極層とショートすることが防止され
る。
【００４６】上記局面において好ましくは、第４の絶縁
層が平坦化された上部表面を有するように形成される。
【００４７】第４の絶縁層が平坦化されるため、第４の
絶縁層上方における写真製版工程を正確に行なうことが
可能となる。
【００４８】上記局面において好ましくは、側壁絶縁層
は第１の絶縁層と異なる被エッチング特性を有してい
る。
【００４９】側壁絶縁層が第１の絶縁層と異なる被エッ
チング特性を有しているため、孔の形成時においては、
側壁絶縁層が第２の絶縁層の開孔径が拡大することを防
止する役割をなしている。このため、孔の第１の開孔の
開孔径が拡大することが防止される。
【００５０】本発明の他の局面に従う半導体装置の製造
方法は、以下の工程を備えている。まず半導体基板の主
表面に互いに所定の距離を隔てるように第１および第２
の導電領域が形成される。そして半導体基板の主表面上
に第１の絶縁層が形成される。そして第１の絶縁層上に
第１の絶縁層と異なる被エッチング特性を有する第２の
絶縁層が形成される。そして第２の絶縁層上に第１の絶
縁層と略同一の被エッチング特性を有し、かつ第１およ
び第２の導電領域上方に第１および第２の開孔を有する
第３の絶縁層が形成される。そして第１および第２の開
孔側壁に各々第１および第２の側壁絶縁層が形成され
る。そして第１および第２の側壁絶縁層と第３の絶縁層
とをマスクとして第２の絶縁層が第１の絶縁層の表面が
露出するまでエッチング除去して、第２の絶縁層に第３
および第４の開孔が形成される。そして第３および第４
の開孔を埋込むように第３の絶縁層および第１および第
２の側壁絶縁層上に第４の絶縁層が形成される。そして
第３の開孔の上方に第３の開孔径より大きい開孔径を有
するホールパターンを有する第１のレジストが形成され
る。そして第１、第３および第４の絶縁層はエッチング
されやすく、かつ第２の絶縁層はエッチングされにくい
条件で、第１、第２、第３および第４の絶縁層と側壁絶
縁層とに第１のレジストをマスクとしてエッチングが行
なわれることにより、第１、第２、第３および第４の絶
縁層を貫通して第１の導電領域に達し、かつ第１および
第２の絶縁層部では第３の開孔の開孔径と略同一の径を
有し、第４の絶縁層部では第１のレジストのホールパタ
ーンの開孔径と略同一の開孔径を有する第１の孔が形成
される。第１の孔を通じて第１の導電領域と電気的に接
続され、かつ第４の絶縁層上を延在する第１の導電層が
形成される。第１の導電層を覆うように第４の絶縁層上
に、第１の絶縁層と略同一の被エッチング特性を有する
第５の絶縁層が形成される。そして第４の開孔の上方に
第４の開孔の開孔径より大きい開孔径を有するホールパ
ターンを有する第２のレジストが第５の絶縁層上に形成
される。そして第１、第３、第４および第５の絶縁層は
エッチングされやすく、かつ第２の絶縁層はエッチング
されにくい条件で、第１、第２、第３、第４および第５
の絶縁層と第２の側壁絶縁層とに第２のレジストをマス
クとしてエッチングを行なうことにより、第１、第２、
第３、第４および第５の絶縁層を貫通して第２の導電領
域に達し、かつ第１および第２の絶縁層部では第４の開
孔の開孔径と略同一の径を有し、第４および第５の絶縁
層部では第２のレジストのホールパターンの開孔径と略
同一の開孔径を有する第１の孔が形成される。そして第
２の孔を通じて導電領域と電気的に接続され、かつ第４
の絶縁層上延在する第２の導電層が形成される。
【００５１】本発明の他の局面に従う半導体装置の製造
方法では、第２の絶縁層に写真製版技術で形成可能な開
孔径以下の開孔径を有する第３および第４の開孔が形成
される。たとえば、この第３の開孔として、一方のソー
ス／ドレイン領域上にビット線用コンタクトを形成する
ための開孔を形成し、また第４の開孔として他方のソー
ス／ドレイン領域上にストレージノード用コンタクトを
形成するための開孔を形成することができる。これらの
第３および第４の開孔を形成した後、ビット線用および
ストレージノード用のコンタクトホールを形成する前
に、一旦これらの開孔を埋込むように第４の絶縁層が形
成される。この後、通常の写真製版技術で形成されたレ
ジストパターンをマスクとしてこのビット線用もしくは
ストレージノード用の各開孔の上方からコンタクトホー
ルを形成するための異方性エッチングが行なわれる。こ
のエッチングでは、第２の絶縁層は第４の絶縁層と被エ
ッチング特性の異なる材料よりなるため、第２の絶縁層
はほとんどエッチングされない。このため、コンタクト
ホールが第２の絶縁層に達するとビット線用もしくはス
トレージノード用の開孔部直下の第１の絶縁層のみがエ
ッチングされ続けることになる。つまり、第１の絶縁層
ではビット線用もしくはストレージノード用の開孔と同
一開孔径、つまり写真製版技術により形成可能な最小加
工寸法より小さい開孔径を有するコンタクトホールが形
成されることになる。このようにゲート電極層を覆う第
１の絶縁層においてコンタクトホールが、写真製版技術
により形成可能な最小加工寸法より小さい開孔径を有す
るように形成できるため、ビット線やストレージノード
がゲート電極層とショートすることが防止される。
【００５２】またビット線（第１の導電層）の上層にス
トレージノード（第２の導電層）を形成する場合でも、
上述したように第２の絶縁層上にビット線用の開孔を形
成するとともにストレージノード用の開孔を形成してお
けば、この第２の絶縁層上に複数の絶縁層が積層されて
も、ストレージノード用の開孔の上からエッチングを施
せば、第１の絶縁層において写真製版技術により形成可
能な最小加工寸法より小さい開孔径を有するコンタクト
ホールを形成することができる。したがって、従来例の
ように煩雑な工程を繰り返す必要はなく、簡略な工程で
ストレージ用のコンタクトホールを形成することができ
る。
【００５３】上記局面において好ましくは、第１の導電
層上に、第１の絶縁層と異なる被エッチング特性を有す
る第６の絶縁層が形成される。そして第１の導電層の側
壁を覆うように第１の絶縁層とは異なる被エッチング特
性を有する第３の側壁絶縁層が形成される。第５の絶縁
層は、第６の絶縁層および側壁絶縁層上に形成される。
【００５４】第１の導電層は、この第１の絶縁層と異な
る被エッチング特性を有する第６の絶縁層と第３の側壁
絶縁層とによりその表面が保護されるため、第２の孔の
形成時においては、この第２の孔の側壁から第１の導電
層が露出することは防止される。よって、この第１の導
電層と第２の導電層とのショートが防止される。
【００５５】本発明の一の局面に従う半導体装置では、
半導体基板と、導電領域と、第１〜第４の絶縁層と、導
電層とを備えている。半導体基板は、主表面を有してい
る。導電領域は、半導体基板の主表面に形成されてい
る。第１の絶縁層は、半導体基板の主表面上に形成され
ている。第２の絶縁層は、第１の絶縁層とは異なる被エ
ッチング特性を有し、第１の絶縁層上に形成されてい
る。第３の絶縁層は、第１の絶縁層と略同一の被エッチ
ング特性を有し、第２の絶縁層上に形成されている。第
４の絶縁層は、第１の絶縁層と略同一の被エッチング特
性を有し、第３の絶縁層上に形成されている。第１、第
２、第３および第４の絶縁層には、これらの絶縁層を貫
通して、半導体基板の主表面に形成された導電領域に達
する孔が形成されている。この孔は、第１および第２の
絶縁層に形成された部分では、従来の写真製版技術によ
り形成可能な最小加工寸法より小さい第１の開孔径を有
しており、第４の絶縁層に形成された部分では第１の開
孔径より大きい第２の開孔径を有している。導電層は、
この孔を通じて導電領域と電気的に接続され、かつ第４
の絶縁層上に延在している。
【００５６】本発明の一の局面に従う半導体装置では、
孔の第１の開孔径は、従来の写真製版技術により形成可
能な最小加工寸法よりも小さい。このため、高集積化に
よりゲート電極層間の間隔が小さくなった場合でも、孔
の側壁からゲート電極層が露出することは防止される。
よって、高集積化された場合でも、導電層間のショート
を防止でき、安定した動作を得ることのできる半導体装
置が得られる。
【００５７】上記局面において好ましくは、第４の絶縁
層は、平坦化された表面を有している。
【００５８】第４の絶縁層は平坦化された表面を有して
いるため、コンタクトホールを所望の位置に形成するこ
とが容易となる。
【００５９】上記局面において好ましくは、孔の第２の
開孔径を規定するように第３の絶縁層の側壁に形成され
た側壁絶縁層をさらに備えている。
【００６０】このように側壁絶縁層が設けられることに
より、孔の開孔径を写真製版技術により形成可能な最小
加工寸法より小さくすることが可能となる。
【００６１】上記局面において好ましくは、側壁絶縁層
は、第１の絶縁層と異なる被エッチング特性を有してい
る。
【００６２】側壁絶縁層が第１の絶縁層と異なる被エッ
チング特性を有しているため、孔の第１の開孔径が孔の
形成時において、拡大されることが防止される。
【００６３】上記局面において好ましくは、導電層の上
部表面を覆うように形成された第５の絶縁層と、導電層
の側壁に形成された第２の側壁絶縁層とがさらに備えら
れている。第５の絶縁層と側壁絶縁層とは、第１の絶縁
層と異なる被エッチング特性を有している。
【００６４】導電層の表面を覆うように、第１の絶縁層
と異なる被エッチング特性を有する第５の絶縁層と側壁
絶縁層とが形成されている。つまり、導電層の表面は、
第５の絶縁層と側壁絶縁層とにより保護されている。こ
のため、孔の側壁から導電層の表面が露出することは防
止される。よって、導電層が孔内に埋込まれる他の導電
層と電気的にショートされることは防止される。
【００６５】上記局面において好ましくは、半導体基板
にはＤＲＡＭのメモリセルが形成されている。導電領域
は、ＭＯＳトランジスタのソース／ドレイン領域であ
る。また導電層は、ビット線およびキャパシタのストレ
ージノードのいずれかである。
【００６６】このようにＤＲＡＭのメモリセルにおいて
は、ビット線もしくはキャパシタのストレージノードの
いずれかが、ＭＯＳトランジスタのゲート電極層とのシ
ョートが防止されるため、安定した動作を有するＤＲＡ
Ｍのメモリセル構造を得ることができる。
【００６７】
【発明の実施の形態】実施の形態１ 図１は、本発明の実施の形態１に係る半導体装置の構成
を概略的に示す断面図である。図１を参照して、半導体
基板１の表面には、ＭＯＳトランジスタ１０が形成され
ている。
【００６８】ＭＯＳトランジスタ１０は、１対のソース
／ドレイン領域３、３と、ゲート絶縁層５と、ゲート電
極層７とを有している。１対のソース／ドレイン領域
３、３は、互いに所定の距離を隔てて半導体基板１の表
面に形成されている。ゲート電極層７は、１対のソース
／ドレイン領域３、３に挟まれる半導体基板１の表面上
にゲート絶縁層５を介在して形成されている。
【００６９】このＭＯＳトランジスタ１０を覆うように
層間絶縁層１１が、たとえばＳｉＯ 2 （酸化シリコン）
により形成されている。この層間絶縁層１１上には、た
とえばＳｉ3 Ｎ4 （窒化シリコン）もしくはＳｉＯＮ
（酸窒化シリコン）よりなる絶縁層１３が形成されてい
る。この絶縁層１３は、Ｓｉ3 Ｎ4 などに限られず層間
絶縁層１１と被エッチング特性の異なる材料よりなって
いればよい。
【００７０】この絶縁層１３上には、たとえばＳｉＯ2
よりなる層間絶縁層１５が形成されている。この層間絶
縁層１５上には、たとえばＳｉＯ2 よりなる絶縁層１９
が形成されている。これらの層間絶縁層１５と絶縁層１
９とは、ＳｉＯ2 に限られず、層間絶縁層１１と被エッ
チング特性の同じ材料よりなっていればよい。
【００７１】これらの層間絶縁層１１、絶縁層１３、層
間絶縁層１５および絶縁層１９には、これらの絶縁層を
貫通してソース／ドレイン領域３の一部表面に達するコ
ンタクトホール２７が形成されている。このコンタクト
ホール２７は、層間絶縁層１１および絶縁層１３の部分
では、たとえば写真製版技術により形成可能な最小加工
寸法より小さい第１の開孔径φ１を有しており、層間絶
縁層１５および絶縁層１９では、その第１の開孔径φ１
より大きい第２の開孔径φ２を有している。
【００７２】この第１の開孔径φ１は０．０５〜０．２
０μｍであり、第２の開孔径φ２は０．２５〜０．４０
μｍである。
【００７３】なお、層間絶縁層１５のコンタクトホール
２７の側壁には、第２の開孔径φ２の形状を規定するよ
うにたとえばＳｉＯ2 よりなる側壁絶縁層１７が残存さ
れている。
【００７４】このコンタクトホール２７を通じて、ソー
ス／ドレイン領域３と電気的に接続するように、たとえ
ばビット線もしくはキャパシタのストレージノードなど
となる導電層２１が形成されている。この導電層２１
は、たとえば不純物が導入された多結晶シリコン、タン
グステンなどの金属、またはその合金などからなってい
る。
【００７５】なお、層間絶縁層１１の膜厚Ｔ11は２００
０〜３０００Å程度であり、絶縁層１３の膜厚Ｔ13は１
００〜１０００Å程度であり、層間絶縁層１５の膜厚Ｔ
15は１０００〜２０００Å程度であり、絶縁層１９の膜
厚Ｔ19は５００〜１０００Å程度である。これらの膜厚
は、たとえば０．２５μｍルールデバイスレベルを想定
した場合の膜厚である。
【００７６】次に、本実施の形態における半導体装置の
製造方法について説明する。図２〜図１２は、本発明の
実施の形態１における半導体装置の製造方法を工程順に
示す概略断面図である。まず図２を参照して、半導体基
板１の表面上に、たとえば熱酸化法によりシリコン酸化
膜よりなるゲート絶縁層５が形成される。このゲート絶
縁層５上に、たとえばリンなどの不純物が導入された多
結晶シリコン層７ａが形成される。この多結晶シリコン
層７ａ上に、選択的にレジストパターン３１が形成され
る。このレジストパターン３１をマスクとして多結晶シ
リコン層７ａおよびゲート絶縁層５に異方性エッチング
が施される。この後、レジストパターン３１が除去され
る。
【００７７】図３を参照して、上記のエッチングによ
り、多結晶シリコン層からゲート電極層７が形成され
る。この並走するゲート電極層７、７の間隔Ｌ10は、た
とえば０．２５〜０．４０μｍとされる。この後、イオ
ン注入が施され、半導体基板１の表面に、互いに所定の
距離を隔てて１対のソース／ドレイン領域３、３が形成
される。この１対のソース／ドレイン領域３、３とゲー
ト絶縁層５とゲート電極層７とによりＭＯＳトランジス
タ１０が構成される。
【００７８】図４を参照して、ＭＯＳトランジスタ１０
上を覆うように、たとえば減圧ＣＶＤ（Chemical Vapor
Deposition ）もしくは常圧ＣＶＤ法によりたとえばＳ
ｉＯ 2 よりなる絶縁層１１が堆積される。この後、絶縁
層１１にＣＭＰ（Chemical Mechanical Polishing ）法
やエッチバックやリフローにより平坦化処理が行なわれ
る。図５を参照して、この絶縁層１１上に、たとえば減
圧ＣＶＤ法もしくはプラズマＣＶＤ法により、Ｓｉ3 Ｎ
4 よりなる絶縁層１３が１００〜１０００Åの膜厚で堆
積される。この絶縁層１３上に、たとえば減圧ＣＶＤ法
もしくは常圧ＣＶＤ法により、ＳｉＯ2 よりなる層間絶
縁層１５が１０００〜２０００Åの膜厚で堆積される。
この後、通常の写真製版技術およびエッチング技術によ
り、この層間絶縁層１５に、開孔２３が形成される。
【００７９】図６を参照して、開孔２３の内壁面を覆う
ように層間絶縁層１５上に、たとえば減圧ＣＶＤ法によ
りＳｉＯ2 よりなる被覆層１７ａが形成される。この被
覆層１７ａの表面全面に、たとえばＲＩＥ法による異方
性ドライエッチングが、ＣＦ 4 、ＣＦ4 −Ｈ2 、Ｃ3 Ｆ
8 などのガス雰囲気中で行なわれる。
【００８０】図７を参照して、この異方性ドライエッチ
ングにより、層間絶縁層１５の開孔側壁に残存するよう
に側壁絶縁層１７が形成される。この側壁絶縁層１７と
層間絶縁層１５とをマスクとして、絶縁層１３にたとえ
ばＲＩＥによる異方性ドライエッチングが、ＣＦ4 、Ｃ
Ｆ4 −Ｈ2 −Ｎ2 、ＳｉＦ4 などのガス雰囲気中で行な
われる。これにより、絶縁層１３には、写真製版技術に
より形成可能な最小加工寸法より小さい開孔径を有する
開孔２５が形成される。
【００８１】図８を参照して、この開孔２５を埋込むよ
うに、たとえば減圧ＣＶＤ法もしくは常圧ＣＶＤ法によ
り、ＳｉＯ2 よりなる絶縁層１９ａが、２０００〜３０
００Åの膜厚で形成される。この絶縁層１９ａに、ドラ
イもしくはウェットの全面エッチバックが施されて、上
部表面が平坦化される。なお、この平坦化は、ＣＭＰ法
により行なってもよい。
【００８２】図９を参照して、上記の平坦化処理によ
り、その上部表面が平坦化された絶縁層１９が形成され
る。
【００８３】図１０を参照して、絶縁層１９上に、通常
の写真製版技術により、開孔２５の上方にホールパター
ンを有するレジストパターン３３が形成される。このレ
ジストパターン３３をマスクとして、エッチングが行な
われる。このエッチングは、たとえば’９４春季応用物
理学会講演会予稿集２９ｐ−ＺＦ−２または月刊 Semic
onductor World 1993．10, pp.68 〜75に記載されるよ
うな対Ｓｉ3 Ｎ4 高選択性のＳｉＯ2 エッチングの条件
で行なわれる。
【００８４】図１１を参照して、このエッチングによ
り、絶縁層１３に達するまではレジストパターン３３の
ホールパターン寸法を維持したままコンタクトホールが
形成され、絶縁層１３より下層の層間絶縁層１１には、
絶縁層１３の開孔２５の開孔径と略同一の開孔径を維持
したままコンタクトホール２７が形成される。つまりコ
ンタクトホール２７は、層間絶縁層１１および絶縁層１
３の部分においては、写真製版技術により形成可能な最
小加工寸法より小さい第１の開孔径を有し、かつ層間絶
縁層１５、側壁絶縁層１７および絶縁層１９には、通常
の写真製版技術により形成可能な第２の開孔径を有する
ように形成される。この後、レジストパターン３３が除
去される。
【００８５】図１２を参照して、レジストパターンが除
去されることにより、絶縁層１９の上部表面が露出す
る。
【００８６】この後、コンタクトホール２７を通じてソ
ース／ドレイン領域３と電気的に接続するように絶縁層
１９上に導電層２１が形成されて図１に示す半導体装置
が完成する。
【００８７】本実施の形態においては、図７に示す工程
で、開孔２３の側壁に側壁絶縁層１７を設けて、これを
マスクとして絶縁層１３がエッチングされる。このた
め、絶縁層１３に写真製版技術により形成可能な最小加
工寸法より小さい開孔径を有する開孔２５が形成でき
る。また図１１の工程においては、この開孔２５を有す
る絶縁層１３をマスクとして層間絶縁層１１をエッチン
グすることができる。よって、コンタクトホール２７の
層間絶縁層１１における部分の開孔径は、最小加工寸法
より小さい開孔径とすることができる。したがって、コ
ンタクトホール２７から、ゲート電極層７が露出するこ
となどが防止される。
【００８８】このように形成される半導体装置では、高
集積化されても導電層間のショートを防止でき、安定し
た動作を得ることができる。
【００８９】また本実施の形態においては、図１に示す
導電層２１が、たとえばビット線であり、このビット線
２１上にストレージノードが形成される場合において、
第２の従来例よりも製造工程を簡略化できるという効果
を有する。このことについては、実施の形態３において
後述する。
【００９０】実施の形態２ 本実施の形態では、図７の工程において形成される側壁
絶縁層１７は、たとえば絶縁層１３と同一の材質である
Ｓｉ3 Ｎ4 もしくはＳｉＯＮにより形成されている。こ
のため、図１０と図１１とに示すエッチング工程におい
て、側壁絶縁層１７はほとんどエッチングされないた
め、図１３に示すように残存される。なお、本実施の形
態では、側壁絶縁層１７は、上述の材質に限られず、層
間絶縁層１５と被エッチング特性の異なる材料よりなっ
ていればよい。
【００９１】この場合、重ね合わせ誤差および寸法誤差
により、側壁絶縁層１１７と層間絶縁層１５の側壁との
間に間隙１２７ａが生じる場合がある。これは誤差によ
り生ずるものであるため、必ずしも存在するとは限らな
い。
【００９２】実施の形態１では、図１１の層間絶縁層１
５と側壁絶縁層１７とのエッチング時において絶縁層１
３は化学的には高選択性を保っている。しかし、絶縁層
１３の開孔端部は物理的（イオンの衝突によるスパッタ
リングなど）にエッチングされてしまい、図１に示す開
孔径φ１が所定値より大きくなってしまう場合も考えら
れる。
【００９３】本実施の形態では、絶縁層１３の開孔端上
部に、層間絶縁層１５に対して高選択性の側壁絶縁層１
１７が形成されている。このため、多少の物理的なエッ
チングが生じても、図１３に示すように径φ１が写真製
版技術により形成可能な寸法以上になることが防止でき
るという利点がある。
【００９４】実施の形態３ 図１４は、本発明の実施の形態３における半導体装置の
構成を概略的に示す断面図である。図１４を参照して、
半導体基板１の素子分離絶縁層２４１によって分離され
た領域には、ＤＲＡＭのメモリセルが形成されている。
このメモリセルは、１トランジスタ１キャパシタ構造で
あり、ＣＯＢ（キャパシタオンビットライン）構造であ
る。
【００９５】このメモリセルを構成するＭＯＳトランジ
スタ１０は、１対のソース／ドレイン領域３、３と、ゲ
ート絶縁層５と、ゲート電極層７とを有している。１対
のソース／ドレイン領域３、３は、半導体基板１の表面
に、互いに所定の距離を隔てて形成されている。ゲート
電極層７は、１対のソース／ドレイン領域３、３に挟ま
れる半導体基板１の表面上にゲート絶縁層５を介在して
形成されている。
【００９６】このＭＯＳトランジスタ１０を覆うよう
に、たとえばＳｉＯ2 よりなる層間絶縁層１１が形成さ
れている。この層間絶縁層１１上には、たとえばＳｉ3
Ｎ4 もしくはＳｉＯＮよりなる絶縁層１３が形成されて
いる。また絶縁層１３上には、層間絶縁層１５と絶縁層
１９とが積層して形成されている。層間絶縁層１５は、
たとえばＳｉＯ2 よりなり、１０００〜２０００Åの膜
厚を有している。また絶縁層１９は、たとえばＳｉＯ2
よりなり、５００〜１０００Åの膜厚を有している。
【００９７】これらの層間絶縁層１１、１５、絶縁層１
３、１９には、ソース／ドレイン領域３の一部表面に達
するビット線用のコンタクトホール２７が形成されてい
る。
【００９８】コンタクトホール２７は、層間絶縁層１１
および絶縁層１３の部分では、写真製版技術により形成
可能な最小加工寸法より小さい第１の開孔径φ４を有し
ており、かつ層間絶縁層１５、側壁絶縁層１７および絶
縁層１９の部分では第１の開孔径よりも大きい第２の開
孔径φ５を有している。この第１の開孔径φ４は、たと
えば０．０５〜０．２０μｍであり、第２の開孔径φ５
は、たとえば０．２５〜０．４０μｍである。
【００９９】このコンタクトホール２７の第２の開孔径
φ５の形状を規定するように層間絶縁層１５の側壁には
側壁絶縁層１７が、たとえばＳｉＯ2 より形成されてい
る。
【０１００】このコンタクトホール２７を通じて、ソー
ス／ドレイン領域３と電気的に接続するように絶縁層１
９上にはビット線２１が形成されている。このビット線
２１は、不純物が導入された多結晶シリコン、タングス
テン等の金属、またはそれらの合金からなっている。ビ
ット線２１の膜厚Ｔ21は、１０００〜２０００Åであ
る。このビット線２１を覆うように層間絶縁層２０１
が、たとえばＳｉＯ2 により形成されている。この層間
絶縁層２０１の膜厚Ｔ201 は、３０００〜４０００Åで
ある。
【０１０１】層間絶縁層１１、１５、２０１および絶縁
層１３、１９には、これらの絶縁層を貫通して、ソース
／ドレイン領域３の一部表面に達するストレージノード
用のコンタクトホール２２７が形成されている。このコ
ンタクトホール２２７は、層間絶縁層１１および絶縁層
１３の部分では写真製版技術により形成可能な最小加工
寸法より小さい第１の開孔径φ６を有しており、層間絶
縁層１５、２０１、側壁絶縁層１７および絶縁層１９の
部分では第１の開孔径φ６より大きい第２の開孔径φ７
を有している。このコンタクトホール２２７の第１の開
孔径φ６は、たとえば０．０５〜０．２０μｍであり、
第２の開孔径φ７は、０．２５〜０．４０μｍである。
【０１０２】なお、層間絶縁層１５のコンタクトホール
２２７の側壁には、第２の開孔径φ７の形状を規定する
ようにたとえばＳｉＯ2 よりなる側壁絶縁層１７が残存
されている。
【０１０３】このコンタクトホール２２７を通じてソー
ス／ドレイン領域３と電気的に接続するように層間絶縁
層２０１上には、キャパシタ２１０が形成されている。
【０１０４】キャパシタ２１０は、ストレージノード
（下部電極層）２０３と、キャパシタ絶縁層２０５と、
セルプレート（上部電極層）２０７とを有している。ス
トレージノード２０３は、コンタクトホール２２７を通
じてソース／ドレイン領域３と電気的に接続するように
層間絶縁層２０１上に形成されている。セルプレート２
０７は、キャパシタ絶縁層２０５を介在してストレージ
ノード２０３を覆うように形成されている。
【０１０５】なお、キャパシタ絶縁層は、たとえばＳｉ
Ｏ2 またはＳｉ3 Ｎ4 またはそれらの多層膜よりなって
おり、その膜厚は１０〜１００Åである。またキャパシ
タ絶縁層２０５は、ＴａＯ5 、ＰＺＴ（Ｐ、Ｚｎ、Ｔｉ
の合金）、ＢＳＴ（Ｂａ、Ｓｒ、Ｔｉの合金）、ＢＳＴ
Ｏ（Ｂａ、Ｓｒ、Ｔｉ、Ｏの合金）よりなり、その膜厚
が１Å以下であってもよい。
【０１０６】キャパシタ２１０を覆うように絶縁層２１
１が形成されている。この絶縁層２１１上には、アルミ
ニウム配線層２１３が形成されている。このアルミニウ
ム配線層２１３を覆うようにたとえばパッシベーション
膜２１５が形成されている。
【０１０７】次に、本実施の形態における半導体装置の
製造方法について説明する。図１５〜図３５は、本発明
の実施の形態３における半導体装置の製造方法を工程順
に示す概略断面図である。まず図１５を参照して、半導
体基板１の素子分離絶縁層２４１によって分離された領
域に、上述した実施の形態１と同様の方法によりＭＯＳ
トランジスタ１０が形成される。このＭＯＳトランジス
タ１０を覆うように、たとえば減圧ＣＶＤ法もしくは常
圧ＣＶＤ法により、ＳｉＯ2 よりなる層間絶縁層１１が
形成される。この層間絶縁層１１には、たとえばＣＭ
Ｐ、エッチバック、リフローなどの平坦化処理が行なわ
れる。
【０１０８】図１６を参照して、平坦化された層間絶縁
層１１の上部表面上に、たとえば減圧ＣＶＤ法もしくは
プラズマＣＶＤ法により、Ｓｉ3 Ｎ4 よりなる絶縁層１
３が、１００〜１０００Åの膜厚で形成される。この絶
縁層１３上に、たとえば減圧ＣＶＤ法もしくは常圧ＣＶ
Ｄ法により、ＳｉＯ2 よりなる層間絶縁層１５が形成さ
れる。
【０１０９】図１７を参照して、層間絶縁層１５上に、
通常の写真製版技術により所望の形状を有するレジスト
パターン２３１ａが形成される。このレジストパターン
２３１ａをマスクとして層間絶縁層１５に異方性エッチ
ングが施される。
【０１１０】図１８を参照して、このエッチングによ
り、層間絶縁層１５に開孔２３が形成される。この後、
レジストパターン２３１ａが除去される。
【０１１１】図１９を参照して、層間絶縁層１５の開孔
２３の側壁に、実施の形態１と同様の方法により、Ｓｉ
Ｏ2 よりなる側壁絶縁層１７が形成される。この側壁絶
縁層１７と層間絶縁層１５とをマスクとして、絶縁層１
３に異方性エッチングが施される。このエッチングは、
たとえばＲＩＥによる異方性ドライエッチングで、ＣＦ
4 、ＣＦ4 −Ｈ2 −Ｎ2 、ＳｉＦ4 などのガス雰囲気中
で行なわれる。このエッチングにより、絶縁層１３に開
孔２５が形成される。
【０１１２】図２０を参照して、この開孔２５を埋込む
ように、たとえば減圧ＣＶＤ法もしくは常圧ＣＶＤ法に
より、ＳｉＯ2 よりなる絶縁層１９ａが２０００〜３０
００Åで形成される。この絶縁層１９ａに、たとえばド
ライもしくはウェットによる全面エッチバックが施され
る。この平坦化処理は、たとえばＣＭＰによって行なわ
れてもよい。
【０１１３】図２１を参照して、この平坦化処理によ
り、上部表面が平坦化された絶縁層１９が形成される。
【０１１４】図２２を参照して、この絶縁層１９上に、
通常の写真製版技術により、ホールパターンが開孔２５
の真上に位置するようにレジストパターン２３１ｂが形
成される。このレジストパターン２３１ｂをマスクとし
て、その下層に異方性エッチングが施される。この異方
性エッチングは、図１０、図１１に示す実施の形態１と
同様の条件により行なわれる。
【０１１５】図２３を参照して、このエッチングによ
り、層間絶縁層１１、１５、絶縁層１３、１９および側
壁絶縁層１７を貫通してソース／ドレイン領域３に達す
るコンタクトホール２７が形成される。このコンタクト
ホール２７は、層間絶縁層１１および絶縁層１３の部分
では写真製版技術により形成可能な最小加工寸法より小
さい第１の開孔径を有し、かつ層間絶縁層１５、側壁絶
縁層１７および絶縁層１９の部分では第１の開孔径より
大きい第２の開孔径を有している。この後、レジストパ
ターン２３１が除去される。
【０１１６】図２４を参照して、コンタクトホール２７
を通じてソース／ドレイン領域３と電気的に接続するよ
うに絶縁層１９上に、リンなどの不純物が導入された多
結晶シリコンよりなる導電層２１ａが形成される。この
導電層２１ａ上の所望の位置に、レジストパターン２３
１ｃが形成される。このレジストパターン２３１ｃをマ
スクとして導電層２１ａに異方性エッチングが施され
る。
【０１１７】図２５を参照して、このエッチングによ
り、コンタクトホール２７を通じてソース／ドレイン領
域３と電気的に接続するビット線２１が形成される。
【０１１８】図２６を参照して、このビット線２１を覆
うようにたとえば減圧ＣＶＤ法もしくは常圧ＣＶＤ法に
よりＳｉＯ2 よりなる層間絶縁層２０１が形成される。
この層間絶縁層２０１は、たとえばリフローやエッチバ
ックやＣＭＰ法によりその上部表面が平坦化される。
【０１１９】図２７を参照して、層間絶縁層２０１上
に、通常の写真製版技術により、開孔２５の真上にホー
ルパターンを有するレジストパターン２３１ｄが形成さ
れる。このレジストパターン２３１ｄをマスクとして、
下層に異方性エッチングが施される。この異方性エッチ
ングは、図１０と図１１とに示す実施の形態１と同様の
条件で行なわれる。
【０１２０】図２８を参照して、このエッチングによ
り、層間絶縁層１１、１５、２０１、絶縁層１３、１９
および側壁絶縁層１７を貫通してソース／ドレイン領域
３に達するコンタクトホール２２７が形成される。コン
タクトホール２２７は、層間絶縁層１１と絶縁層１３と
の部分では写真製版技術により形成可能な最小加工寸法
より小さい第１の開孔径を有しており、層間絶縁層１
５、２０１と側壁絶縁層１７と絶縁層１９との部分では
第１の開孔径より大きい第２の開孔径を有している。こ
の後、レジストパターン２３１ｄが除去される。
【０１２１】図２９を参照して、レジストパターンが除
去されたことにより、層間絶縁層２０１の上部表面が露
出する。
【０１２２】図３０を参照して、コンタクトホール２２
７を通じてソース／ドレイン領域３と電気的に接続する
ように、たとえばリンなどの不純物が導入された多結晶
シリコンよりなる導電層２０３ａが層間絶縁層２０１上
に形成される。この導電層２０３ａは、タングステンな
どの金属またはその合金などからなっていてもよい。こ
の導電層２０３ａ上に、所望の形状を有するレジストパ
ターン２３１ｅが形成される。このレジストパターン２
３１ｅをマスクとして導電層２０３ａに異方性エッチン
グが施される。この後、レジストパターン２３１ｅが除
去される。
【０１２３】図３１を参照して、上記のエッチングによ
り、コンタクトホール２２７を通じてソース／ドレイン
領域３と電気的に接続するように層間絶縁層２０１上に
ストレージノード２０３が形成される。
【０１２４】図３２を参照して、ストレージノード２０
３を覆うようにキャパシタ絶縁層２０５が形成される。
このキャパシタ絶縁層２０５を介在してストレージノー
ド２０３を覆うようにたとえば多結晶シリコンよりなる
セルプレート２０７が形成される。このストレージノー
ド２０３とキャパシタ絶縁層２０５とセルプレート２０
７とによりキャパシタ２１０が構成される。
【０１２５】図３３を参照して、セルプレート２０７を
覆うように絶縁層２１１が形成され、この絶縁層２１１
上にアルミニウム層２１３ａが形成される。
【０１２６】図３４を参照して、アルミニウム層２１３
ａ上にレジストパターン２３１ｆが形成される。このレ
ジストパターン２３１ｆをマスクとしてアルミニウム層
２１３ａに異方性エッチングが施される。この後、レジ
ストパターン２３１ｆが除去される。
【０１２７】図３５を参照して、上記のエッチングによ
り、所望の形状を有するアルミニウム配線層２１３が形
成される。この後、アルミニウム配線層２１３を覆うよ
うにパッシベーション膜２１１が形成されて、図１４に
示す半導体装置が完成する。
【０１２８】本実施の形態においては、図１９に示す工
程で、ビット線用およびストレージノード用の開孔２５
が同時に形成される。このため、図２７および図２８に
示すようにストレージノード用のコンタクトホール２２
７を形成する場合には、この開孔２５の真上にホールパ
ターンを有するレジストパターン２３１ｄを形成し、こ
のレジストパターン２３１ｄをマスクとして下層の絶縁
層にエッチングが施されるだけでよい。
【０１２９】またこの開孔２５は、写真製版技術により
形成可能な最小加工寸法より小さい開孔径を有してい
る。このため、この絶縁層１３をマスクとしたエッチン
グで形成される層間絶縁層１１におけるコンタクトホー
ル２２７の開孔径も写真製版技術により形成可能な最小
加工寸法より小さくできる。
【０１３０】このように、下層の絶縁層と被エッチング
特性の異なる絶縁層に一旦開孔を形成しておくことによ
り、従来例のごとく煩雑な工程を繰り返す必要なく、層
間絶縁層１１において小さな開孔径を有するコンタクト
ホール２２７を形成することが可能となる。
【０１３１】また、ゲート電極層７、７に挟まれる領域
に形成されるコンタクトホールの開孔径を写真製版技術
により形成可能な最小加工寸法以下の開孔径にすること
ができる。このため、このコンタクトホール２７、２２
７からゲート電極層が露出することが防止される。よっ
て、高集積化に対応可能なＤＲＡＭを備えた半導体装置
を得ることができる。
【０１３２】なお、ビット線２１を形成した後、図１８
〜図２４に示す工程を繰り返すことによってストレージ
ノード用のコンタクトホールが形成されてもよい。この
場合の半導体装置の構成はたとえば図３６に示す状態と
なる。
【０１３３】図３６を参照して、ビット線２１を覆うよ
うに、たとえばＳｉＯ2 よりなる層間絶縁層２０１が形
成されている。この層間絶縁層２０１上に、たとえばＳ
ｉ3Ｎ4 よりなる絶縁層２６３が形成されている。この
絶縁層２６３上に、たとえばＳｉＯ2 よりなる層間絶縁
層２６５が形成されている。この層間絶縁層２６５上に
は、たとえばＳｉＯ2 よりなる絶縁層２６９が形成され
ている。
【０１３４】この絶縁層２６９から半導体基板１の表面
に達するコンタクトホール２７７が形成されている。こ
のコンタクトホール２７７は、層間絶縁層１１および絶
縁層１３の部分では、写真製版技術により形成可能な最
小加工寸法より小さい第１の開孔径を有しており、層間
絶縁層１５、２０１、絶縁層１９、２６３および側壁絶
縁層１７の部分では第１の開孔径より大きい第２の開孔
径を有しており、層間絶縁層２６５、絶縁層２６９およ
び側壁絶縁層２７３の部分では第２の開孔径より大きい
第３の開孔径を有している。このコンタクトホール２７
７を通じてソース／ドレイン領域３と電気的に接続する
ようにストレージノード２０３が形成されている。
【０１３５】なお、図１８〜図２４に示す工程において
は、層間絶縁層１１は本実施の形態の層間絶縁層２０１
に、絶縁層１３は本実施の形態の絶縁層２６３に、層間
絶縁層１５は、本実施の形態の層間絶縁層２６５に、側
壁絶縁層１７は、本実施の形態の側壁絶縁層２７３に、
絶縁層１９は、本実施の形態における絶縁層２６９に、
各々対応している。
【０１３６】実施の形態４ 図３７は、本発明の実施の形態４における半導体装置の
構成を概略的に示す断面図である。図３７を参照して、
半導体基板１の素子分離絶縁層２４１によって分離され
た領域には、ＣＯＢ構造のＤＲＡＭのメモリセルが形成
されている。
【０１３７】本実施の形態における半導体装置の構成
は、ビット線２１の上部表面がたとえばＳｉ3 Ｎ4 より
なる絶縁層３０１により覆われており、かつビット線２
１の側壁がＳｉ3 Ｎ4 よりなる側壁絶縁層３０３により
覆われている点で実施の形態３と異なる。
【０１３８】なお絶縁層３０１の膜厚は、５００〜１０
００Åであり、この場合の層間絶縁層２０１の膜厚Ｔ
201 は、３５００〜５０００Åである。
【０１３９】これ以外の構成については、実施の形態３
の構成と同様であるため、同一の部材については同一の
符号を付しその説明を省略する。
【０１４０】以下、本実施の形態における半導体装置の
製造方法について説明する。図３８〜図５０は、本発明
の実施の形態４における半導体装置の製造方法を工程順
に示す概略断面図である。本実施の形態の製造方法は、
まず図１５〜図２３に示す実施の形態３と同様の工程を
経る。この後、レジストパターン２３１が除去される。
そして図３８に示すようにコンタクトホール２７を通じ
てソース／ドレイン領域３と電気的に接続するように多
結晶シリコンよりなる導電層２１ａが層間絶縁層１９上
に形成される。この導電層２１ａ上に、たとえばＳｉ3
Ｎ4 よりなる絶縁層３０１ａが、たとえば５００〜１０
００Åの膜厚で形成される。この絶縁層３０１ａ上に所
望の形状を有するレジストパターン３３１ａが形成され
る。このレジストパターン３３１ａをマスクとして絶縁
層３０１ａと導電層２１ａとが順次エッチングされる。
絶縁層３０１ａのエッチングは、ＲＩＥによる異方性ド
ライエッチングで、ＣＦ4 、ＣＦ4 −Ｈ2 、Ｃ3 Ｆ8 、
ＣＦ4 −Ｈ2 −Ｎ 2 、ＳｉＦ4 などのガス雰囲気中で行
なわれる。また導電層２１ａのエッチングは、ＲＩＥに
よる異方性ドライエッチングであり、ＣＦ4 、ＣＣ12Ｆ
2 、ＣＣ14、ＳＦ6 、ＣＦ4 −Ｈなどのガス雰囲気中で
行なわれる。
【０１４１】図３９を参照して、このエッチングによ
り、ビット線２１は、所望の形状に形成される。また絶
縁層３０１は、ビット線２１の上部表面上にのみ残存さ
れる。この後、レジストパターン３３１ａが除去され
る。
【０１４２】図４０を参照して、レジストパターンを除
去したことにより、絶縁層３０１の上部表面が露出す
る。
【０１４３】図４１を参照して、表面全面に、たとえば
Ｓｉ3 Ｎ4 よりなる絶縁層３０３が形成される。この絶
縁層３０３には、たとえばＲＩＥによる異方性ドライエ
ッチングが、ＣＦ4 、ＣＦ4 −Ｈ2 、Ｃ3 Ｆ8 、ＣＦ4
−Ｈ2 −Ｎ2 、ＳｉＦ4 などのガス雰囲気中で行なわれ
る。これにより、ビット線２１および絶縁層３０１の側
壁を覆うように側壁絶縁層３０３が、Ｓｉ3 Ｎ4 により
形成される。
【０１４４】図４２を参照して、ビット線２１上を覆う
ように、たとえば減圧ＣＶＤ法もしくは常圧ＣＶＤ法に
より、ＳｉＯ2 よりなる層間絶縁層２０１が形成され
る。この層間絶縁層２０１には、リフローやエッチバッ
クやＣＭＰ法により平坦化処理が行なわれる。この平坦
化処理により、上部表面が平坦化された層間絶縁層２０
１が得られる。この層間絶縁層２０１上に、所望の形状
を有するレジストパターン３３１ｂが形成される。
【０１４５】図４３を参照して、このレジストパターン
３３１ｂをマスクとして、下層の絶縁層にエッチングが
施される。このエッチングは、図１０と図１１の工程で
説明した実施の形態１のエッチング条件と同一の条件で
行なわれる。これにより、層間絶縁層２０１から半導体
基板１に達するコンタクトホール３２７が形成される。
このコンタクトホール３２７は、層間絶縁層１１および
絶縁層１３の部分では、写真製版技術により形成可能な
最小加工寸法より小さい第１の開孔径を有しており、か
つ層間絶縁層１５および絶縁層１９の部分ではこの第１
の開孔径より大きい第２の開孔径を有しており、かつ層
間絶縁層２０１の部分では、第２の開孔径より大きい第
３の開孔径を有するように形成される。この後、レジス
トパターン３３１ｂが除去される。
【０１４６】図４４を参照して、レジストパターンが除
去されることにより、層間絶縁層２０１の上部表面が露
出する。
【０１４７】図４５を参照して、コンタクトホール３２
７を通じてソース／ドレイン領域３と電気的に接続する
ように層間絶縁層２０１上に、リンなどの不純物が導入
された多結晶シリコンよりなる導電層２０３ａが形成さ
れる。この導電層２０３ａは、たとえばタングステンな
どの金属またはその合金などからなっていてもよい。こ
の導電層２０３ａ上に、所望の形状を有するレジストパ
ターン３３１ｃが形成される。このレジストパターン３
３１ｃをマスクとして導電層２０３ａがエッチングされ
る。
【０１４８】図４６を参照して、このエッチングによ
り、所望の形状を有するストレージノード２０３が形成
される。
【０１４９】図４７を参照して、ストレージノード２０
３上を覆うようにキャパシタ絶縁層２０５が形成され
る。このキャパシタ絶縁層２０５を介在してストレージ
ノード２０３を覆うように、たとえば不純物が導入され
た多結晶シリコンよりなるセルプレート２０７が形成さ
れる。
【０１５０】図４８を参照して、セルプレート２０７上
に、絶縁層２１１が形成され、この絶縁層２１１上にア
ルミニウム層２１３ａが形成される。
【０１５１】図４９を参照して、アルミニウム層２１３
ａ上に、所望の形状を有するレジストパターン３３１ｄ
が形成される。このレジストパターン３３１ｄをマスク
としてアルミニウム層２１３ａにエッチングが施され
る。この後、レジストパターン３３１ｄが除去される。
【０１５２】図５０を参照して、このエッチングによ
り、所望の形状を有するアルミニウム配線層２１３が形
成される。この後、アルミニウム配線層２１３を覆うよ
うにパッシベーション膜が形成されて図３７に示す半導
体装置が完成する。
【０１５３】本実施の形態においては、図４２と図４３
とに示す工程で、コンタクトホール３２７が形成され
る。このコンタクトホール３２７の側壁から、仮にビッ
ト線２１が露出してしまった場合に、この後に形成され
るストレージノードとビット線２１とがショートするこ
とになる。
【０１５４】このショートを防ぐため、実施の形態３に
おいては、ビット線２１とコンタクトホールとの間にマ
スクの重ね合わせ誤差および寸法誤差の余裕をとってい
る。
【０１５５】これに対して、本実施の形態においては、
ビット線２１を覆うように絶縁層３０１および側壁絶縁
層３０３が形成されている。この絶縁層３０１および側
壁絶縁層３０３は、たとえばＳｉ3 Ｎ4 よりなってお
り、ＳｉＯ2 よりなる他の絶縁層とは異なる被エッチン
グ特性を有している。このため、コンタクトホール３２
７を形成するためのエッチングでは、絶縁層３０１およ
び側壁絶縁層３０３はほとんどエッチングされない。つ
まり、ビット線２１がコンタクトホール３２７側壁から
露出することは防止される。このため、設計上の余裕を
とることなく、ビット線２１とストレージノードとの電
気的ショートを防止することが可能となる。
【０１５６】なお、上記実施の形態１〜４における各部
の寸法は、０．２５μｍルールデバイスレベルを想定し
た場合のものである。このため、この各部の寸法は上述
の寸法に限定されず、各ルールデバイスレベルに対して
任意に設定できるものである。
【０１５７】上述した実施の形態１〜４では、ＭＯＳト
ランジスタ１０のソース／ドレイン領域３は、シングル
・ドレイン構造のものについて示したが、ＬＤＤ（Ligh
tlyDoped Drain ）構造もしくはＤＤＤ（Double Diffus
ed Drain ）構造であってもよい。
【０１５８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
構成を概略的に示す断面図である。
【図２】 本発明の実施の形態１における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図３】 本発明の実施の形態１における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図４】 本発明の実施の形態１における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図５】 本発明の実施の形態１における半導体装置の
製造方法の第４工程を示す概略断面図である。
【図６】 本発明の実施の形態１における半導体装置の
製造方法の第５工程を示す概略断面図である。
【図７】 本発明の実施の形態１における半導体装置の
製造方法の第６工程を示す概略断面図である。
【図８】 本発明の実施の形態１における半導体装置の
製造方法の第７工程を示す概略断面図である。
【図９】 本発明の実施の形態１における半導体装置の
製造方法の第８工程を示す概略断面図である。
【図１０】 本発明の実施の形態１における半導体装置
の製造方法の第９工程を示す概略断面図である。
【図１１】 本発明の実施の形態１における半導体装置
の製造方法の第１０工程を示す概略断面図である。
【図１２】 本発明の実施の形態１における半導体装置
の製造方法の第１１工程を示す概略断面図である。
【図１３】 本発明の実施の形態２における半導体装置
の構成を概略的に示す断面図である。
【図１４】 本発明の実施の形態３における半導体装置
の構成を概略的に示す断面図である。
【図１５】 本発明の実施の形態３における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図１６】 本発明の実施の形態３における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図１７】 本発明の実施の形態３における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図１８】 本発明の実施の形態３における半導体装置
の製造方法の第４工程を示す概略断面図である。
【図１９】 本発明の実施の形態３における半導体装置
の製造方法の第５工程を示す概略断面図である。
【図２０】 本発明の実施の形態３における半導体装置
の製造方法の第６工程を示す概略断面図である。
【図２１】 本発明の実施の形態３における半導体装置
の製造方法の第７工程を示す概略断面図である。
【図２２】 本発明の実施の形態３における半導体装置
の製造方法の第８工程を示す概略断面図である。
【図２３】 本発明の実施の形態３における半導体装置
の製造方法の第９工程を示す概略断面図である。
【図２４】 本発明の実施の形態３における半導体装置
の製造方法の第１０工程を示す概略断面図である。
【図２５】 本発明の実施の形態３における半導体装置
の製造方法の第１１工程を示す概略断面図である。
【図２６】 本発明の実施の形態３における半導体装置
の製造方法の第１２工程を示す概略断面図である。
【図２７】 本発明の実施の形態３における半導体装置
の製造方法の第１３工程を示す概略断面図である。
【図２８】 本発明の実施の形態３における半導体装置
の製造方法の第１４工程を示す概略断面図である。
【図２９】 本発明の実施の形態３における半導体装置
の製造方法の第１５工程を示す概略断面図である。
【図３０】 本発明の実施の形態３における半導体装置
の製造方法の第１６工程を示す概略断面図である。
【図３１】 本発明の実施の形態３における半導体装置
の製造方法の第１７工程を示す概略断面図である。
【図３２】 本発明の実施の形態３における半導体装置
の製造方法の第１８工程を示す概略断面図である。
【図３３】 本発明の実施の形態３における半導体装置
の製造方法の第１９工程を示す概略断面図である。
【図３４】 本発明の実施の形態３における半導体装置
の製造方法の第２０工程を示す概略断面図である。
【図３５】 本発明の実施の形態３における半導体装置
の製造方法の第２１工程を示す概略断面図である。
【図３６】 本発明の実施の形態３の変形例における半
導体装置の構成を概略的に示す断面図である。
【図３７】 本発明の実施の形態４における半導体装置
の構成を概略的に示す断面図である。
【図３８】 本発明の実施の形態４における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図３９】 本発明の実施の形態４における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図４０】 本発明の実施の形態４における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図４１】 本発明の実施の形態４における半導体装置
の製造方法の第４工程を示す概略断面図である。
【図４２】 本発明の実施の形態４における半導体装置
の製造方法の第５工程を示す概略断面図である。
【図４３】 本発明の実施の形態４における半導体装置
の製造方法の第６工程を示す概略断面図である。
【図４４】 本発明の実施の形態４における半導体装置
の製造方法の第７工程を示す概略断面図である。
【図４５】 本発明の実施の形態４における半導体装置
の製造方法の第８工程を示す概略断面図である。
【図４６】 本発明の実施の形態４における半導体装置
の製造方法の第９工程を示す概略断面図である。
【図４７】 本発明の実施の形態４における半導体装置
の製造方法の第１０工程を示す概略断面図である。
【図４８】 本発明の実施の形態４における半導体装置
の製造方法の第１１工程を示す概略断面図である。
【図４９】 本発明の実施の形態４における半導体装置
の製造方法の第１２工程を示す概略断面図である。
【図５０】 本発明の実施の形態４における半導体装置
の製造方法の第１３工程を示す概略断面図である。
【図５１】 第１の従来例における半導体装置の構成を
概略的に示す断面図である。
【図５２】 第１の従来例における半導体装置の製造方
法の第１工程を示す概略断面図である。
【図５３】 第１の従来例における半導体装置の製造方
法の第２工程を示す概略断面図である。
【図５４】 第１の従来例における半導体装置の製造方
法の第３工程を示す概略断面図である。
【図５５】 第１の従来例における半導体装置の製造方
法の第４工程を示す概略断面図である。
【図５６】 第１の従来例における半導体装置の製造方
法の第５工程を示す概略断面図である。
【図５７】 ゲート電極層と導電層とがショートするこ
とを説明するための第１工程図である。
【図５８】 ゲート電極層と導電層とがショートするこ
とを説明するための第２工程図である。
【図５９】 ゲート電極層と導電層とがショートするこ
とを説明するための第３工程図である。
【図６０】 導電層間のショートを防止する製造方法の
第１工程図である。
【図６１】 導電層間のショートを防止する製造方法の
第２工程図である。
【図６２】 導電層間のショートを防止する製造方法に
おいてゲート電極層が露出した様子を示す概略断面図で
ある。
【図６３】 第２の従来例における半導体装置の製造方
法の第１工程を示す概略断面図である。
【図６４】 第２の従来例における半導体装置の製造方
法の第２工程を示す概略断面図である。
【図６５】 第２の従来例における半導体装置の製造方
法の第３工程を示す概略断面図である。
【図６６】 第２の従来例における半導体装置の製造方
法の第４工程を示す概略断面図である。
【図６７】 第２の従来例における半導体装置の製造方
法の第５工程を示す概略断面図である。
【図６８】 第２の従来例における半導体装置の製造方
法の第６工程を示す概略断面図である。
【図６９】 第２の従来例における半導体装置の製造方
法の第７工程を示す概略断面図である。
【図７０】 ビット線上にストレージノードを形成する
場合の第１工程図である。
【図７１】 ビット線上にストレージノードを形成する
場合の第２工程図である。
【図７２】 ビット線上にストレージノードを形成する
場合の第３工程図である。
【図７３】 ビット線上にストレージノードを形成する
場合の第４工程図である。
【図７４】 ビット線上にストレージノードを形成する
場合の第５工程図である。
【符号の説明】
１ 半導体基板、３ ソース／ドレイン領域、１１、１
５、２０１ 層間絶縁層、１３、１９、３０１ 絶縁
層、１７、３０３ 側壁絶縁層、２７、２２７、３２７
コンタクトホール、２１ 導電層、２３、２５ 開
孔、２０３ ストレージノード、１０ ＭＯＳトランジ
スタ、２０、２１０、キャパシタ。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に導電領域を形成す
    る工程と、 前記半導体基板の主表面上に第１の絶縁層を形成する工
    程と、 前記第１の絶縁層上に前記第１の絶縁層と被エッチング
    特性の異なる第２の絶縁層を形成する工程と、 前記導電領域の上方に第１の開孔を有し、かつ前記第１
    の絶縁層と略同一の被エッチング特性を有する第３の絶
    縁層を前記第２の絶縁層上に形成する工程と、 前記第３の絶縁層の第１の開孔側壁に側壁絶縁層を形成
    する工程と、 前記側壁絶縁層と前記第３の絶縁層とをマスクとして前
    記第２の絶縁層を前記第１の絶縁層が露出するまでエッ
    チング除去して、前記第２の絶縁層に第２の開孔を形成
    する工程と、 前記第２の開孔を埋込むように前記第３の絶縁層および
    前記側壁絶縁層上に第４の絶縁層を形成する工程と、 前記第２の開孔の上方に前記第２の開孔の開孔径より大
    きい開孔径のホールパターンを有するレジストを形成す
    る工程と、 前記第１、第３および第４の絶縁層がエッチングされや
    すく、かつ前記第２の絶縁層はエッチングされにくい条
    件で、前記第１、第２、第３および第４の絶縁層と前記
    側壁絶縁層とに前記レジストをマスクとしてエッチング
    を行なうことにより、前記第１、第２、第３および第４
    の絶縁層を貫通して前記導電領域に達し、かつ前記第１
    および第２の絶縁層部では前記第２の開孔の開孔径と略
    同一の径を有し、前記第４の絶縁層部では前記ホールパ
    ターンの開孔径と略同一の開孔径を有する孔を形成する
    工程と、 前記孔を通じて前記導電領域と電気的に接続され、かつ
    前記第４の絶縁層上に延在する導電層を形成する工程と
    を備えた、半導体装置の製造方法。
  2. 【請求項２】 前記第４の絶縁層は平坦化された上部表
    面を有するように形成される、請求項１に記載の半導体
    装置の製造方法。
  3. 【請求項３】 前記側壁絶縁層は、前記第１の絶縁層と
    異なる被エッチング特性を有している、請求項１に記載
    の半導体装置の製造方法。
  4. 【請求項４】 半導体基板の主表面に、互いに所定の距
    離を隔てるように第１および第２の導電領域を形成する
    工程と、 前記半導体基板の主表面上に第１の絶縁層を形成する工
    程と、 前記第１の絶縁層上に前記第１の絶縁層と異なる被エッ
    チング特性を有する第２の絶縁層を形成する工程と、 前記第２の絶縁層上に、前記第１の絶縁層と略同一の被
    エッチング特性を有し、かつ第１および第２の導電領域
    上方に第１および第２の開孔を有する第３の絶縁層を形
    成する工程と、 前記第１および第２の開孔側壁に各々第１および第２の
    側壁絶縁層を形成する工程と、 前記第１および第２の側壁絶縁層と前記第３の絶縁層と
    をマスクとして前記第２の絶縁層を前記第１の絶縁層の
    表面が露出するまでエッチング除去して、前記第２の絶
    縁層に第３および第４の開孔を形成する工程と、 前記第３および第４の開孔を埋込むように前記第３の絶
    縁層および第１および第２の側壁絶縁層上に第４の絶縁
    層を形成する工程と、 前記第３の開孔の上方に前記第３の開孔径より大きい開
    孔径を有するホールパターンを有する第１のレジストを
    前記第４の絶縁層上に形成する工程と、 前記第１、第３および第４の絶縁層がエッチングされや
    すく、かつ前記第２の絶縁層はエッチングされにくい条
    件で前記第１、第２、第３および第４の絶縁層と第１の
    側壁絶縁層とに前記第１のレジストをマスクとしてエッ
    チングを行なうことにより、前記第１、第２、第３およ
    び第４の側壁絶縁層を貫通して前記第１の導電領域に達
    し、かつ前記第１および第２の絶縁層部では前記第３の
    開孔の開孔径と略同一の径を有し、前記第４の絶縁層部
    では前記第１のレジストのホールパターンの開孔径と略
    同一の開孔径を有する第１の孔を径する工程と、 前記第１の孔を通じて前記第１の導電領域と電気的に接
    続され、かつ前記第４の絶縁層上に延在する第１の導電
    層を形成する工程と、 前記第１の導電層を覆うように前記第４の絶縁層上に、
    前記第１の絶縁層と略同一の被エッチング特性を有する
    第５の絶縁層を形成する工程と、 前記第４の開孔の上方に前記第４の開孔の開孔径より大
    きい開孔径を有するホールパターンを有する第２のレジ
    ストを前記第５の絶縁層上に形成する工程と、 前記第１、第３、第４および第５の絶縁層はエッチング
    されやすく、かつ前記第２の絶縁層はエッチングされに
    くい条件で前記第１、第２、第３、第４および第５の絶
    縁層と第２の側壁絶縁層とに前記第２のレジストをマス
    クとしてエッチングを行なうことにより、前記第１、第
    ２、第３、第４および第５の絶縁層を貫通して前記第２
    の導電領域に達し、かつ前記第１および第２の絶縁層部
    では前記第４の開孔の開孔径と略同一の径を有し、前記
    第４および第５の絶縁層部では前記第２のレジストのホ
    ールパターンの開孔径と略同一の開孔径を有する第２の
    孔を形成する工程と、 前記第２の孔を通じて前記導電領域と電気的に接続さ
    れ、かつ前記第４の絶縁層上を延在する第２の導電層を
    形成する工程とを備えた、半導体装置の製造方法。
  5. 【請求項５】 前記第１の導電層上に、前記第１の絶縁
    層と異なる被エッチング特性を有する第６の絶縁層を形
    成する工程と、 前記第１の導電層の側壁を覆うように前記第１の絶縁層
    とは異なる被エッチング特性を有する第３の側壁絶縁層
    を形成する工程とをさらに備え 前記第５の絶縁層は、前記第６の絶縁層および前記側壁
    絶縁層上に形成される、請求項４に記載の半導体装置の
    製造方法。
  6. 【請求項６】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された導電領域と、 前記半導体基板の主表面上に形成された第１の絶縁層
    と、 前記第１の絶縁層と異なる被エッチング特性を有し、前
    記第１の絶縁層上に形成された第２の絶縁層と、 前記第１の絶縁層と略同一の被エッチング特性を有し、
    前記第２の絶縁層上に形成された第３の絶縁層と、 前記第１の絶縁層と略同一の被エッチング特性を有し、
    前記第３の絶縁層上に形成された第４の絶縁層とを備
    え、 前記第１、第２、第３および第４の絶縁層には、これら
    の絶縁層を貫通して、前記半導体基板の主表面に形成さ
    れた前記導電領域に達する孔が形成されており、 前記孔は、前記第１および第２の絶縁層に形成された部
    分では、従来の写真製版技術により形成可能な最小加工
    寸法より小さい第１の開孔径を有しており、前記第４の
    絶縁層に形成された部分では前記第１の開孔径よりも大
    きい第２の開孔径を有しており、さらに、 前記孔を通じて前記導電領域と電気的に接続され、かつ
    前記第４の絶縁層上に延在する導電層とを備えた、半導
    体装置。
  7. 【請求項７】 前記第４の絶縁層は、平坦化された表面
    を有している、請求項６に記載の半導体装置。
  8. 【請求項８】 前記孔の前記第２の開孔径を規定するよ
    うに前記第３の絶縁層の側壁に形成された側壁絶縁層を
    さらに備える、請求項６に記載の半導体装置。
  9. 【請求項９】 前記側壁絶縁層は、前記第１の絶縁層と
    異なる被エッチング特性を有している、請求項８に記載
    の半導体装置。
  10. 【請求項１０】 前記導電層の上部表面を覆うように形
    成された第５の絶縁層と、前記導電層の側壁に形成され
    た第２の側壁絶縁層とをさらに備え、 前記第５の絶縁層と前記側壁絶縁層とは、第１の絶縁層
    と異なる被エッチング特性を有している、請求項６に記
    載の半導体装置。
  11. 【請求項１１】 前記半導体基板にはＤＲＡＭのメモリ
    セルが形成されており、 前記導電領域はＭＯＳトランジスタのソース／ドレイン
    領域であり、 前記導電層はビット線およびキャパシタのストレージノ
    ードのいずれかである、請求項６に記載の半導体装置。
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