JPH05235297A - 半導体メモリ素子の製造方法 - Google Patents

半導体メモリ素子の製造方法

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JPH05235297A
JPH05235297A JP4267935A JP26793592A JPH05235297A JP H05235297 A JPH05235297 A JP H05235297A JP 4267935 A JP4267935 A JP 4267935A JP 26793592 A JP26793592 A JP 26793592A JP H05235297 A JPH05235297 A JP H05235297A
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract

(57)【要約】 （修正有） 【目的】 ストリッジノードの面積を増加させ、また酸
化膜の平坦化工程のみを用いて製造する。 【構成】 半導体基板上にトランジスタ、ビットライン
を形成させた後、キャパシタコンタクト３２を露出さ
せ、基板全面にストリッジノード用第１ドーピングされ
たポリシリコン膜を蒸着してトランジスタとキャパシタ
コンタクト３２を介して接触させ、その膜上に平坦化用
酸化膜を形成し、エッチングしてポリシリコン膜を露出
させ、エッチングして基板全面に窒化膜を形成し、その
上に第２平坦化用酸化膜を形成した後、エッチングバッ
クして平坦化し、露出された窒化膜をエッチングし、基
板全面にわたってストリッジノード用第２ドーピングさ
れたポリシリコン膜を蒸着した後、その膜上に第３平坦
化用酸化膜を形成し、前記第２ドーピングされたポリシ
リコン膜が露出されるようにエッチングバックして平坦
化する。さらに第２ドーピングされたポリシリコン膜を
エッチングして前記第１ないし第３平坦化用酸化膜を除
去してストリッジノードを形成した上で全面にキャパシ
タ誘電体膜３９を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ素子の製
造方法に関し、特に、製造工程を単純化し、キャパシタ
の面積を増加させることができるＤＲＡＭセルの製造方
法に関する。
【０００２】
【従来の技術】半導体素子の製造技術の発達に応じて半
導体メモリ素子は、大容量のＤＲＡＭセルが継続して開
発されている。ＤＲＡＭセルは、初期には平面構造であ
るが、できるだけ面積効率の極大化のために徐々にスタ
ック（ｓｔａｃｋ）構造、または溝（ｔｒｅｎｃｈ）型
の３次元貯蔵キャパシタへと変換された。近年、製造工
程の容易性により高集積ＤＲＡＭセルのスタック構造が
用いられた。
【０００３】従来、スタック型ＤＲＡＭセルは、トラン
ジスタとキャパシタを形成した後ビットラインを形成し
たので、トランジスタのドレーン領域とビットラインと
を接触させるために面積を必要とするのでキャパシタ領
域を増加するのは限界があった。また、ビットラインコ
ンタクトのためには、ストリッジノードの高さを高める
ことは限界があったので、トランジスタのストリッジノ
ードの面積を増加することができないという問題点があ
った。
【０００４】前述の問題点を解消するために、ストリッ
ジノードの面積を増加することができるスタック型のＤ
ＲＡＭセルが提案されたが、このようなＤＲＡＭセルは
トランジスタを形成し、先にビットラインを作製した
後、キャパシタを形成することによりビットラインコン
タクトの部位までストリッジノードを形成したものであ
る。
【０００５】図１〜図５は従来のキャパシタがクラウン
型の構造を有する半導体メモリ素子の製造工程断面図を
示したものである。図１は半導体メモリ素子のトランジ
スタを形成する工程を示したものである。まず、半導体
基板１上にフィールド酸化膜２を形成してアクティブ領
域を規定する。ゲート酸化膜３を形成した後ポリシリコ
ン膜を半導体基板１の全面にわたって蒸着し、ホトレジ
ストをその上に塗布してフォトエッチングし、ゲート領
域を限定し、前記ホトレジストパターンを用いてポリシ
リコン膜をエッチングすることによりゲート４を形成す
る。その後不純物をイオン注入してソース／ドレーン領
域５を形成し、基板の全表面にわたって酸化膜６を蒸着
することによりトランジスタを形成する。
【０００６】図２はビットラインを形成する工程を示し
たものである。ビットラインコンタクトの形成のため
に、ビットラインが形成される部分の前記酸化膜６を除
去し、基板の全表面にわたってビットライン用ドーピン
グされたポリシリコン膜７を蒸着し、エッチングバック
工程を施して平坦化させる。平坦化されたポリシリコン
膜７上にタングスタンシリサイド（ＷＳｉ2）８ と酸化
膜９を順次蒸着し、前記ポリシリコン膜７、タングスタ
ンシリサイド８および酸化膜９をパターニングしてビッ
トラインを形成する。ビットラインを形成した後酸化膜
を基板全面にさらに形成した後異方性乾式エッチングに
よりビットラインの側面に側壁スペーサ１０を形成す
る。このスペーサ１０は、ビットライン、および以後工
程で形成されるキャパシタのストリッジノードおよびプ
レートノード間の絶縁用酸化膜である。図２に示したビ
ットライン形成工程を施すと、半導体基板１上にキャパ
シタコンタクト１１が自己整合的に露出される。
【０００７】図３は、プラグ形成工程および平坦化工程
を示したものである。ポリシリコン膜を選択的に成長さ
せ、キャパシタコンタクト１１部位のみプラグ１２を形
成し、基板全面に窒化膜１３を塗布した後エッチングバ
ックして平坦化させ、その上に酸化膜１４を形成する。
【０００８】図４および図５はキャパシタの形成工程を
示したものである。図４に示すように、前記酸化膜１４
と窒化膜１３を高エッチング選択で異方性エッチングし
てビットラインおよびフィールド酸化膜の上側にのみ酸
化膜１４および窒化膜１３を残す。その後基板全面にわ
たってストリッジノード用ドーピングされたポリシリコ
ン膜１５を蒸着する。
【０００９】図５に示すように、ポリシリコン膜１５を
蒸着した後酸化膜（図示されず）を形成し、これをエッ
チングバックして平坦化させることにより酸化膜１４の
上部のポリシリコン膜１５を露出させ、平坦化された酸
化膜をマスクとして酸化膜１４上のポリシリコン膜１５
のみをエッチングバックして除去すると、ストリッジノ
ードが形成され、これにより酸化膜１４が露出される。
酸化膜１４上のポリシリコン膜１５のみをエッチングし
てストリッジノードを形成するので、これらの隣接する
セル間のストリッジノードは互いに分離される。このス
トリッジノードはビットラインの上部に形成され、トラ
ンジスタのソース／ドレーン領域５とはプラグ１２を介
して相互連結される。
【００１０】ストリッジノードを形成した後、露出され
た酸化膜１４を湿式エッチングにより除去し、基板全面
にタンタル酸化膜（Ｔａ2Ｏ5）１６を形成してキャパシ
タの誘電体膜を形成する。誘電体であるタンタル酸化膜
１６上に、タングスタンを蒸着させてプレートノード１
７を形成することによりＤＲＡＭセルを製造する。従来
の半導体メモリ素子は、図５に示すように、単一側壁の
構造のストリッジノード１５を有する。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体メモリ素子の製造方法は、キャパシタの
ストリッジノードの高さを高めるために窒化膜および酸
化膜を形成し、これらを高エッチング選択比で異方性乾
式エッチングしてパターンを形成する工程と、前記窒化
膜を平坦化するためにキャパシタコンタクトに選択的に
ポリシリコンプラグを形成する工程などが必要とするの
で、製造工程が複雑化する問題点があった。
【００１２】本発明は、ストリッジノードの面積を増加
させてキャパシタの面積を増加させることができる半導
体メモリ素子の製造方法を提供するにその目的がある。
本発明の他の目的は、酸化膜の平坦化工程のみを用いて
工程の単純化が可能な半導体メモリ素子の製造方法を提
供するにその目的がある。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、半導体基板上にフィールド酸化
膜を形成してアクティブ領域を限定する工程と；ゲート
窒化膜、ゲート、ソース／ドレーン領域およびゲート絶
縁用絶縁膜を備えたトランジスタを半導体基板のアクテ
ィブ領域内に形成する工程と；前記ゲート絶縁用絶縁膜
をエッチングしてビットラインコンタクトを形成する工
程と；ポリシリコン膜、金属シリサイドおよび酸化膜を
形成した後パターニングしてビットラインコンタクトに
ビットラインを形成する工程と；基板全面に酸化膜を形
成した後、異方性乾式エッチングしてビットラインの側
壁スペーサを形成し、キャパシタコンタクトを露出する
工程と；基板全面にストリッジノード用の第１ドーピン
グされたポリシリコン膜を蒸着して前記トランジスタに
キャパシタコンタクトを介して接触させる工程と；前記
第１ドーピングされたポリシリコン膜上に第１平坦化用
酸化膜を形成し、エッチングバックして平坦化する工程
と；前記第１平坦化用酸化膜をエッチングしてビットラ
インおよびフィールド酸化膜上の前記第１ドーピングさ
れたポリシリコン膜を露出させる工程と；前記露出され
た第１ドーピングされたポリシリコン膜をエッチングす
る工程と；基板全面に窒化膜を形成する工程と；前記窒
化膜上に第２平坦化用酸化膜を形成した後、前記窒化膜
が露出されるようにエッチングバックして平坦化する工
程と；前記露出された窒化膜をエッチングする工程と；
基板全面にわたってストリッジノード用の第２ドーピン
グされたポリシリコン膜を蒸着する工程と；前記第２ド
ーピングされたポリシリコン膜上に第３平坦化用酸化膜
を形成し、前記第２ドーピングされたポリシリコン膜が
露出されるようにエッチングバックして平坦化する工程
と；前記露出された第２ドーピングされたポリシリコン
膜をエッチングする工程と；前記第１ないし第３平坦化
用酸化膜を除去してストリッジノードを形成する工程
と；基板全面にキャパシタ誘電体膜を形成する工程と；
前記誘電体膜上にプレートノードを形成する工程と；を
含むことを特徴とする半導体メモリ素子の製造方法を提
供する。
【００１４】また、本発明によれば、半導体基板上にフ
ィールド酸化膜を形成してアクティブ領域を限定する工
程と；ゲート窒化膜、ゲート、ソース／ドレーン領域お
よびゲート絶縁用絶縁膜を備えたトランジスタを半導体
基板のアクティブ領域内に形成する工程と；前記ゲート
絶縁用絶縁膜をエッチングしてビットラインコンタクト
を形成する工程と；ポリシリコン膜、金属シリサイドお
よび酸化膜を形成した後パターニングしてビットライン
コンタクトにビットラインを形成する工程と；基板全面
にストリッジノード用の第１ドーピングされたポリシリ
コン膜を蒸着して前記トランジスタにキャパシタコンタ
クトを介して接触させる工程と；前記第１ドーピングさ
れたポリシリコン膜上に第１平坦化用酸化膜を形成し、
エッチングバックして平坦化する工程と；前記第１平坦
化用酸化膜をエッチングしてビットラインおよびフィー
ルド酸化膜上の第１ドーピングされたポリシリコン膜を
露出させる工程と；前記露出された第１ドーピングされ
たポリシリコン膜を前記第１平坦化用酸化膜をマスクと
してエッチングする工程と；基板全面に窒化膜を形成す
る工程と；前記窒化膜上に第２平坦化用酸化膜を形成し
た後、前記窒化膜が露出されるようにエッチングバック
して平坦化する工程と；前記露出された窒化膜をエッチ
ングする工程と；基板全面にわたってストリッジノード
用第２ドーピングされたポリシリコン膜を蒸着する工程
と；前記第２ドーピングされたポリシリコン膜をエッチ
ングする工程と；第１、第２平坦化用酸化膜をエッチン
グしてストリッジノードを形成する工程と；基板全面に
キャパシタ誘電体膜を形成する工程と；前記誘電体膜上
にプレートノードを形成する工程と；を含むことを特徴
とする半導体メモリ素子の製造方法を提供する。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図６ないし図１６は本発明の第１実施例に
よる二重側壁構造のストリッジノードを有する半導体メ
モリ素子の製造工程断面図を示したものである。図６は
半導体メモリ素子のトランジスタを形成する工程を示し
たものである。半導体基板２１内にフィールド酸化膜２
２を形成し、ゲート酸化膜２３およびポリシリコン膜２
４を形成した後、ポリシリコン膜２４をパターニングし
てゲートを形成し、不純物を注入してソース／ドレーン
領域２５を形成し、ゲート絶縁用絶縁膜２６を基板全面
にわたって形成してトランジスタを形成する。
【００１６】図７はビットラインを形成する工程を示し
たものである。ビットラインが形成される部分のゲート
絶縁用絶縁膜２６を除去して半導体基板２１を露出させ
ることによりビットラインコンタクト２７を形成する。
ビットライン用ポリシリコン膜２８を基板全面にわたっ
て蒸着し、エッチングバックして平坦化し、その上に高
融点の金属シリサイド２９および酸化膜３０を連続形成
した後、酸化膜３０、金属シリサイド２９およびポリシ
リコン膜２８をパターニングしてビットラインコンタク
ト２７の部位にビットラインを形成する。ビットライン
を形成した後基板全面にわたって酸化膜を形成し、異方
性乾式エッチングしてビットラインの側面に側壁スペー
サ３１を形成する。図７に示すように、ビットライン形
成工程を施すと、キャパシタコンタクト３２が自己整合
的に形成される。
【００１７】図８ないし１５は、キャパシタのストリッ
ジノードを形成する工程を示したものである。図８を参
照すれば、キャパシタコンタクト３２が形成された半導
体基板２１の全表面にわたってストリッジノード用に第
１ドーピングを施されたポリシリコン膜３３を蒸着す
る。このポリシリコン膜は前記キャパシタコンタクト３
２を介して前記トランジスタと連結させる。その上に第
１平坦化用酸化膜３４を形成し、エッチングバックして
平坦化する。ビットラインおよびフィールド酸化膜２２
上の第１平坦化用酸化膜３４を除去し、第１ドーピング
されたポリシリコン膜３３を露出させ、前記パターニン
グされた第１平坦化用酸化膜３４をマスクとして露出さ
れた第１ドーピングされたポリシリコン膜３３を除去す
る。
【００１８】図９を参照すれば、基板全面にわたって窒
化膜３５を形成する。この窒化膜３５は、前記ストリッ
ジノード用第１ドーピングされたポリシリコン膜３３の
厚さより２倍以上の厚さで形成する。図１０を参照すれ
ば、第２平坦化用酸化膜３６を形成した後、エッチング
バックして平坦化して、前記窒化膜３５の表面を露出さ
せる。第１平坦化用酸化膜３４としてＳＯＧ（Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ）膜またはＳＯＧ膜とＣＶＤ酸化膜
との積層膜を使用し、第２平坦化用酸化膜３６としてＳ
ＯＧ膜を使用する。図１１を参照すれば、第１平坦化用
酸化膜３４と第２平坦化用酸化膜３６とをマスクとして
露出された窒化膜３５を異方性乾式エッチングにより除
去する。図１２を参照すれば、基板全面にわたってスト
リッジノード用に第２ドーピングされたポリシリコン膜
３７を蒸着し、その上に第３平坦化用酸化膜３８を形成
する。図１３を参照すれば、前記第３平坦化用酸化膜３
８をエッチングバックして第２ドーピングされたポリシ
リコン膜３７が露出されるまで平坦化する。図１４を参
照すれば、前記第１ないし第３平坦化用酸化膜３４，３
６，３８をマスクとして第２ドーピングされたポリシリ
コン膜３７を異方性乾式エッチング法により選択的に除
去する。図１５を参照すれば、前記第１ないし第３平坦
化用酸化膜３４，３６，３８を湿式エッチングにより除
去して二重側壁の構造を有するストリッジノードを形成
する。図１６を参照すれば、基板全面にわたってキャパ
シタ誘電体膜３９を形成し、誘電体膜３９上にプレート
ノード４０を形成してキャパシタを製造する。本発明の
第１実施例により半導体メモリ素子は、キャパシタスト
リッジノードが二重側壁構造を有するので、ストリッジ
ノードの面積を増加させる。
【００１９】図１７ないし図２５は本発明の第２実施例
による半導体メモリ素子の製造工程断面図を示したもの
である。図１７はトランジスタおよびビットラインを形
成する工程を示したものである。この工程は、図６，７
に示した第１実施例の半導体メモリ素子の製造工程と同
一である。図１７に示すように、フィールド酸化膜４２
が形成された半導体基板４１上にゲート酸化膜４３、ゲ
ート４４、ソース／ドレーン領域４５およびゲート絶縁
用絶縁膜４６からなるトランジスタを製造する。ビット
ラインコンタクト４７の部位にビットライン用ポリシリ
コン膜４８、高融点金属シリサイド４９および酸化膜５
０を形成し、ビットラインの側面に側壁スペーサ５１を
形成する。この時、ビットラインの形成工程を施すと、
自己整合的にキャパシタコンタクト５２が開放される。
【００２０】図１８ないし２４は、キャパシタのストリ
ッジノードの形成工程を示したものである。図１８を参
照すれば、ストリッジノード用の第１ドーピングされた
ポリシリコン膜５３を基板全面にわたって蒸着し、第１
平坦化用酸化膜５４を第１ドーピングされたポリシリコ
ン膜５３上に形成した後、エッチングバックし平坦化す
る。ビットラインおよびフィールド酸化膜４２上の前記
第１平坦化用酸化膜５４をエッチングして前記第１ドー
ピングされたポリシリコン膜５３を露出させ、前記第１
平坦化用酸化膜５４をマスクとして露出されたポリシリ
コン膜５３をエッチングして除去する。図１９を参照す
れば、基板全面にわたって窒化膜５５を形成する。この
窒化膜５５は前記第１ドーピングされたポリシリコン膜
５３の厚さより２倍以下の厚さで形成する。図２０を参
照すれば、第２平坦化用酸化膜５６を形成した後、前記
窒化膜５５の表面が露出されるようにエッチングバック
して平坦化する。図２１に示すように、第２平坦化用酸
化膜５６をマスクとして露出された窒化膜５５を異方性
乾式エッチングにより除去する。図２２に示すように、
基板全面にわたってストリッジノード用第２ドーピング
されたポリシリコン膜５７を蒸着し、図２３に示すよう
に、前記第１、第２平坦化用酸化膜５４、５６をマスク
として前記ドーピングされたポリシリコン膜５７をエッ
チングバック選択的に除去する。図２４を参照すれば、
前記第１、第２平坦化用酸化膜５４、５６を湿式エッチ
ングにより除去して単一の側壁構造を有するストリッジ
ノードを形成する。図２５を参照すれば、基板全面にわ
たってキャパシタ誘電体膜５８を形成した後、その上に
プレートノード５９を形成してキャパシタを形成する。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
次のような効果が得られる。 １．キャパシタのストリッジノードの高さを高めるため
に、従来には、酸化膜および窒化膜を平坦化させ、高エ
ッチング選択比でエッチングしてパターンを形成した
が、本発明では酸化膜のみを平坦化させてパターンを形
成したので、半導体メモリ素子を容易に製造することが
できる。 ２．従来には前記窒化膜を平坦化させるためには、キャ
パシタコンタクトにポリシリコンのプラグを形成した
が、本発明では酸化膜のみを平坦化させるので製造工程
が単純化になる利点がある。 ３．ストリッジノードを自己整合的なパターニング工程
を用いて二重側壁構造として形成したので、ストリッジ
ノードの面積増加の利点がある。
【図面の簡単な説明】
【図１】従来の半導体メモリ素子の製造工程断面図であ
る。
【図２】従来の半導体メモリ素子の製造工程断面図であ
る。
【図３】従来の半導体メモリ素子の製造工程断面図であ
る。
【図４】従来の半導体メモリ素子の製造工程断面図であ
る。
【図５】従来の半導体メモリ素子の製造工程断面図であ
る。
【図６】本発明の第１実施例による半導体メモリ素子の
製造工程断面図である。
【図７】本発明の第１実施例による半導体メモリ素子の
製造工程断面図である。
【図８】本発明の第１実施例による半導体メモリ素子の
製造工程断面図である。
【図９】本発明の第１実施例による半導体メモリ素子の
製造工程断面図である。
【図１０】本発明の第１実施例による半導体メモリ素子
の製造工程断面図である。
【図１１】本発明の第１実施例による半導体メモリ素子
の製造工程断面図である。
【図１２】本発明の第１実施例による半導体メモリ素子
の製造工程断面図である。
【図１３】本発明の第１実施例による半導体メモリ素子
の製造工程断面図である。
【図１４】本発明の第１実施例による半導体メモリ素子
の製造工程断面図である。
【図１５】本発明の第１実施例による半導体メモリ素子
の製造工程断面図である。
【図１６】本発明の第１実施例による半導体メモリ素子
の製造工程断面図である。
【図１７】本発明の第２実施例による半導体メモリ素子
の製造工程断面図である。
【図１８】本発明の第２実施例による半導体メモリ素子
の製造工程断面図である。
【図１９】本発明の第２実施例による半導体メモリ素子
の製造工程断面図である。
【図２０】本発明の第２実施例による半導体メモリ素子
の製造工程断面図である。
【図２１】本発明の第２実施例による半導体メモリ素子
の製造工程断面図である。
【図２２】本発明の第２実施例による半導体メモリ素子
の製造工程断面図である。
【図２３】本発明の第２実施例による半導体メモリ素子
の製造工程断面図である。
【図２４】本発明の第２実施例による半導体メモリ素子
の製造工程断面図である。
【図２５】本発明の第２実施例による半導体メモリ素子
の製造工程断面図である。
【符号の説明】
２０ フィールド酸化膜 ２１ 半導体基板 ３２ キャパシタコンタクト ３９ 誘電体膜 ４０ プレートノード

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にフィールド酸化膜を形成
    してアクティブ領域を限定する工程と；ゲート窒化膜、
    ゲート、ソース／ドレーン領域およびゲート絶縁用絶縁
    膜を備えたトランジスタを半導体基板のアクティブ領域
    内に形成する工程と；前記ゲート絶縁用絶縁膜をエッチ
    ングしてビットラインコンタクトを形成する工程と；ポ
    リシリコン膜、金属シリサイドおよび酸化膜を形成した
    後パターニングしてビットラインコンタクトにビットラ
    インを形成する工程と；基板全面に酸化膜を形成した
    後、異方性乾式エッチングしてビットラインの側壁スペ
    ーサを形成し、キャパシタコンタクトを露出する工程
    と；基板全面にストリッジノード用の第１ドーピングさ
    れたポリシリコン膜を蒸着して前記トランジスタにキャ
    パシタコンタクトを介して接触させる工程と；前記第１
    ドーピングされたポリシリコン膜上に第１平坦化用酸化
    膜を形成し、エッチングバックして平坦化する工程と；
    前記第１平坦化用酸化膜をエッチングしてビットライン
    およびフィールド酸化膜上の前記第１ドーピングされた
    ポリシリコン膜を露出させる工程と；前記露出された第
    １ドーピングされたポリシリコン膜をエッチングする工
    程と；基板全面に窒化膜を形成する工程と；前記窒化膜
    上に第２平坦化用酸化膜を形成した後、前記窒化膜が露
    出されるようにエッチングバックして平坦化する工程
    と；前記露出された窒化膜をエッチングする工程と；基
    板全面にわたってストリッジノード用の第２ドーピング
    されたポリシリコン膜を蒸着する工程と；前記第２ドー
    ピングされたポリシリコン膜上に第３平坦化用酸化膜を
    形成し、前記第２ドーピングされたポリシリコン膜が露
    出されるようにエッチングバックして平坦化する工程
    と；前記露出された第２ドーピングされたポリシリコン
    膜をエッチングする工程と；前記第１ないし第３平坦化
    用酸化膜を除去してストリッジノードを形成する工程
    と；基板全面にキャパシタ誘電体膜を形成する工程と；
    前記誘電体膜上にプレートノードを形成する工程と；を
    含むことを特徴とする半導体メモリ素子の製造方法。
  2. 【請求項２】 第１平坦化用酸化膜が、ＳＯＧ膜または
    ＳＯＧ膜とＣＶＤ酸化膜との積層膜のいずれかであるこ
    とを特徴とする請求項１に記載の半導体メモリ素子の製
    造方法。
  3. 【請求項３】 前記第１ドーピングされたポリシリコン
    膜を前記第１平坦化用酸化膜をマスクとしてエッチング
    することを特徴とする請求項１に記載の半導体メモリ素
    子の製造方法。
  4. 【請求項４】 前記窒化膜を前記ドーピングされたポリ
    シリコン膜の厚さより２倍以上厚く形成することを特徴
    とする請求項１に記載の半導体メモリ素子の製造方法。
  5. 【請求項５】 前記窒化膜を前記第１、第２平坦化用酸
    化膜をマスクとして異方性乾式エッチングすることを特
    徴とする請求項１に記載の半導体メモリ素子の製造方
    法。
  6. 【請求項６】 前記第２平坦化用酸化膜が、ＳＯＧ膜で
    あることを特徴とする請求項１に記載の半導体メモリ素
    子の製造方法。
  7. 【請求項７】 前記第２ドーピングされたポリシリコン
    膜を第１ないし第３平坦化用酸化膜をマスクとして異方
    性乾式エッチングすることを特徴とする請求項１に記載
    の半導体メモリ素子の製造方法。
  8. 【請求項８】 前記第１ないし第３平坦化用酸化膜を湿
    式エッチングすることを特徴とする請求項１に記載の半
    導体メモリ素子の製造方法。
  9. 【請求項９】 前記ストリッジノードが二重側壁構造を
    有することを特徴とする請求項１に記載の半導体メモリ
    素子の製造方法。
  10. 【請求項１０】 半導体基板上にフィールド酸化膜を形
    成してアクティブ領域を限定する工程と；ゲート窒化
    膜、ゲート、ソース／ドレーン領域およびゲート絶縁用
    絶縁膜を備えたトランジスタを半導体基板のアクティブ
    領域内に形成する工程と；前記ゲート絶縁用絶縁膜をエ
    ッチングしてビットラインコンタクトを形成する工程
    と；ポリシリコン膜、金属シリサイドおよび酸化膜を形
    成した後パターニングしてビットラインコンタクトにビ
    ットラインを形成する工程と；基板全面にストリッジノ
    ード用の第１ドーピングされたポリシリコン膜を蒸着し
    て前記トランジスタにキャパシタコンタクトを介して接
    触させる工程と；前記第１ドーピングされたポリシリコ
    ン膜上に第１平坦化用酸化膜を形成し、エッチングバッ
    クして平坦化する工程と；前記第１平坦化用酸化膜をエ
    ッチングしてビットラインおよびフィールド酸化膜上の
    第１ドーピングされたポリシリコン膜を露出させる工程
    と；前記露出された第１ドーピングされたポリシリコン
    膜を前記第１平坦化用酸化膜をマスクとしてエッチング
    する工程と；基板全面に窒化膜を形成する工程と；前記
    窒化膜上に第２平坦化用酸化膜を形成した後、前記窒化
    膜が露出されるようにエッチングバックして平坦化する
    工程と；前記露出された窒化膜をエッチングする工程
    と；基板全面にわたってストリッジノード用第２ドーピ
    ングされたポリシリコン膜を蒸着する工程と；前記第２
    ドーピングされたポリシリコン膜をエッチングする工程
    と；第１、第２平坦化用酸化膜をエッチングしてストリ
    ッジノードを形成する工程と；基板全面にキャパシタ誘
    電体膜を形成する工程と；前記誘電体膜上にプレートノ
    ードを形成する工程と；を含むことを特徴とする半導体
    メモリ素子の製造方法。
  11. 【請求項１１】 窒化膜を前記第１ポリシリコン膜の厚
    さより、２倍以下の厚さで形成することを特徴とする請
    求項１０に記載の半導体メモリ素子の製造方法。
  12. 【請求項１２】 前記第２ドーピングされたポリシリコ
    ン膜を、第１および第２平坦化用酸化膜をマスクとして
    エッチングバックし選択的にエッチングすることを特徴
    とする請求項１０に記載の半導体メモリ素子の製造方
    法。
  13. 【請求項１３】 前記ストリッジノードが、単一側壁の
    構造を有することを特徴とする請求項１０に記載の半導
    体メモリ素子の製造方法。
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