JPH08167700A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08167700A JPH08167700A JP6330994A JP33099494A JPH08167700A JP H08167700 A JPH08167700 A JP H08167700A JP 6330994 A JP6330994 A JP 6330994A JP 33099494 A JP33099494 A JP 33099494A JP H08167700 A JPH08167700 A JP H08167700A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 小さい平面積に比べて高いセルキャパシタン
スが得られる３次元のＵ字形キャパシタンスを有する高
集積化に有利なＤＲＡＭセルの製造方法を提供するこ
と。 【構成】 コンデンサ素子を形成させた後、基板の全面
にわたって絶縁膜を蒸着し、全面エッチングして基板を
平坦化させビット線コンタクトを形成し、そのビット線
コンタクトの内部の側壁に第２スペーサを形成し、ビッ
ト線を形成させた後基板の全面にわたって２次平坦化用
絶縁膜を形成してノードコンタクトを形成し、前記ノー
ドコンタクトの内部の側壁に第３スペーサを形成する。
スが得られる３次元のＵ字形キャパシタンスを有する高
集積化に有利なＤＲＡＭセルの製造方法を提供するこ
と。 【構成】 コンデンサ素子を形成させた後、基板の全面
にわたって絶縁膜を蒸着し、全面エッチングして基板を
平坦化させビット線コンタクトを形成し、そのビット線
コンタクトの内部の側壁に第２スペーサを形成し、ビッ
ト線を形成させた後基板の全面にわたって２次平坦化用
絶縁膜を形成してノードコンタクトを形成し、前記ノー
ドコンタクトの内部の側壁に第３スペーサを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に小さい平面積に比べて高いセルキャパシタン
スが得られる３次元のＵ字形コンデンサを有する高集積
化に有利なＤＲＡＭセルの製造方法に関するものであ
る。
係り、特に小さい平面積に比べて高いセルキャパシタン
スが得られる３次元のＵ字形コンデンサを有する高集積
化に有利なＤＲＡＭセルの製造方法に関するものであ
る。
【０００２】
【従来の技術】図１（ａ）−（ｉ）は、従来の３Ｄ積層
型コンデンサ（３−ｄｉｍｅｎｓｉｏｎ ｓｔａｃｋｅ
ｄ ｃａｐａｃｉｐｏｒ）構造を有するＤＲＡＭセルの
製造工程図である。図１（ａ）を参照すると、半導体基
板１１上に素子分離用フィールド酸化膜１３を形成し、
ゲート酸化膜１５とゲート１７を順次形成する。ゲート
１７を形成した後、基板１１に不純物をイオン注入して
不純物領域１９，２０を形成し、ＤＲＡＭセルのＭＯＳ
トランジスタを完成する。この不純物領域は、ＤＲＡＭ
セルのトランジスタにおいてソース／ドレーン領域とし
て作用する。次に、基板の全面にわたって層間絶縁膜２
１を形成し、ビット線が形成される不純物領域１９の上
部の層間絶縁膜２１を除去してビット線コンタクト２３
を形成する。この時、ビット線コンタクト２３の形成に
よって前記不純物領域のうち第１不純物領域１９が露出
する。
型コンデンサ（３−ｄｉｍｅｎｓｉｏｎ ｓｔａｃｋｅ
ｄ ｃａｐａｃｉｐｏｒ）構造を有するＤＲＡＭセルの
製造工程図である。図１（ａ）を参照すると、半導体基
板１１上に素子分離用フィールド酸化膜１３を形成し、
ゲート酸化膜１５とゲート１７を順次形成する。ゲート
１７を形成した後、基板１１に不純物をイオン注入して
不純物領域１９，２０を形成し、ＤＲＡＭセルのＭＯＳ
トランジスタを完成する。この不純物領域は、ＤＲＡＭ
セルのトランジスタにおいてソース／ドレーン領域とし
て作用する。次に、基板の全面にわたって層間絶縁膜２
１を形成し、ビット線が形成される不純物領域１９の上
部の層間絶縁膜２１を除去してビット線コンタクト２３
を形成する。この時、ビット線コンタクト２３の形成に
よって前記不純物領域のうち第１不純物領域１９が露出
する。
【０００３】図１（ｂ）を参照すると、基板の全面にわ
たってビット線用ポリシリコン膜２５を厚く蒸着し、エ
ッチバック工程を行って平坦化させる。平坦化されたポ
リシリコン膜２５上にシリサイド２７を形成し、その上
に酸化膜からなる絶縁膜２９を図１（ｃ）のように形成
する。
たってビット線用ポリシリコン膜２５を厚く蒸着し、エ
ッチバック工程を行って平坦化させる。平坦化されたポ
リシリコン膜２５上にシリサイド２７を形成し、その上
に酸化膜からなる絶縁膜２９を図１（ｃ）のように形成
する。
【０００４】次に、図１（ｄ）のようにビット線用マス
クパターンを用いて前記絶縁膜２９、シリサイド２７、
及びポリシリコン膜２５をパターニングしてビット線３
０を形成する。ビット線３０がビット線コンタクト２３
を介して第１不純物領域と接触する。
クパターンを用いて前記絶縁膜２９、シリサイド２７、
及びポリシリコン膜２５をパターニングしてビット線３
０を形成する。ビット線３０がビット線コンタクト２３
を介して第１不純物領域と接触する。
【０００５】図１（ｅ）のように、基板の全面にわたっ
て酸化膜からなる絶縁膜３１を蒸着した後、図１（ｆ）
のようにビット線３０の上部にノードの構造を３次元
（３−Ｄ）として構成するためのフィラー用物質３３を
蒸着し、パターニングして所定の領域にのみフィラー用
物質３３を残し、残りは除去する。この時、フィラー用
物質としては、ポリイミドが用いられる。次に、コンデ
ンサが形成されるべき部分にノードコンタクトを形成す
るためのコンタクトエッチング工程を行う。即ち、第２
不純物領域２０の上部の絶縁膜３１を除去してノードコ
ンタクト３５を形成する。
て酸化膜からなる絶縁膜３１を蒸着した後、図１（ｆ）
のようにビット線３０の上部にノードの構造を３次元
（３−Ｄ）として構成するためのフィラー用物質３３を
蒸着し、パターニングして所定の領域にのみフィラー用
物質３３を残し、残りは除去する。この時、フィラー用
物質としては、ポリイミドが用いられる。次に、コンデ
ンサが形成されるべき部分にノードコンタクトを形成す
るためのコンタクトエッチング工程を行う。即ち、第２
不純物領域２０の上部の絶縁膜３１を除去してノードコ
ンタクト３５を形成する。
【０００６】図１（ｇ）を参照すると、基板の全面にわ
たってストレージノード用ポリシリコン膜３７を基板の
全面にわたって蒸着する。そして、各ノードを隔離させ
るためのエッチング工程を行うが、先ず、基板の全面に
わたってホトレジスト膜３９を塗布し、全面をエッチン
グしてフィラー用物質３３の上部のストレージノード用
ポリシリコン膜３７を露出させる。
たってストレージノード用ポリシリコン膜３７を基板の
全面にわたって蒸着する。そして、各ノードを隔離させ
るためのエッチング工程を行うが、先ず、基板の全面に
わたってホトレジスト膜３９を塗布し、全面をエッチン
グしてフィラー用物質３３の上部のストレージノード用
ポリシリコン膜３７を露出させる。
【０００７】図１（ｈ）のように、フィラー用物質３３
の上部に露出したストレージノード用ポリシリコン膜３
７をエッチングする。ストレージノード用ポリシリコン
膜３７をエッチングした後、ホトレジスト膜３９とフィ
ラー用物質３３とを除去すると、ストレージノード３８
が形成される。ストレージノード３８はノードコンタク
ト３５を介して第２不純物領域とコンタクトされる。従
って、前記のエッチング工程により各ストレージノード
３８間は隔離される。
の上部に露出したストレージノード用ポリシリコン膜３
７をエッチングする。ストレージノード用ポリシリコン
膜３７をエッチングした後、ホトレジスト膜３９とフィ
ラー用物質３３とを除去すると、ストレージノード３８
が形成される。ストレージノード３８はノードコンタク
ト３５を介して第２不純物領域とコンタクトされる。従
って、前記のエッチング工程により各ストレージノード
３８間は隔離される。
【０００８】最終的に、図１（ｉ）のようにコンデンサ
誘電体膜４１と、ポリシリコン膜からなるプラグレート
ノード４３とを形成してコンデンサを完成する。これに
より、従来のＤＲＡＭセルが得られる。
誘電体膜４１と、ポリシリコン膜からなるプラグレート
ノード４３とを形成してコンデンサを完成する。これに
より、従来のＤＲＡＭセルが得られる。
【０００９】
【発明が解決しようとする課題】上述したように従来の
ＤＲＡＭセルの製造方法は、半導体素子が高集積化され
るに伴って、素子のサイズも小さくなるので、既存の工
程によるビット線コンタクトの形成が不可能であるだけ
ではなく、ノードコンタクトの形成時に自己整合（ｓｅ
ｌｆ−ａｌｉｎｅ）方式により各電極間の短絡を完全に
防止し得ないという問題点があった。
ＤＲＡＭセルの製造方法は、半導体素子が高集積化され
るに伴って、素子のサイズも小さくなるので、既存の工
程によるビット線コンタクトの形成が不可能であるだけ
ではなく、ノードコンタクトの形成時に自己整合（ｓｅ
ｌｆ−ａｌｉｎｅ）方式により各電極間の短絡を完全に
防止し得ないという問題点があった。
【００１０】なお、制限された活性領域にノードコンタ
クトを正確に整列させることは困難であり、ノード電極
の形成時ノードコンタクトが任意に大きくなってノード
コンタクトリークが増加するという問題点があった。そ
して、フィラー形のコンデンサのストレージ形成のため
に、有機物質であるポリイミドを用いるので、工程の進
行に制限を受けるという問題点があった。
クトを正確に整列させることは困難であり、ノード電極
の形成時ノードコンタクトが任意に大きくなってノード
コンタクトリークが増加するという問題点があった。そ
して、フィラー形のコンデンサのストレージ形成のため
に、有機物質であるポリイミドを用いるので、工程の進
行に制限を受けるという問題点があった。
【００１１】本発明は前記の従来の技術の問題点を解決
するためのものであり、本発明の目的は工程が安定で容
易な半導体装置の製造方法を提供することにある。本発
明の他の目的は、高集積製品に適する充分なサイズのキ
ャパシタンスが得られる半導体装置の製造方法を提供す
ることにある。本発明の別の目的は、ストレージノード
の形成時、ノードコンタクトが増加するのを防いでノー
ドコンタクトのリーク電流を防止することにより、素子
の特性を向上させる半導体装置の製造方法を提供するこ
とにある。
するためのものであり、本発明の目的は工程が安定で容
易な半導体装置の製造方法を提供することにある。本発
明の他の目的は、高集積製品に適する充分なサイズのキ
ャパシタンスが得られる半導体装置の製造方法を提供す
ることにある。本発明の別の目的は、ストレージノード
の形成時、ノードコンタクトが増加するのを防いでノー
ドコンタクトのリーク電流を防止することにより、素子
の特性を向上させる半導体装置の製造方法を提供するこ
とにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板上にフィールド酸化膜を形成す
るステップと、ゲート酸化膜、ゲート、第１及び第２不
純物領域、ゲート側壁に第１スペーサを形成してトラン
ジスタを形成するステップと、それらを形成させた基板
の全面にわたって１次の絶縁膜を蒸着し、その全面をエ
ッチングして基板を平坦化させるステップと、ビット線
コンタクト用マスクパターンを用いて第１不純物領域の
上部の前記平坦化した絶縁膜を除去してビット線コンタ
クトを形成し、第１不純物領域を露出させるステップ
と、ビット線コンタクトの内部の側壁に第２スペーサを
形成するステップと、前記ビット線コンタクトを通じて
第１不純物領域と接触するように前記平坦化された絶縁
膜上にビット線を形成するステップと、基板の全面にわ
たって２次の平坦化用絶縁膜を形成するステップと、第
２不純物領域の上部の１次及び２次の平坦化用絶縁膜を
除去してノードコンタクトを形成し、第２不純物領域を
露出させるステップと、前記ノードコンタクトの内部の
側壁に第３スペーサを形成するステップと、前記露出し
た第２不純物領域と接触するように基板の全面にわたっ
てストレージノード用１次ポリシリコン膜を形成し、１
次ポリシリコン膜上にフィラー用絶縁膜を順次形成する
ステップと、１次ポリシリコン膜とフィラー用絶縁膜を
除去してノードコンタクトを含んだ２次平坦化用絶縁膜
上にのみ残すステップと、ストレージノード用２次ポリ
シリコン膜を基板の全面に蒸着し、エッチバックしてフ
ィラー用絶縁膜の側壁にのみ残すステップと、１次ポリ
シリコン膜上のフィラー用絶縁膜を除去して、１次ポリ
シリコン膜と２次ポリシリコン膜とからなるストレージ
ノードを形成するステップと、前記ストレージノードの
表面に誘電体膜を形成するステップと、基板の全面にわ
たってポリシリコン膜を蒸着してプレートノードを形成
するステップと、を含むことを特徴とする。
の本発明は、半導体基板上にフィールド酸化膜を形成す
るステップと、ゲート酸化膜、ゲート、第１及び第２不
純物領域、ゲート側壁に第１スペーサを形成してトラン
ジスタを形成するステップと、それらを形成させた基板
の全面にわたって１次の絶縁膜を蒸着し、その全面をエ
ッチングして基板を平坦化させるステップと、ビット線
コンタクト用マスクパターンを用いて第１不純物領域の
上部の前記平坦化した絶縁膜を除去してビット線コンタ
クトを形成し、第１不純物領域を露出させるステップ
と、ビット線コンタクトの内部の側壁に第２スペーサを
形成するステップと、前記ビット線コンタクトを通じて
第１不純物領域と接触するように前記平坦化された絶縁
膜上にビット線を形成するステップと、基板の全面にわ
たって２次の平坦化用絶縁膜を形成するステップと、第
２不純物領域の上部の１次及び２次の平坦化用絶縁膜を
除去してノードコンタクトを形成し、第２不純物領域を
露出させるステップと、前記ノードコンタクトの内部の
側壁に第３スペーサを形成するステップと、前記露出し
た第２不純物領域と接触するように基板の全面にわたっ
てストレージノード用１次ポリシリコン膜を形成し、１
次ポリシリコン膜上にフィラー用絶縁膜を順次形成する
ステップと、１次ポリシリコン膜とフィラー用絶縁膜を
除去してノードコンタクトを含んだ２次平坦化用絶縁膜
上にのみ残すステップと、ストレージノード用２次ポリ
シリコン膜を基板の全面に蒸着し、エッチバックしてフ
ィラー用絶縁膜の側壁にのみ残すステップと、１次ポリ
シリコン膜上のフィラー用絶縁膜を除去して、１次ポリ
シリコン膜と２次ポリシリコン膜とからなるストレージ
ノードを形成するステップと、前記ストレージノードの
表面に誘電体膜を形成するステップと、基板の全面にわ
たってポリシリコン膜を蒸着してプレートノードを形成
するステップと、を含むことを特徴とする。
【００１３】
【実施例】以下、本発明の実施例を図面とともに詳細に
説明する。図２、図３（ａ）−（ｊ）は本発明の実施例
によるＤＲＡＭセルの製造工程図である。図２（ａ）を
参照すると、半導体基板５１上にフィールド酸化工程を
行ってフィールド酸化膜５３を形成し、ゲート酸化膜５
５とゲート５７を形成する。次に、ゲート５７をマスク
にして基板５１に不純物をイオン注入してＭＯＳトラン
ジスタのソース／ドレーン領域用不純物領域５９−１，
５９−２を形成し、第１ゲート側壁スペーサ６１を形成
してＤＲＡＭセルのＭＯＳトランジスタを形成する。
説明する。図２、図３（ａ）−（ｊ）は本発明の実施例
によるＤＲＡＭセルの製造工程図である。図２（ａ）を
参照すると、半導体基板５１上にフィールド酸化工程を
行ってフィールド酸化膜５３を形成し、ゲート酸化膜５
５とゲート５７を形成する。次に、ゲート５７をマスク
にして基板５１に不純物をイオン注入してＭＯＳトラン
ジスタのソース／ドレーン領域用不純物領域５９−１，
５９−２を形成し、第１ゲート側壁スペーサ６１を形成
してＤＲＡＭセルのＭＯＳトランジスタを形成する。
【００１４】図２（ｂ）を参照すると、１次の平坦化用
絶縁膜６３を基板の全面に形成し、その全面をエッチン
グして基板の表面を平坦化させる。ビット線が形成され
るべき部分の絶縁膜６３を除去してビット線コンタクト
６４を形成する。平坦化用絶縁膜６３として酸化膜が用
いられ、不純物領域のうち第１不純物領域５９−１が露
出する。次に、ビット線コンタクト６４内の平坦化用絶
縁膜６３の両側壁に第２スペーサ６５を形成する。
絶縁膜６３を基板の全面に形成し、その全面をエッチン
グして基板の表面を平坦化させる。ビット線が形成され
るべき部分の絶縁膜６３を除去してビット線コンタクト
６４を形成する。平坦化用絶縁膜６３として酸化膜が用
いられ、不純物領域のうち第１不純物領域５９−１が露
出する。次に、ビット線コンタクト６４内の平坦化用絶
縁膜６３の両側壁に第２スペーサ６５を形成する。
【００１５】図２（ａ）と（ｂ）において、第１及び第
２スペーサ６１，６５として酸化膜が用いられる。スペ
ーサ６５は、後続工程で形成されるビット線と前記形成
されたゲート５７との絶縁特性を向上させるためのもの
である。
２スペーサ６１，６５として酸化膜が用いられる。スペ
ーサ６５は、後続工程で形成されるビット線と前記形成
されたゲート５７との絶縁特性を向上させるためのもの
である。
【００１６】図２（ｃ）を参照すると、基板の全面にわ
たってポリシリコン膜６７を蒸着し、その上にシリサイ
ド６９を形成する。ビット線用マスクを用いて前記シリ
サイド６９とポリシリコン６７をエッチングしてビット
線７０を形成する。従って、ビット線７０はビット線コ
ンタクト６４を介して露出した不純物領域５９−１とコ
ンタクトされる。
たってポリシリコン膜６７を蒸着し、その上にシリサイ
ド６９を形成する。ビット線用マスクを用いて前記シリ
サイド６９とポリシリコン６７をエッチングしてビット
線７０を形成する。従って、ビット線７０はビット線コ
ンタクト６４を介して露出した不純物領域５９−１とコ
ンタクトされる。
【００１７】図２（ｄ）を参照すると、基板の全面にわ
たって２次平坦化用絶縁膜を蒸着し、絶縁膜を全面エッ
チングするか、或いは熱処理して基板の表面を平坦化さ
せる。２次平坦化用絶縁膜としては、酸化膜７１と窒化
膜７３と高温酸化膜７５との多重絶縁膜が用いられる。
たって２次平坦化用絶縁膜を蒸着し、絶縁膜を全面エッ
チングするか、或いは熱処理して基板の表面を平坦化さ
せる。２次平坦化用絶縁膜としては、酸化膜７１と窒化
膜７３と高温酸化膜７５との多重絶縁膜が用いられる。
【００１８】図２（ｅ）を参照すると、コンデンサノー
ドが形成されるべき部分の１次及び２次平坦化用絶縁膜
６３，７１，７３，７５を除去してコンデンサノードコ
ンタクト７７を形成する。この際、コンデンサノードコ
ンタクトは、ビット線７０の両側の第２不純物領域６１
−２を露出させて形成する。次に、基板の全面にわたっ
て窒化膜７９と酸化膜８１を形成した後、エッチバック
してコンデンサノードコンタクト７７の両側壁に第３ス
ペーサ８２を形成する。第３スペーサ８２は窒化膜７９
と酸化膜８１との二重構造として形成され、ビット線７
０と後続工程で形成されるコンデンサストレージノード
との絶縁特性を向上させるためのものである。この際、
第３スペーサ８２を窒化膜７９と酸化膜８１の二重構造
とする理由は、単一の酸化膜８１のみで形成する場合よ
りＮ−Ｏ構造で形成する場合に、ビット線とストレージ
ノード間の短絡が生じ難いためである。
ドが形成されるべき部分の１次及び２次平坦化用絶縁膜
６３，７１，７３，７５を除去してコンデンサノードコ
ンタクト７７を形成する。この際、コンデンサノードコ
ンタクトは、ビット線７０の両側の第２不純物領域６１
−２を露出させて形成する。次に、基板の全面にわたっ
て窒化膜７９と酸化膜８１を形成した後、エッチバック
してコンデンサノードコンタクト７７の両側壁に第３ス
ペーサ８２を形成する。第３スペーサ８２は窒化膜７９
と酸化膜８１との二重構造として形成され、ビット線７
０と後続工程で形成されるコンデンサストレージノード
との絶縁特性を向上させるためのものである。この際、
第３スペーサ８２を窒化膜７９と酸化膜８１の二重構造
とする理由は、単一の酸化膜８１のみで形成する場合よ
りＮ−Ｏ構造で形成する場合に、ビット線とストレージ
ノード間の短絡が生じ難いためである。
【００１９】図２（ｆ）を参照すると、基板の全面にわ
たってストレージ用１次ポリシリコン膜８３を蒸着し、
フィラー用酸化膜８５を厚く形成する。
たってストレージ用１次ポリシリコン膜８３を蒸着し、
フィラー用酸化膜８５を厚く形成する。
【００２０】図３（ｇ）を参照すると、コンデンサ領域
を限定して酸化膜８５と１次ポリシリコン膜８３をパタ
ーニングする。次に、ストレージノード用２次ポリシリ
コン膜８７を基板の全面にわたって蒸着する。前記２次
ポリシリコン膜８７をエッチバックして図３（ｈ）のよ
うにフィラー用酸化膜８５の側壁に第２ポリシリコン膜
８７をスペーサの形態に形成する。１次ポリシリコン膜
８３とスペーサ形態の２次ポリシリコン膜８７とが連結
されているので、コンデンサのＵ字形ストレージノード
８８が形成され、隣合うストレージノード８８は互いに
離される。
を限定して酸化膜８５と１次ポリシリコン膜８３をパタ
ーニングする。次に、ストレージノード用２次ポリシリ
コン膜８７を基板の全面にわたって蒸着する。前記２次
ポリシリコン膜８７をエッチバックして図３（ｈ）のよ
うにフィラー用酸化膜８５の側壁に第２ポリシリコン膜
８７をスペーサの形態に形成する。１次ポリシリコン膜
８３とスペーサ形態の２次ポリシリコン膜８７とが連結
されているので、コンデンサのＵ字形ストレージノード
８８が形成され、隣合うストレージノード８８は互いに
離される。
【００２１】次に、図３（ｉ）のように、ストレージノ
ードを形成するためのポリシリコン膜のエッチング時、
２字平坦化用酸化膜の露出した平坦化用高温酸化膜７５
とフィラー用酸化膜８５を除去する。このように、平坦
化用高温酸化膜７５を除去すると、コンデンサの面積を
一層増加させることができる。前記酸化膜の除去工程
時、２次平坦化用の窒化膜７３と第２スペーサ８２の窒
化膜７９は、エッチングストッパとして作用する。前記
においてフィラー用酸化膜８５だけではなくストレージ
ノード８８の下部の平坦化用高温酸化膜７５も除去し
て、露出するストレージノード８８の面積が極大化され
るので、キャパシタンスの増加に有利となる。
ードを形成するためのポリシリコン膜のエッチング時、
２字平坦化用酸化膜の露出した平坦化用高温酸化膜７５
とフィラー用酸化膜８５を除去する。このように、平坦
化用高温酸化膜７５を除去すると、コンデンサの面積を
一層増加させることができる。前記酸化膜の除去工程
時、２次平坦化用の窒化膜７３と第２スペーサ８２の窒
化膜７９は、エッチングストッパとして作用する。前記
においてフィラー用酸化膜８５だけではなくストレージ
ノード８８の下部の平坦化用高温酸化膜７５も除去し
て、露出するストレージノード８８の面積が極大化され
るので、キャパシタンスの増加に有利となる。
【００２２】最終的に、図３（ｊ）のように露出したス
トレージノード８８の表面上にコンデンサ誘電体膜８９
を形成し、基板の全面にわたってポリシリコン膜を蒸着
してプレートノード９１を形成し、ＤＲＡＭセルのコン
デンサを完成する。これにより、本発明のＤＲＡＭセル
が得られる。
トレージノード８８の表面上にコンデンサ誘電体膜８９
を形成し、基板の全面にわたってポリシリコン膜を蒸着
してプレートノード９１を形成し、ＤＲＡＭセルのコン
デンサを完成する。これにより、本発明のＤＲＡＭセル
が得られる。
【００２３】図４は図２、３のノードコンタクトの断面
図を示す。図によれば、ノードコンタクト７７の内部の
両側壁に窒化膜７９と酸化膜８１からなる二重のスペー
サが形成され、ストレージノード用のポリシリコン膜８
３とビット線７０間の、ポリシリコン膜８３とゲート５
７間の絶縁特性を向上させることができる。なお、スト
レージノード用ポリシリコン膜８３がノードコンタクト
７７に完全にオーバーラップして形成されたことが分か
る。
図を示す。図によれば、ノードコンタクト７７の内部の
両側壁に窒化膜７９と酸化膜８１からなる二重のスペー
サが形成され、ストレージノード用のポリシリコン膜８
３とビット線７０間の、ポリシリコン膜８３とゲート５
７間の絶縁特性を向上させることができる。なお、スト
レージノード用ポリシリコン膜８３がノードコンタクト
７７に完全にオーバーラップして形成されたことが分か
る。
【００２４】
【発明の効果】前記の本発明によれば、下記のような効
果が得られる。一、２回にわたって平坦化工程を行い、
ビット線コンタクトとコンデンサノードのコンタクトに
スペーサを形成することにより、微細パターンのセル製
造時、安定的な工程を行うことができるのみではなく、
デザインルールを極少化させ、電極間の絶縁特性を向上
させることができる。なお、コンデンサノードコンタク
トにＮ−Ｏ構造のスペーサが形成され、ノード形成の工
程時、ノードコンタクトが任意に大きくなることを防止
し得るので、ノードコンタクトのリーク電流の特性が向
上し、これにより製品の特性（リフレッシュ増加）が向
上する。
果が得られる。一、２回にわたって平坦化工程を行い、
ビット線コンタクトとコンデンサノードのコンタクトに
スペーサを形成することにより、微細パターンのセル製
造時、安定的な工程を行うことができるのみではなく、
デザインルールを極少化させ、電極間の絶縁特性を向上
させることができる。なお、コンデンサノードコンタク
トにＮ−Ｏ構造のスペーサが形成され、ノード形成の工
程時、ノードコンタクトが任意に大きくなることを防止
し得るので、ノードコンタクトのリーク電流の特性が向
上し、これにより製品の特性（リフレッシュ増加）が向
上する。
【００２５】二、コンデンサのストレージノードがノー
ドコンタクトに完全にオーバーラップして形成されるだ
けでなく、スペーサ形態に形成された３次元のＵ字形構
造であり、ストレージノードの下部の酸化膜の除去によ
ってストレージノードの面積が極大化され、高集積的素
子に適する大容量のキャパシタンスの確保に有利であ
る。
ドコンタクトに完全にオーバーラップして形成されるだ
けでなく、スペーサ形態に形成された３次元のＵ字形構
造であり、ストレージノードの下部の酸化膜の除去によ
ってストレージノードの面積が極大化され、高集積的素
子に適する大容量のキャパシタンスの確保に有利であ
る。
【００２６】三、ストレージノードの形成後、フィラー
用酸化膜と平坦化用酸化膜の除去工程時、窒化膜がエッ
チングストッパとして作用して、窒化膜の下部の酸化膜
が保護されるので、安定した工程の進行が可能であるの
みではなく、電極間の絶縁特性をさらに向上させること
ができる。
用酸化膜と平坦化用酸化膜の除去工程時、窒化膜がエッ
チングストッパとして作用して、窒化膜の下部の酸化膜
が保護されるので、安定した工程の進行が可能であるの
みではなく、電極間の絶縁特性をさらに向上させること
ができる。
【図１】 従来のＤＲＡＭセルの製造工程図である。
【図２】 本発明の実施例によるＤＲＡＭセルの製造工
程図である。
程図である。
【図３】 本発明の実施例によるＤＲＡＭセルの製造工
程図である。
程図である。
【図４】 図２のノードコンタクトのフローファイルを
示す図である。
示す図である。
５１…半導体基板、５３…フィールド酸化膜、５５…ゲ
ート酸化膜、５７…ゲート、５９，６５，８２…スペー
サ、６３…平坦化用絶縁膜、６４…ビット線コンタク
ト、６７，８３，８７…ポリシリコン膜、６９…シリサ
イド、７０…ビット線、７１，７２，７３…平坦化用酸
化膜／窒化膜／酸化膜、７７…ノードコンタクト、７
９，８１…スペーサ用窒化膜／酸化膜、８５…フィラー
用酸化膜、８８…ストレージノード、８９…誘電体膜、
９１…プレートノード。
ート酸化膜、５７…ゲート、５９，６５，８２…スペー
サ、６３…平坦化用絶縁膜、６４…ビット線コンタク
ト、６７，８３，８７…ポリシリコン膜、６９…シリサ
イド、７０…ビット線、７１，７２，７３…平坦化用酸
化膜／窒化膜／酸化膜、７７…ノードコンタクト、７
９，８１…スペーサ用窒化膜／酸化膜、８５…フィラー
用酸化膜、８８…ストレージノード、８９…誘電体膜、
９１…プレートノード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ムン・モ・ゾン 大韓民国・ソウル−シ・ソンドン−グ・ソ ンス１ガ・２−ドン・668−36 (72)発明者 グン・リム 大韓民国・ゾンラブク−ド・イリ−シ・マ −ドン・181−32
Claims (10)
- 【請求項１】 半導体基板上にフィールド酸化膜を形成
するステップと、 ゲート酸化膜、ゲート、第１及び第２不純物領域、ゲー
ト側壁に第１スペーサを形成してトランジスタを形成す
るステップと、 基板の全面にわたって１次平坦化用絶縁膜を蒸着し、そ
の全面をエッチングして平坦化させるステップと、 ビット線コンタクト用マスクパターンを用いて第１不純
物領域の上部の前記１次平坦化用絶縁膜を除去してビッ
ト線コンタクトを形成し、第１不純物領域を露出させる
ステップと、 ビット線コンタクトの内部の側壁に第２スペーサを形成
するステップと、 前記ビット線コンタクトを通じて第１不純物領域と接触
するように１次平坦化用絶縁膜上にビット線を形成する
ステップと、 基板の全面にわたって２次平坦化用絶縁膜を形成するス
テップと、 第２不純物領域の上部の１次及び２次平坦化用絶縁膜を
除去してノードコンタクトを形成し、第２不純物領域を
露出させるステップと、 前記ノードコンタクトの内部の側壁に第３スペーサを形
成するステップと、 前記露出した第２不純物領域と接触するように基板の全
面にわたってストレージノード用１次ポリシリコン膜を
形成し、１次ポリシリコン膜上にフィラー用絶縁膜を順
次形成するステップと、 １次ポリシリコン膜とフィラー用絶縁膜の一部を除去し
てノードコンタクトを含んだ２次平坦化用絶縁膜上にの
み残すステップと、 ストレージノード用２次ポリシリコン膜を基板の全面に
蒸着し、エッチバックしてフィラー用絶縁膜の側壁にの
み残すステップと、 １次ポリシリコン膜上のフィラー用絶縁膜を除去して、
１次ポリシリコン膜と２次ポリシリコン膜とからなるス
トレージノードを形成するステップと、 前記ストレージノードの表面に誘電体膜を形成するステ
ップと、 基板の全面にわたってポリシリコン膜を蒸着してプレー
トノードを形成するステップと、を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 第１平坦化用絶縁膜として、酸化膜が用
いられることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 第１スペーサ及び第２スペーサとして、
酸化膜が用いられることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】 ２次平坦化用絶縁膜は、酸化膜、窒化膜
及び酸化膜の３重構造を有することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項５】 ２次平坦化用絶縁膜のうち窒化膜は、前
記ストレージノードの形成のためのフィラー用絶縁膜の
除去時にエッチングストッパとして作用することを特徴
とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 ２次平坦化用絶縁膜において窒化膜の上
部の酸化膜は、前記ストレージノードの形成のためのフ
ィラー用絶縁膜の除去時にともに除去されることを特徴
とする請求項４記載の半導体装置の製造方法。 - 【請求項７】 平坦化用絶縁膜を形成する方法は、絶縁
膜を基板の全面にわたって蒸着した後全面エッチングす
る方法か、或いは絶縁膜を基板の全面にわたって蒸着し
た後熱処理する方法を用いることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項８】 第３スペーサを形成するステップは、基
板の全面にわたって窒化膜を蒸着するステップと、 窒化膜上に酸化膜を蒸着するステップと、 窒化膜と酸化膜を同時にエッチバックしてノードコンタ
クトの内部の側壁にのみ窒化膜と酸化膜を残すステップ
と、を含むことを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項９】 第３スペーサを構成する窒化膜は、前記
ストレージノードの形成のための絶縁膜の除去時、エッ
チングストッパとして作用することを特徴とする請求項
８記載の半導体装置の製造方法。 - 【請求項１０】 ストレージノードは、ノードコンタク
トにオーバーラップして形成された１次ポリシリコン膜
と、１次ポリシリコン膜の末端と接触して形成された２
次ポリシリコン膜とからなることを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330994A JPH08167700A (ja) | 1994-12-09 | 1994-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330994A JPH08167700A (ja) | 1994-12-09 | 1994-12-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167700A true JPH08167700A (ja) | 1996-06-25 |
Family
ID=18238653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6330994A Pending JPH08167700A (ja) | 1994-12-09 | 1994-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167700A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194757B1 (en) | 1997-05-15 | 2001-02-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact hole and method of manufacturing the same |
| KR100319166B1 (ko) * | 1999-12-28 | 2001-12-29 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| KR100450686B1 (ko) * | 2002-12-12 | 2004-10-01 | 삼성전자주식회사 | 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법 |
| KR100475118B1 (ko) * | 2002-11-22 | 2005-03-10 | 삼성전자주식회사 | 2중 콘택 스페이서를 포함하는 반도체 소자의 제조방법 |
| KR100454631B1 (ko) * | 1997-06-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의저장전극제조방법 |
| KR100526749B1 (ko) * | 2000-12-14 | 2005-11-09 | 주식회사 하이닉스반도체 | 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀형성방법 |
| KR100520638B1 (ko) * | 1998-10-13 | 2005-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법_ |
-
1994
- 1994-12-09 JP JP6330994A patent/JPH08167700A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194757B1 (en) | 1997-05-15 | 2001-02-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact hole and method of manufacturing the same |
| US6472704B2 (en) | 1997-05-15 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact hole and method of manufacturing the same |
| KR100454631B1 (ko) * | 1997-06-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의저장전극제조방법 |
| KR100520638B1 (ko) * | 1998-10-13 | 2005-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법_ |
| KR100319166B1 (ko) * | 1999-12-28 | 2001-12-29 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| KR100526749B1 (ko) * | 2000-12-14 | 2005-11-09 | 주식회사 하이닉스반도체 | 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀형성방법 |
| KR100475118B1 (ko) * | 2002-11-22 | 2005-03-10 | 삼성전자주식회사 | 2중 콘택 스페이서를 포함하는 반도체 소자의 제조방법 |
| KR100450686B1 (ko) * | 2002-12-12 | 2004-10-01 | 삼성전자주식회사 | 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041116 |