JP3424946B2 - トレンチキャパシタメモリセルおよびその製造方法 - Google Patents
トレンチキャパシタメモリセルおよびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【０００１】
【産業上の利用分野】本発明は、トレンチキャパシタメ
モリセルおよびその製造方法に係り、特に、狭い面積に
大きい容量のキャパシタを形成して、高集積化を達成し
得る技術に関する。
モリセルおよびその製造方法に係り、特に、狭い面積に
大きい容量のキャパシタを形成して、高集積化を達成し
得る技術に関する。
【０００２】
【従来の技術】本発明に最も類似する先行技術として
は、雑誌「セミコンダクターワールド（Semiconductor
World）」１９９１年７月、第１４０〜１４５頁に紹介
されたＡＳＴ（アシメトリカル スタックト トレンチ
キャパシタ(Asymmetrical StackedTrench Capacitor)）
セルがある。
は、雑誌「セミコンダクターワールド（Semiconductor
World）」１９９１年７月、第１４０〜１４５頁に紹介
されたＡＳＴ（アシメトリカル スタックト トレンチ
キャパシタ(Asymmetrical StackedTrench Capacitor)）
セルがある。
【０００３】以下、このＡＳＴセルの概略を図５および
図６を用いて説明する。
図６を用いて説明する。
【０００４】図５は、従来のＡＳＴセルのレイアウトを
示す図、図６（ａ）〜（ｃ）は、図５のＡＳＴセルの製
造方法を示す工程断面図である。
示す図、図６（ａ）〜（ｃ）は、図５のＡＳＴセルの製
造方法を示す工程断面図である。
【０００５】まず、図６（ａ）に示すように、シリコン
基板１００上に素子分離のためにプレーナ技術によりフ
ィールド酸化シリコン膜５を形成する。次に、フィール
ド酸化シリコン膜５の上に窒化シリコン膜６を堆積した
後、シリコン基板１００の所定の箇所に深さ約３．５μ
ｍの溝２を形成する。次に、溝２内に厚さ約５０ｎｍの
酸化シリコン膜９を形成した後、ホトレジスト膜７をホ
トリソグラフィー技術を用いて図示のようにパターニン
グして選択的に形成した後、シリコン基板１００上に形
成した窒化シリコン膜６とパターニングしたホトレジス
ト膜７をマスクとして酸化シリコン膜９の露出した所定
の部分をエッチングしてキャパシタのノード（蓄積電
極）のコンタクト部１２０を形成する。
基板１００上に素子分離のためにプレーナ技術によりフ
ィールド酸化シリコン膜５を形成する。次に、フィール
ド酸化シリコン膜５の上に窒化シリコン膜６を堆積した
後、シリコン基板１００の所定の箇所に深さ約３．５μ
ｍの溝２を形成する。次に、溝２内に厚さ約５０ｎｍの
酸化シリコン膜９を形成した後、ホトレジスト膜７をホ
トリソグラフィー技術を用いて図示のようにパターニン
グして選択的に形成した後、シリコン基板１００上に形
成した窒化シリコン膜６とパターニングしたホトレジス
ト膜７をマスクとして酸化シリコン膜９の露出した所定
の部分をエッチングしてキャパシタのノード（蓄積電
極）のコンタクト部１２０を形成する。
【０００６】次に、ホトレジスト膜７と窒化シリコン膜
６を除去し、図６（ｂ）に示すように、キャパシタのノ
ードを形成するために、多結晶シリコン膜１２を堆積す
る。その後、Ａｓ（ヒ素）のイオン注入を行なった後、
キャパシタのノードのパターニングを行なう。
６を除去し、図６（ｂ）に示すように、キャパシタのノ
ードを形成するために、多結晶シリコン膜１２を堆積す
る。その後、Ａｓ（ヒ素）のイオン注入を行なった後、
キャパシタのノードのパターニングを行なう。
【０００７】次に、図６（ｃ）に示すように、キャパシ
タのノード１２の上に酸化シリコン膜、窒化シリコン膜
あるいはこれらの複合膜からなるキャパシタの誘電体膜
１４を形成した後、多結晶シリコン膜１５を堆積し、パ
ターニングしてキャパシタのプレート１５を形成してキ
ャパシタを完成する。
タのノード１２の上に酸化シリコン膜、窒化シリコン膜
あるいはこれらの複合膜からなるキャパシタの誘電体膜
１４を形成した後、多結晶シリコン膜１５を堆積し、パ
ターニングしてキャパシタのプレート１５を形成してキ
ャパシタを完成する。
【０００８】このようにして形成したＡＳＴセルのレイ
アウトを図５に示す。
アウトを図５に示す。
【０００９】ＡＳＴセルでは、キャパシタを構成する溝
２が素子の活性領域（アクティブ領域）１に対して非対
称に配置されるので、図５に示すように、ノード１２と
トランジスタ（ＭＯＳＦＥＴ）のソース・ドレイン領域
とのコンタクト部１２０が活性領域１内に完全に含まれ
ており、各キャパシタは溝２の内壁に形成された酸化シ
リコン膜９によってシリコン基板１００と電気的に絶縁
分離される。溝２の非対称配置により、ノード１２のコ
ンタクト部１２０と隣接する活性領域１間の距離が確保
され、溝２内壁の酸化シリコン膜９によって隣接する溝
２間の漏洩電流を抑制できるので、微細化が可能にな
る。
２が素子の活性領域（アクティブ領域）１に対して非対
称に配置されるので、図５に示すように、ノード１２と
トランジスタ（ＭＯＳＦＥＴ）のソース・ドレイン領域
とのコンタクト部１２０が活性領域１内に完全に含まれ
ており、各キャパシタは溝２の内壁に形成された酸化シ
リコン膜９によってシリコン基板１００と電気的に絶縁
分離される。溝２の非対称配置により、ノード１２のコ
ンタクト部１２０と隣接する活性領域１間の距離が確保
され、溝２内壁の酸化シリコン膜９によって隣接する溝
２間の漏洩電流を抑制できるので、微細化が可能にな
る。
【００１０】
【発明が解決しようとする課題】しかし、図５に示すよ
うに、キャパシタの溝２間の最小間隔、活性領域１の短
い方の幅、およびデザイン・ルールの最小の幅をｄとす
ると、キャパシタのノード１２のコンタクト部１２０と
ワード線３との間隔ａ、および溝２と活性領域１のコー
ナー部との間隔ｂが存在する。
うに、キャパシタの溝２間の最小間隔、活性領域１の短
い方の幅、およびデザイン・ルールの最小の幅をｄとす
ると、キャパシタのノード１２のコンタクト部１２０と
ワード線３との間隔ａ、および溝２と活性領域１のコー
ナー部との間隔ｂが存在する。
【００１１】したがって、ワード線３の最小のピッチＰ
Wと活性領域１の最小のピッチＰAは、それぞれ２×ｄ、
３×ｄより大きいので、メモリセルの微細化が制限され
る。
Wと活性領域１の最小のピッチＰAは、それぞれ２×ｄ、
３×ｄより大きいので、メモリセルの微細化が制限され
る。
【００１２】さらに、キャパシタのノードのコンタクト
部１２０を形成するとき、ホトレジスト膜を使用するの
で、その結果、マスクの誤合わせによりコンタクト抵抗
のばらつきが生じる。
部１２０を形成するとき、ホトレジスト膜を使用するの
で、その結果、マスクの誤合わせによりコンタクト抵抗
のばらつきが生じる。
【００１３】本発明の目的は、メモリセルの微細化を達
成し、かつ、コンタクト抵抗のばらつきが生じず、工程
が単純で、工程裕度が確保できるトレンチキャパシタメ
モリセルおよびその製造方法を提供することにある。
成し、かつ、コンタクト抵抗のばらつきが生じず、工程
が単純で、工程裕度が確保できるトレンチキャパシタメ
モリセルおよびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明のトレンチキャパシタメモリセルは、半導体
基板の予め決められた部分上にトランジスタを有する活
性領域と、上記半導体基板の表面より低い予め決められ
た深さに、上記活性領域以外の上記半導体基板に溝を掘
ることにより形成されたフィールド領域と、上記フィー
ルド領域における上記活性領域の１つの側に接続された
位置に形成されたキャパシタ用の溝領域と、上記溝領域
以外の上記フィールド領域において絶縁層により絶縁さ
れた多結晶シリコンプラグとを有し、上記キャパシタ用
の溝領域は、平面形状においてＬ字形に形成され、上記
活性領域に対して回転対称となるように配置され、上記
トランジスタのソース領域と上記キャパシタとは上記溝
領域において接続され、各キャパシタは、上記溝の内壁
上に形成された絶縁層により上記半導体基板と絶縁され
ていることを特徴とする。また、本発明のトレンチキャ
パシタメモリセルの製造方法は、第１の酸化シリコン層
（５１）、第１の窒化シリコン層（６１）、および第２
の酸化シリコン層（９１）を連続的に形成し、その後、
活性領域以外のフィールド領域に形成された上記第２の
酸化シリコン層（９１）、上記第１の窒化シリコン層
（６１）、および上記第１の酸化シリコン層（５１）を
除去する第１の工程（Ａ）と、予め決められた深さに上
記フィールド領域に露出された半導体基板（１００）を
エッチングして第１の溝を形成する第２の工程（Ｂ）
と、上記第１の溝の側壁上に、第２の窒化シリコン層
（６２）と第３の酸化シリコン層（９２）を形成する第
３の工程（Ｂ）と、上記第１の溝の低い側上に第４の酸
化シリコン層（１０１）を形成する第４の工程（Ｃ）
と、上記第１の溝内を第１の導電層（１１１）で満た
し、その上に第５の酸化シリコン層（９３）を形成する
第５の工程（Ｄ）と、上記第５の酸化シリコン層（９
３）、上記第１の導電層（１１１）、上記第４の酸化シ
リコン層（１０１）、および上記半導体基板（１００）
の予め決められた部分を選択的にエッチングすることに
より、上記第１の溝内に第２の溝（２）を形成する第６
の工程（Ｅ）と、上記第５の酸化シリコン層（９３）、
上記第２の酸化シリコン層（９１）、および上記第３の
酸化シリコン層（９２）を除去し、その後、上記第１の
導電層（１１１）の外側上に第６の酸化シリコン層（１
０２）を形成する第７の工程（Ｆ）と、上記第１の窒化
シリコン層（６１）と上記第２の窒化シリコン層（６
２）の露出された部分を除去し、上記第１および第２の
溝（２）の内壁および低い側上に、予め決められた厚さ
に第２の導電層（１２１）を形成し、キャパシタのノー
ド（１２２）とコンタクト部（１２０）を形成する第８
の工程（Ｇ、Ｈ）と、上記キャパシタのノード（１２
２）上に誘電体層（１４１）とプレート（１５５）を形
成する第９の工程（Ｈ）とを有することを特徴とする。
に、本発明のトレンチキャパシタメモリセルは、半導体
基板の予め決められた部分上にトランジスタを有する活
性領域と、上記半導体基板の表面より低い予め決められ
た深さに、上記活性領域以外の上記半導体基板に溝を掘
ることにより形成されたフィールド領域と、上記フィー
ルド領域における上記活性領域の１つの側に接続された
位置に形成されたキャパシタ用の溝領域と、上記溝領域
以外の上記フィールド領域において絶縁層により絶縁さ
れた多結晶シリコンプラグとを有し、上記キャパシタ用
の溝領域は、平面形状においてＬ字形に形成され、上記
活性領域に対して回転対称となるように配置され、上記
トランジスタのソース領域と上記キャパシタとは上記溝
領域において接続され、各キャパシタは、上記溝の内壁
上に形成された絶縁層により上記半導体基板と絶縁され
ていることを特徴とする。また、本発明のトレンチキャ
パシタメモリセルの製造方法は、第１の酸化シリコン層
（５１）、第１の窒化シリコン層（６１）、および第２
の酸化シリコン層（９１）を連続的に形成し、その後、
活性領域以外のフィールド領域に形成された上記第２の
酸化シリコン層（９１）、上記第１の窒化シリコン層
（６１）、および上記第１の酸化シリコン層（５１）を
除去する第１の工程（Ａ）と、予め決められた深さに上
記フィールド領域に露出された半導体基板（１００）を
エッチングして第１の溝を形成する第２の工程（Ｂ）
と、上記第１の溝の側壁上に、第２の窒化シリコン層
（６２）と第３の酸化シリコン層（９２）を形成する第
３の工程（Ｂ）と、上記第１の溝の低い側上に第４の酸
化シリコン層（１０１）を形成する第４の工程（Ｃ）
と、上記第１の溝内を第１の導電層（１１１）で満た
し、その上に第５の酸化シリコン層（９３）を形成する
第５の工程（Ｄ）と、上記第５の酸化シリコン層（９
３）、上記第１の導電層（１１１）、上記第４の酸化シ
リコン層（１０１）、および上記半導体基板（１００）
の予め決められた部分を選択的にエッチングすることに
より、上記第１の溝内に第２の溝（２）を形成する第６
の工程（Ｅ）と、上記第５の酸化シリコン層（９３）、
上記第２の酸化シリコン層（９１）、および上記第３の
酸化シリコン層（９２）を除去し、その後、上記第１の
導電層（１１１）の外側上に第６の酸化シリコン層（１
０２）を形成する第７の工程（Ｆ）と、上記第１の窒化
シリコン層（６１）と上記第２の窒化シリコン層（６
２）の露出された部分を除去し、上記第１および第２の
溝（２）の内壁および低い側上に、予め決められた厚さ
に第２の導電層（１２１）を形成し、キャパシタのノー
ド（１２２）とコンタクト部（１２０）を形成する第８
の工程（Ｇ、Ｈ）と、上記キャパシタのノード（１２
２）上に誘電体層（１４１）とプレート（１５５）を形
成する第９の工程（Ｈ）とを有することを特徴とする。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【作用】本発明では、キャパシタ用の溝間の最小間隔ｄ
をデザイン・ルールの最小間隔にすることにより、メモ
リセルを微細化することができる。また、溝側壁の絶縁
膜（６２）を利用して、キャパシタのノードのコンタク
ト部を自己整合的に形成でき、コンタクト抵抗のばらつ
きを抑制できる。これにより、工程が単純で、工程裕度
が確保できる。また、フィールド酸化シリコン膜を形成
する代わりに、絶縁膜（１０２）により囲まれた導電膜
（１１１）を利用する改良した方法を用いることによっ
て、フィールド酸化シリコン膜による活性領域の縮小問
題を抑制できる。
をデザイン・ルールの最小間隔にすることにより、メモ
リセルを微細化することができる。また、溝側壁の絶縁
膜（６２）を利用して、キャパシタのノードのコンタク
ト部を自己整合的に形成でき、コンタクト抵抗のばらつ
きを抑制できる。これにより、工程が単純で、工程裕度
が確保できる。また、フィールド酸化シリコン膜を形成
する代わりに、絶縁膜（１０２）により囲まれた導電膜
（１１１）を利用する改良した方法を用いることによっ
て、フィールド酸化シリコン膜による活性領域の縮小問
題を抑制できる。
【００２４】
【実施例】図１（Ａ）は、本発明の一実施例のトレンチ
キャパシタメモリセルのレイアウトを示す図、図１
（Ｂ）は、図１（Ａ）のトレンチキャパシタメモリセル
の断面図で、図１（Ｂ）の左側は、図１（Ａ）のＡ−
Ａ′切断線における断面の一部を溝中心に示し、右側
は、図１（Ａ）のＢ−Ｂ′切断線における断面の一部を
活性領域中心に示したものである。
キャパシタメモリセルのレイアウトを示す図、図１
（Ｂ）は、図１（Ａ）のトレンチキャパシタメモリセル
の断面図で、図１（Ｂ）の左側は、図１（Ａ）のＡ−
Ａ′切断線における断面の一部を溝中心に示し、右側
は、図１（Ａ）のＢ−Ｂ′切断線における断面の一部を
活性領域中心に示したものである。
【００２５】図２（Ａ）〜（Ｄ）、図３（Ｅ）〜
（Ｇ）、および図４（Ｈ）、（Ｉ）は、図１のトレンチ
キャパシタメモリセルの製造方法を示す工程断面図で、
それぞれ左側は、図１（Ａ）のＡ−Ａ′切断線における
断面の一部を溝中心に示し、右側は、図１（Ａ）のＢ−
Ｂ′切断線における断面の一部を活性領域中心に示した
ものである。
（Ｇ）、および図４（Ｈ）、（Ｉ）は、図１のトレンチ
キャパシタメモリセルの製造方法を示す工程断面図で、
それぞれ左側は、図１（Ａ）のＡ−Ａ′切断線における
断面の一部を溝中心に示し、右側は、図１（Ａ）のＢ−
Ｂ′切断線における断面の一部を活性領域中心に示した
ものである。
【００２６】まず、図２（Ａ）に示すように、シリコン
（Ｓｉ）基板１００上に、酸化シリコン膜（ＳｉＯ
2膜）５１、第１の窒化シリコン膜（Ｓｉ3Ｎ4膜）６１
およびＣＶＤ法により形成した酸化シリコン膜９１を順
次形成して、公知のホトリソグラフィーとエッチング技
術を用いてこれらの積層をパターニングして活性領域を
規定する。
（Ｓｉ）基板１００上に、酸化シリコン膜（ＳｉＯ
2膜）５１、第１の窒化シリコン膜（Ｓｉ3Ｎ4膜）６１
およびＣＶＤ法により形成した酸化シリコン膜９１を順
次形成して、公知のホトリソグラフィーとエッチング技
術を用いてこれらの積層をパターニングして活性領域を
規定する。
【００２７】次に、図２（Ｂ）に示すように、活性領域
以外のシリコン基板１００をエッチングして溝を形成
し、素子分離用のフィールド領域を規定する。次いで、
溝の熱酸化のマスク層として第２の窒化シリコン膜６２
を約２０００Å以下の膜厚に堆積した後、第２の酸化シ
リコン膜９２を堆積する。その後、第２の酸化シリコン
膜９２を異方性ドライエッチングして、側壁酸化シリコ
ン膜９２を形成する。次いで、表面に露出した第２の窒
化シリコン膜６２をエッチングする。
以外のシリコン基板１００をエッチングして溝を形成
し、素子分離用のフィールド領域を規定する。次いで、
溝の熱酸化のマスク層として第２の窒化シリコン膜６２
を約２０００Å以下の膜厚に堆積した後、第２の酸化シ
リコン膜９２を堆積する。その後、第２の酸化シリコン
膜９２を異方性ドライエッチングして、側壁酸化シリコ
ン膜９２を形成する。次いで、表面に露出した第２の窒
化シリコン膜６２をエッチングする。
【００２８】次に、図２（Ｃ）に示すように、酸素を含
む雰囲気中で６００℃以上で熱処理して約３００〜２０
００Åの膜厚の第３の酸化シリコン膜１０１を溝の底部
に形成する。
む雰囲気中で６００℃以上で熱処理して約３００〜２０
００Åの膜厚の第３の酸化シリコン膜１０１を溝の底部
に形成する。
【００２９】次に、図２（Ｄ）に示すように、所定の導
電性不純物を含んだ第１の多結晶シリコン膜１１１を堆
積し、次いで、等方性ドライエッチングを行なって、フ
ィールド領域の溝の内部に第１の多結晶シリコン膜１１
１を形成する。次いで、第４の酸化シリコン膜９３を形
成した後、溝（２）を形成すべき部分以外の部分に図示
のようにホトレジスト膜７１を形成し、溝（２）を形成
すべき部分を規定する。
電性不純物を含んだ第１の多結晶シリコン膜１１１を堆
積し、次いで、等方性ドライエッチングを行なって、フ
ィールド領域の溝の内部に第１の多結晶シリコン膜１１
１を形成する。次いで、第４の酸化シリコン膜９３を形
成した後、溝（２）を形成すべき部分以外の部分に図示
のようにホトレジスト膜７１を形成し、溝（２）を形成
すべき部分を規定する。
【００３０】次に、図３（Ｅ）に示すように、ホトレジ
スト膜７１をマスクとして第４の酸化シリコン膜９３を
ドライエッチングし、ホトレジスト膜７１を残した状態
で第１の多結晶シリコン膜１１１と第３の酸化シリコン
膜１０１を順次異方性エッチングした後、シリコン基板
１００を異方性ドライエッチングして溝２を形成する。
この後、溝２の底部にボロン（Ｂ）等の不純物をイオン
注入（フィールド ストップ）してもよい。その後、ホ
トレジスト膜７１を除去する。
スト膜７１をマスクとして第４の酸化シリコン膜９３を
ドライエッチングし、ホトレジスト膜７１を残した状態
で第１の多結晶シリコン膜１１１と第３の酸化シリコン
膜１０１を順次異方性エッチングした後、シリコン基板
１００を異方性ドライエッチングして溝２を形成する。
この後、溝２の底部にボロン（Ｂ）等の不純物をイオン
注入（フィールド ストップ）してもよい。その後、ホ
トレジスト膜７１を除去する。
【００３１】次に、図３（Ｆ）に示すように、第４の酸
化シリコン膜９３、第１の酸化シリコン膜９１、側壁酸
化シリコン膜９２をエッチングにより除去する。次い
で、熱酸化工程を実施して溝２の内部および多結晶シリ
コン膜１１１の周囲に第５の酸化シリコン膜１０２を形
成する。この工程は、酸素を含む雰囲気中で６００℃以
上で熱処理して約３００〜１５００Åの膜厚の熱酸化シ
リコン膜１０２を形成する。なお、シリコン基板１００
上の窒化シリコン膜６１、６２で覆われた部分は、この
熱酸化シリコン膜１０２の成長が阻止される。このと
き、酸化シリコン膜１０２で覆われた多結晶シリコン膜
１１１は、活性領域１と溝２の縁に沿って接続されてお
り、したがって、後の金属配線形成工程でこの多結晶シ
リコン膜１１１を電源または接地に接続するために金属
配線膜による接続が形成され、それによって、それが素
子分離領域として使用される。
化シリコン膜９３、第１の酸化シリコン膜９１、側壁酸
化シリコン膜９２をエッチングにより除去する。次い
で、熱酸化工程を実施して溝２の内部および多結晶シリ
コン膜１１１の周囲に第５の酸化シリコン膜１０２を形
成する。この工程は、酸素を含む雰囲気中で６００℃以
上で熱処理して約３００〜１５００Åの膜厚の熱酸化シ
リコン膜１０２を形成する。なお、シリコン基板１００
上の窒化シリコン膜６１、６２で覆われた部分は、この
熱酸化シリコン膜１０２の成長が阻止される。このと
き、酸化シリコン膜１０２で覆われた多結晶シリコン膜
１１１は、活性領域１と溝２の縁に沿って接続されてお
り、したがって、後の金属配線形成工程でこの多結晶シ
リコン膜１１１を電源または接地に接続するために金属
配線膜による接続が形成され、それによって、それが素
子分離領域として使用される。
【００３２】次に、露出している溝２の内壁の窒化シリ
コン膜６２、および活性領域１の表面の窒化シリコン膜
６１をエッチングにより除去した後、図３（Ｇ）に示す
ように、所定の不純物を含んだ第２の多結晶シリコン膜
１２１をシリコン基板１００の全面に堆積する。その
後、平坦化用絶縁膜として窒化シリコン膜１３１を堆積
し、エッチバックして、溝２の内部に窒化シリコン膜１
３１を埋め込む。
コン膜６２、および活性領域１の表面の窒化シリコン膜
６１をエッチングにより除去した後、図３（Ｇ）に示す
ように、所定の不純物を含んだ第２の多結晶シリコン膜
１２１をシリコン基板１００の全面に堆積する。その
後、平坦化用絶縁膜として窒化シリコン膜１３１を堆積
し、エッチバックして、溝２の内部に窒化シリコン膜１
３１を埋め込む。
【００３３】次に、窒化シリコン膜１３１で覆われてい
ない露出している第２の多結晶シリコン膜１２１をエッ
チングして、図４（Ｈ）に示すように、溝２の内部に第
２の多結晶シリコン膜１２１を残し、キャパシタのノー
ド１２２を自己整合的にパターニングして形成した後、
溝２内部の窒化シリコン膜１３１（図３（Ｇ））をホト
リソグラフィーおよびエッチングにより除去する。その
後、キャパシタの誘電体膜１４１および第３の多結晶シ
リコン膜１５１を形成した後、パターニングして、キャ
パシタのプレート１５５を形成する。
ない露出している第２の多結晶シリコン膜１２１をエッ
チングして、図４（Ｈ）に示すように、溝２の内部に第
２の多結晶シリコン膜１２１を残し、キャパシタのノー
ド１２２を自己整合的にパターニングして形成した後、
溝２内部の窒化シリコン膜１３１（図３（Ｇ））をホト
リソグラフィーおよびエッチングにより除去する。その
後、キャパシタの誘電体膜１４１および第３の多結晶シ
リコン膜１５１を形成した後、パターニングして、キャ
パシタのプレート１５５を形成する。
【００３４】次に、図４（Ｉ）に示すように、ゲート電
極３の形成工程を行なった後、所定の不純物を導入して
ソース・ドレイン領域１７０を形成する。このとき、ソ
ース・ドレイン領域１７０とキャパシタのノード１２２
が自己整合的に形成される。
極３の形成工程を行なった後、所定の不純物を導入して
ソース・ドレイン領域１７０を形成する。このとき、ソ
ース・ドレイン領域１７０とキャパシタのノード１２２
が自己整合的に形成される。
【００３５】最後に、一般的な残りの工程を経てトレン
チキャパシタメモリセルが完成する。
チキャパシタメモリセルが完成する。
【００３６】上記のような構成のトレンチキャパシタメ
モリセルおよびその製造方法にあっては、工程裕度が確
保でき、フィールド酸化シリコン膜の代わりに、周囲を
酸化シリコン膜１０２で囲まれた多結晶シリコン膜１１
１を利用する改良されたメモリセルを製作できる。
モリセルおよびその製造方法にあっては、工程裕度が確
保でき、フィールド酸化シリコン膜の代わりに、周囲を
酸化シリコン膜１０２で囲まれた多結晶シリコン膜１１
１を利用する改良されたメモリセルを製作できる。
【００３７】また、キャパシタを構成する溝２は、図１
（Ａ）に示すようにＬ字形であり、活性領域１に対して
回転対称となるように配置されているので（ＲＯＳＴ：
ローテーショナル スタックト トレンチ キャパシタ(ro
tational stacked trench capacitor)セル）、ノードの
端部と活性領域１の端部がコンタクト部１２０で相接す
るようになり、各キャパシタは、溝２の内壁に形成した
第５の酸化シリコン膜１０２によりシリコン基板１００
と絶縁分離される。
（Ａ）に示すようにＬ字形であり、活性領域１に対して
回転対称となるように配置されているので（ＲＯＳＴ：
ローテーショナル スタックト トレンチ キャパシタ(ro
tational stacked trench capacitor)セル）、ノードの
端部と活性領域１の端部がコンタクト部１２０で相接す
るようになり、各キャパシタは、溝２の内壁に形成した
第５の酸化シリコン膜１０２によりシリコン基板１００
と絶縁分離される。
【００３８】また、キャパシタの溝２間の最小間隔およ
びデザイン・ルールの最小の幅をｄとすると、図５、６
で示した従来のＡＳＴセルにおけるように、キャパシタ
のノード１２のコンタクト１２０とワード線３間の間隔
ａ、および溝２と活性領域１の端部間の間隔ｂを、本実
施例では、図１に示すように最小（０）にすることがで
きるので（ａ＝ｂ＝０）、ワード線３の最小ピッチＰW
は２×ｄ、活性領域１の最小ピッチＰAは３×ｄとなる
ように作製できるから、メモリセルをＡＳＴセルよりも
微細化できる。すなわち、溝２間の間隔ｄをデザイン・
ルールの最小間隔にしてメモリセルを微細化できる。ま
た、キャパシタのノード１２２のコンタクト部１２０の
形成において、側壁窒化シリコン膜６２を利用して自己
整合的に形成できるので、コンタクト抵抗のばらつきを
抑制できる。また、多結晶シリコン膜からなるノード１
２２のパターニングもまた自己整合的に行なうことがで
きる。したがって、工程が単純化でき、工程裕度を確保
できる。
びデザイン・ルールの最小の幅をｄとすると、図５、６
で示した従来のＡＳＴセルにおけるように、キャパシタ
のノード１２のコンタクト１２０とワード線３間の間隔
ａ、および溝２と活性領域１の端部間の間隔ｂを、本実
施例では、図１に示すように最小（０）にすることがで
きるので（ａ＝ｂ＝０）、ワード線３の最小ピッチＰW
は２×ｄ、活性領域１の最小ピッチＰAは３×ｄとなる
ように作製できるから、メモリセルをＡＳＴセルよりも
微細化できる。すなわち、溝２間の間隔ｄをデザイン・
ルールの最小間隔にしてメモリセルを微細化できる。ま
た、キャパシタのノード１２２のコンタクト部１２０の
形成において、側壁窒化シリコン膜６２を利用して自己
整合的に形成できるので、コンタクト抵抗のばらつきを
抑制できる。また、多結晶シリコン膜からなるノード１
２２のパターニングもまた自己整合的に行なうことがで
きる。したがって、工程が単純化でき、工程裕度を確保
できる。
【００３９】また、フィールド酸化膜を形成する代わり
に、酸化シリコン膜１０２で囲まれた多結晶シリコン膜
１１１を利用した改良した方法を用いることによって、
フィールド酸化シリコン膜により活性領域が縮小される
問題を解決できる。
に、酸化シリコン膜１０２で囲まれた多結晶シリコン膜
１１１を利用した改良した方法を用いることによって、
フィールド酸化シリコン膜により活性領域が縮小される
問題を解決できる。
【００４０】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
メモリセルの微細化を達成し、かつ、コンタクト抵抗の
ばらつきが生じず、工程が単純で、工程裕度が確保でき
るトレンチキャパシタメモリセルおよびその製造方法を
提供できる。
メモリセルの微細化を達成し、かつ、コンタクト抵抗の
ばらつきが生じず、工程が単純で、工程裕度が確保でき
るトレンチキャパシタメモリセルおよびその製造方法を
提供できる。
【図１】（Ａ）は、本発明の一実施例のトレンチキャパ
シタメモリセルのレイアウトを示す図、（Ｂ）は、
（Ａ）のトレンチキャパシタメモリセルのＡ−Ａ′切断
線およびＢ−Ｂ′切断線における部分断面図である。
シタメモリセルのレイアウトを示す図、（Ｂ）は、
（Ａ）のトレンチキャパシタメモリセルのＡ−Ａ′切断
線およびＢ−Ｂ′切断線における部分断面図である。
【図２】（Ａ）〜（Ｄ）は、図１のトレンチキャパシタ
メモリセルの製造方法を示す工程断面図である。
メモリセルの製造方法を示す工程断面図である。
【図３】（Ｅ）〜（Ｇ）は、図１のトレンチキャパシタ
メモリセルの製造方法を示す工程断面図である。
メモリセルの製造方法を示す工程断面図である。
【図４】（Ｈ）、（Ｉ）は、図１のトレンチキャパシタ
メモリセルの製造方法を示す工程断面図である。
メモリセルの製造方法を示す工程断面図である。
【図５】従来のＡＳＴセルのレイアウトを示す図であ
る。
る。
【図６】（ａ）〜（ｃ）は、図５のＡＳＴセルの製造方
法を示す工程断面図である。
法を示す工程断面図である。
１…活性領域、２…溝、３…ワード線（ゲート電極）、
５１…酸化シリコン膜、６１…第１の窒化シリコン膜、
６２…第２の窒化シリコン膜、７１…ホトレジスト膜、
９１…酸化シリコン膜、９２…側壁酸化シリコン膜（第
２の酸化シリコン膜）、９３…第４の酸化シリコン膜、
１００…シリコン基板、１０１…第３の酸化シリコン
膜、１０２…第５の酸化シリコン膜、１１１…第１の多
結晶シリコン膜、１２１…第２の多結晶シリコン膜、１
２２…キャパシタのノード、１３１…窒化シリコン膜、
１４１…キャパシタの誘電体膜、１５１…第３の多結晶
シリコン膜、１５５…キャパシタのプレート、１６０…
絶縁膜、１７０…ソース・ドレイン領域。
５１…酸化シリコン膜、６１…第１の窒化シリコン膜、
６２…第２の窒化シリコン膜、７１…ホトレジスト膜、
９１…酸化シリコン膜、９２…側壁酸化シリコン膜（第
２の酸化シリコン膜）、９３…第４の酸化シリコン膜、
１００…シリコン基板、１０１…第３の酸化シリコン
膜、１０２…第５の酸化シリコン膜、１１１…第１の多
結晶シリコン膜、１２１…第２の多結晶シリコン膜、１
２２…キャパシタのノード、１３１…窒化シリコン膜、
１４１…キャパシタの誘電体膜、１５１…第３の多結晶
シリコン膜、１５５…キャパシタのプレート、１６０…
絶縁膜、１７０…ソース・ドレイン領域。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−260853（ＪＰ，Ａ)
特開 昭54−590（ＪＰ，Ａ)
特開 平１−192165（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (2)
- 【請求項１】半導体基板の予め決められた部分上にトラ
ンジスタを有する活性領域と、 上記半導体基板の表面より低い予め決められた深さに、
上記活性領域以外の上記半導体基板に溝を掘ることによ
り形成されたフィールド領域と、 上記フィールド領域における上記活性領域の１つの側に
接続された位置に形成されたキャパシタ用の溝領域と、 上記溝領域以外の上記フィールド領域において絶縁層に
より絶縁された多結晶シリコンプラグとを有し、 上記キャパシタ用の溝領域は、平面形状においてＬ字形
に形成され、上記活性領域に対して回転対称となるよう
に配置され、 上記トランジスタのソース領域と上記キャパシタとは上
記溝領域において接続され、 各キャパシタは、上記溝の内壁上に形成された絶縁層に
より上記半導体基板と絶縁されていることを特徴とする
トレンチキャパシタメモリセル。 - 【請求項２】第１の酸化シリコン層（５１）、第１の窒
化シリコン層（６１）、および第２の酸化シリコン層
（９１）を連続的に形成し、その後、活性領域以外のフ
ィールド領域に形成された上記第２の酸化シリコン層
（９１）、上記第１の窒化シリコン層（６１）、および
上記第１の酸化シリコン層（５１）を除去する第１の工
程（Ａ）と、 予め決められた深さに上記フィールド領域に露出された
半導体基板（１００）をエッチングして第１の溝を形成
する第２の工程（Ｂ）と、 上記第１の溝の側壁上に、第２の窒化シリコン層（６
２）と第３の酸化シリコン層（９２）を形成する第３の
工程（Ｂ）と、 上記第１の溝の低い側上に第４の酸化シリコン層（１０
１）を形成する第４の工程（Ｃ）と、 上記第１の溝内を第１の導電層（１１１）で満たし、そ
の上に第５の酸化シリコン層（９３）を形成する第５の
工程（Ｄ）と、 上記第５の酸化シリコン層（９３）、上記第１の導電層
（１１１）、上記第４の酸化シリコン層（１０１）、お
よび上記半導体基板（１００）の予め決められた部分を
選択的にエッチングすることにより、上記第１の溝内に
第２の溝（２）を形成する第６の工程（Ｅ）と、 上記第５の酸化シリコン層（９３）、上記第２の酸化シ
リコン層（９１）、および上記第３の酸化シリコン層
（９２）を除去し、その後、上記第１の導電層（１１
１）の外側上に第６の酸化シリコン層（１０２）を形成
する第７の工程（Ｆ）と、 上記第１の窒化シリコン層（６１）と上記第２の窒化シ
リコン層（６２）の露出された部分を除去し、上記第１
および第２の溝（２）の内壁および低い側上に、予め決
められた厚さに第２の導電層（１２１）を形成し、キャ
パシタのノード（１２２）とコンタクト部（１２０）を
形成する第８の工程（Ｇ、Ｈ）と、 上記キャパシタのノード（１２２）上に誘電体層（１４
１）とプレート（１５５）を形成する第９の工程（Ｈ）
とを有することを特徴とするトレンチキャパシタメモリ
セルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991-17940 | 1991-10-12 | ||
| KR1019910017940A KR940006681B1 (ko) | 1991-10-12 | 1991-10-12 | 스택트렌치 셀 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218335A JPH05218335A (ja) | 1993-08-27 |
| JP3424946B2 true JP3424946B2 (ja) | 2003-07-07 |
Family
ID=19321139
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27282092A Expired - Fee Related JP3424946B2 (ja) | 1991-10-12 | 1992-10-12 | トレンチキャパシタメモリセルおよびその製造方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR940006681B1 (ja) |
| DE (1) | DE4233486B4 (ja) |
| TW (1) | TW221519B (ja) |
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| US6310384B1 (en) | 1993-07-02 | 2001-10-30 | Hitachi, Ltd. | Low stress semiconductor devices with thermal oxide isolation |
| US5595926A (en) * | 1994-06-29 | 1997-01-21 | Industrial Technology Research Institute | Method for fabricating a DRAM trench capacitor with recessed pillar |
| KR100206885B1 (ko) * | 1995-12-30 | 1999-07-01 | 구본준 | 트렌치 캐패시터 메모리셀 제조방법 |
| KR100223865B1 (ko) * | 1996-06-10 | 1999-10-15 | 구본준 | 커패시터의 구조 및 제조방법 |
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| US5963814A (en) * | 1997-10-28 | 1999-10-05 | Micron Technology, Inc. | Method of forming recessed container cells by wet etching conductive layer and dissimilar layer formed over conductive layer |
| US6583457B1 (en) * | 1997-10-28 | 2003-06-24 | Micron Technology, Inc. | Recessed container cells and method of forming the same |
| US6140175A (en) * | 1999-03-03 | 2000-10-31 | International Business Machines Corporation | Self-aligned deep trench DRAM array device |
| JP3580719B2 (ja) * | 1999-03-03 | 2004-10-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
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| DE10144343A1 (de) * | 2001-09-10 | 2003-03-27 | Perkinelmer Optoelectronics | Sensor zum berührugslosen Messen einer Temperatur |
| KR100753122B1 (ko) * | 2002-06-29 | 2007-08-29 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
| JPH0665225B2 (ja) * | 1984-01-13 | 1994-08-22 | 株式会社東芝 | 半導体記憶装置の製造方法 |
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| JPS61179568A (ja) * | 1984-12-29 | 1986-08-12 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US4900693A (en) * | 1987-12-21 | 1990-02-13 | United Technologies | Process for making polysilicon field plate with improved suppression of parasitic transistors |
| JPH0287571A (ja) * | 1988-09-26 | 1990-03-28 | Hitachi Ltd | 半導体記憶装置 |
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| JPH05175452A (ja) * | 1991-12-25 | 1993-07-13 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
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- 1991-10-12 KR KR1019910017940A patent/KR940006681B1/ko not_active IP Right Cessation
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