JPH05175452A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＲＡＭのメモリセルのキャパシタ容量を増
大させることである。 【構成】 １トランジスタと１キャパシタとからなるメ
モリセルにおいて、キャパシタはトランスファーゲート
トランジスタ４のゲート電極およびワード線の上部に延
在するスタックトタイプキャパシタ領域と、素子分離用
のフィールド分離膜中に形成された溝部の内部に延在す
るトレンチタイプキャパシタ領域とを有する。トレンチ
タイプキャパシタ領域はフィールド分離膜上を延びる１
対のワード線の間に形成される。隣接するキャパシタの
各々のストレージノードは、溝の底面上で分離される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にスタックトタイプキャパシタの容量の増大が可
能な半導体記憶装置のメモリセルの構造およびその製造
方法に関するものである。

【０００２】

【従来の技術】従来の半導体記憶装置においては、集積
回路を構成する受動素子としてキャパシタが広く用いら
れている。このようなキャパシタを有する半導体記憶装
置の一例として、ダイナミック型ＲＡＭ（Random Acces
s Memory: 以下ＤＲＡＭと称す）について説明する。

【０００３】図１６は、ＤＲＡＭのメモリセルの等価回
路図である。図１６を参照して、１つのメモリセルは、
１つのＭＯＳ（Metal Oxide Semiconductor ）トランジ
スタと１つのキャパシタとを備える。ＭＯＳトランジス
タ４の一方のソース・ドレイン領域にはビット線１６が
接続され、他方のソース・ドレイン領域にはキャパシタ
３が接続される。また、ゲート電極にはワード線１０が
接続されている。

【０００４】メモリセルへのデータの書込時において
は、ワード線１０に所定電位が印加されることによって
ＭＯＳトランジスタ４が導通し、ビット線１６から供給
される電荷がキャパシタ３に蓄えられる。逆に、データ
の読出時には、ワード線１０に所定電位が印加されるこ
とによってＭＯＳトランジスタ４が導通し、キャパシタ
３に蓄えられていた電荷がビット線１６を通して取出さ
れる。

【０００５】図１５は、従来のスタックトタイプキャパ
シタを有するＤＲＡＭのメモリセルの平面構造図であ
り、図１４は、図１５の中の切断線Ｙ−Ｙに沿った方向
からの断面構造図である。図１４、図１５を参照して、
ｐ型シリコン基板７の主表面には、フィールド分離膜１
１が形成されている。フィールド分離膜１１はシリコン
基板上に形成される複数の半導体素子の間を絶縁分離す
るためのものであり、このフィールド分離膜１１に取囲
まれる領域が素子形成領域となる。素子形成領域には、
トランスファーゲートトランジスタ４が形成されてい
る。トランスファーゲートトランジスタ４はチャネル領
域１８の両側に位置する１対のソース・ドレイン領域
８、８と、チャネル領域１８の表面上にゲート酸化膜９
を介在して形成されたゲート電極１０を備える。ゲート
電極１０はワード線の一部から構成される。トランスフ
ァーゲートトランジスタ４の１つのソース・ドレイン領
域８にはキャパシタの下部電極（ストレージノード）１
３が接続され、他のソース・ドレイン領域８にはビット
線１６が接続されている。下部電極１３は絶縁膜１７を
介在してトランスファーゲートトランジスタ４のゲート
電極１０の表面上およびフィールド分離膜１１の上を通
過するワード線１０の表面上に延在している。下部電極
１３の表面上には誘電体層１４が形成され、さらに誘電
体層１４の表面上には上部電極（セルプレート）１５が
形成されている。このように、下部電極層がシリコン基
板の表面上に積層された構造を有するキャパシタをスタ
ックトタイプキャパシタと称する。

【０００６】上記のスタックトタイプキャパシタはゲー
ト電極１０やワード線１０の上部に絶縁層１７を介在し
て三次元的に延在させることによってキャパシタの上部
および下部電極間の対向面積を増大させてキャパシタ容
量を拡大させている。したがって、シリコン基板上方に
高く延在させることによってさらにキャパシタの容量を
拡大させることができる。しかしながら、基板上方に高
く形成しようとすると、高段差領域の表面で均一な薄膜
の形成が困難になる。このために、上記のようなスタッ
クトタイプキャパシタではＤＲＡＭの集積化がさらに進
むと、キャパシタ容量の確保が困難になるという問題を
生じた。

【０００７】そこで、さらにキャパシタの容量を拡大す
ることが可能なメモリセル構造を有するＤＲＡＭが考え
出された。図１７は、特開昭６２−１３１５６３号公報
に示されるＤＲＡＭのメモリセルの断面構造図である。
図１７に示されるメモリセルは、互いに隣接する１対の
メモリセルの間の分離領域に、シリコン基板７内部に達
する溝部２４が形成されている。溝部２４の表面および
溝部２４に隣接するシリコン基板７の表面には素子分離
用のフィールド分離膜１１が形成されている。そして、
キャパシタ３の一端はこの溝部２４の内部に延在してい
る。すなわち、キャパシタ３は従来のスタックトタイプ
キャパシタ部分と、溝２４の内部に形成されるトレンチ
キャパシタ部分とを組合わせた構造を有している。キャ
パシタ３のセルプレート１５は絶縁層２６を介在してゲ
ート電極あるいはワード線１０の表面上に延在し、さら
に溝部２４の内部に延在している。そして、ストレージ
ノード１３は誘電体層１４を介在してセルプレート１５
の表面上に形成され、溝部２４の内部で互いに隣接する
ストレージノードと分離されている。また、ストレージ
ノード１３の一部はセルプレート１５に形成された開口
部を通してトランスファーゲートトランジスタ４の１つ
のソース・ドレイン領域８に接続されている。

【０００８】

【発明が解決しようとする課題】図１７に示すメモリセ
ルキャパシタは、いわゆるトレンチキャパシタ部分を新
たに追加したことによりキャパシタ容量の拡大を図るこ
とができる。しかしながら、図１７に示すキャパシタ
は、図１４に示されるスタックトタイプキャパシタに比
べて、セルプレート１５とストレージノード１３とが上
下逆方向に形成されている。このために、トランスファ
ーゲートトランジスタ４のゲート電極１０とストレージ
ノード１３のコンタクト部との間にセルプレート１５の
一部が介在する構造となり、ストレージノード１３に接
続されるソース・ドレイン領域８の幅が大きくなる。ソ
ース・ドレイン領域８の幅が広がると、いわゆるソフト
エラーが生じやすくなる。また、メモリセルの構造の微
細化を妨げる要因となる。さらに、図１７に示すメモリ
セルは、構造の微細化を妨げる他の要因を含んでいる。
その１つは、溝２４の内部表面に厚いフィールド分離膜
１１が形成されていることである。このために、フィー
ルド分離膜１１に囲まれた溝部の内部にキャパシタを延
在させようとする場合には、溝２４の幅を大きく形成す
る必要がある。さらに、第２の要因としては、溝２４の
内部に延在したストレージノード１３の端部をセルプレ
ート１５で積層するように構成していることである。こ
のような構造は、溝２４の内部でストレージノード１
３、誘電体層１４およびセルプレート１５が多数積層さ
れるため、溝２４の幅を大きくする必要がある。すなわ
ち、図１７に示すメモリセルは、キャパシタの容量を増
大することができる一方で、素子構造の微細化が困難と
なり、高集積化を阻害する状況が生じることが問題とな
った。

【０００９】したがって、この発明は、上記のような問
題点を解消するためになされたもので、高集積化された
メモリセルにおいて、十分なキャパシタ容量を確保し得
るメモリセル構造を有する半導体記憶装置を提供するこ
とを目的とする。

【００１０】さらに、この発明の他の目的は、いわゆる
トレンチキャパシタ部分を有するスタックトタイプキャ
パシタを備えた半導体記憶装置の製造方法を提供するこ
とである。

【００１１】

【課題を解決するための手段】請求項１に係る発明によ
る半導体記憶装置は、主表面を有する半導体基板と、半
導体基板の主表面に形成された分離絶縁層と、半導体基
板の主表面に形成され、分離絶縁層によって互いに分離
された第１および第２不純物領域とを有する。さらに、
分離絶縁層の領域内には、分離絶縁層の表面から半導体
基板の内部に向かって延びる、内側面および底面を有す
る溝部が形成されている。さらに、該半導体記憶装置
は、第１不純物領域に接続され、分離絶縁層の表面上に
延在した第１の部分と溝部の内部に延在した第２の部分
とを有する第１下部電極と、第２不純物領域に接続さ
れ、分離絶縁層の表面上に延在した第３の部分と、溝部
の内部に延在し第１下部電極の第２の部分と絶縁された
第４の部分とを有する第２下部電極とを備える。第１下
部電極の表面上には第１誘電体層が形成され、第２下部
電極の表面上には第２誘電体層が形成されている。さら
に、第１誘電体層および第２誘電体層の表面上には単一
層からなる上部電極層が形成されている。

【００１２】請求項２に係る半導体記憶装置の製造方法
は、以下の工程を備える。まず、半導体基板の主表面上
に分離絶縁層を形成する。次に、半導体基板の主表面に
不純物をイオン注入することによって分離絶縁層に分離
される第１および第２不純物領域を形成する。さらに、
分離絶縁層の領域内に、半導体基板の内部に達する溝部
を形成する。そして、半導体基板の主表面上の全面に導
電層を形成し、パターニングすることによって第１不純
物領域に接続され溝部の内部に延在する第１下部電極
と、第２不純物領域に接続され溝部の内部に延在する第
２下部電極層を形成する。さらに、第１下部電極および
第２下部電極の表面上に誘電体層を形成する。そして、
誘電体層の表面上に第２導電層を形成し、パターニング
することによって第１下部電極と第２下部電極との上部
に単一層からなる上部電極層を形成する。

【００１３】

【作用】この発明による半導体記憶装置は、半導体基板
上に積層されたいわゆるスタックトタイプキャパシタ部
分と、さらに分離絶縁層の領域内に形成した溝部の内部
にスタックトタイプキャパシタを延在して形成したいわ
ゆるトレンチキャパシタ部分とを有するため、キャパシ
タ容量を増大することができる。

【００１４】また、溝部の内部では、互いに分離された
第１および第２下部電極と単一層の上部電極とが積層さ
れるため、従来のトレンチタイプキャパシタ、たとえば
図１７に示すようなトレンチタイプキャパシタに比べて
溝部の幅を狭く形成することが可能となる。

【００１５】

【実施例】以下、この発明の一実施例について図を用い
て詳細に説明する。

【００１６】図１は、この発明の実施例によるＤＲＡＭ
のメモリセルの平面構造図であり、図２は、図１中の切
断線Ｘ−Ｘに沿った方向からの断面構造図である。図２
においては、ほぼ２ビット分のメモリセルが図示されて
いる。図１および図２を参照て、ｐ型シリコン基板７の
表面上には互いに平行に延びた複数のワード線１０、１
０と、このワード線１０に直交する方向に延びる複数の
ビット線１６、１６が形成されている。また、ｐ型シリ
コン基板７の主表面は隣接する複数のメモリセル間を分
離するためのフィールド分離膜１１が形成されている。
図１において、フィールド分離膜１１と活性領域との境
界線Ｂが二点鎖線を用いて示されている。

【００１７】１つのメモリセルは、１つのトランスファ
ーゲートトランジスタ４と、１つのキャパシタ３とから
構成されている。トランスファーゲートトランジスタ４
はｐ型シリコン基板７の主表面に形成された１対のソー
ス・ドレイン領域８、８と、このソース・ドレイン領域
８、８の間に位置するチャネル領域１８およびチャネル
領域１８の表面上にゲート酸化膜９を介在して形成され
たゲート電極１０とを備えている。ゲート電極１０ある
いはフィールド分離膜１１の表面上に延在するワード線
１０の表面は絶縁層１７に覆われている。

【００１８】キャパシタ３はスタックトタイプキャパシ
タ領域３ａとトレンチタイプキャパシタ領域３ｂとから
構成される。キャパシタ３は、コンタクト部Ｃ１を通し
てトランスファーゲートトランジスタ４の一方のソース
・ドレイン領域８に接続される下部電極（ストレージノ
ード）１３と、下部電極１３の表面上に形成される誘電
体層１４と、誘電体層１４の表面上を覆う上部電極（セ
ルプレート）１５とから構成される。下部電極１３はス
タックトタイプキャパシタ領域３ａにおいて、ゲート電
極１０の上部からフィールド分離膜１１上のワード線１
０の上部に延在し、かつトレンチタイプキャパシタ領域
３ｂにおいては、溝２４の内部に延在している。そし
て、溝２４の底部表面上において隣接するキャパシタの
下部電極１３と分離されている。上部電極１５は、複数
のメモリセルが配列されるメモリセルアレイ全面に単一
層として形成されており、ビット線コンタクト部Ｃ２の
形成される場所にのみ開口部Ａが形成されている。そし
て、溝２４の内部においては互いに隣接するメモリセル
のキャパシタの下部電極１３、１３間を完全に埋めつく
している。したがって、溝２４の上部では比較的平坦な
表面に形成されている。溝２４はフィールド分離膜１１
の領域内であって、かつ２つのワード線１０、１０の間
に形成されている。溝２４の内表面および底面にはフィ
ールド分離膜１１より薄い絶縁膜２５が形成されてい
る。この絶縁膜２５によってｐ型シリコン基板７とキャ
パシタの下部電極１３との間の絶縁性が確保されてい
る。一例として、図２の中央に示されるフィールド分離
膜１１の幅が約４〜５μｍ程度の場合、溝２４の幅は
１．５〜２μｍ程度に形成される。

【００１９】ビット線１６はメモリセルの表面を覆う層
間絶縁層１９の表面上に形成されている。層間絶縁層１
９は、たとえばＴＥＯＳ（Tetraethyl Orthosilecate）
膜などから構成される。ビット線１６は層間絶縁層１９
中のコンタクトホールを通してトランスファーゲートト
ランジスタ４の一方のソース・ドレイン領域８に接続さ
れる。ソース・ドレイン領域８はビット線１６の接続部
分に高濃度の不純物領域８ｂが形成されており、これに
よりコンタクト抵抗が低減される。ビット線１６は、多
結晶シリコン層１６ａとその表面上に形成されるタング
ステンシリサイド層１６ｂの２層構造から構成される。
ビット線１６の表面上は第２層間絶縁層２０によって覆
われている。

【００２０】次に、図２に示すＤＲＡＭのメモリセルの
製造工程について説明する。図３ないし図１３は、メモ
リセルの製造工程（第１工程ないし第１１工程）を順に
示す断面構造図である。まず、図３に示すように、ｐ型
シリコン基板７の主表面にＬＯＣＯＳ（local Oxidatio
n of Silicon）法を用いてフィールド分離膜１１を形成
する。

【００２１】次に、図４に示すように、ｐ型シリコン基
板７の主表面にたとえば熱酸化法を用いてゲート酸化膜
９を形成する。さらに、ゲート酸化膜９の表面上にたと
えばＣＶＤ（Chemical Vapor Deposition ）法を用いて
多結晶シリコン層を形成し、フォトリソグラフィ法およ
びエッチング法を用いて所定の形状にパターニングす
る。これにより、ゲート電極（ワード線）１０が形成さ
れる。さらに、ゲート電極１０をマスクとしてｐ型シリ
コン基板７表面にｎ型不純物３０をイオン注入し、ソー
ス・ドレイン領域８ａ、８ａを形成する。

【００２２】さらに、図５に示すように、ゲート電極１
０の周囲に絶縁層１７を形成する。絶縁層１７はビット
線に接続されるべきソース・ドレイン領域８ａの表面上
を覆うように形成される。さらに、絶縁層１７の表面上
に開口部を有するレジストパターン２１を形成する。レ
ジストパターン２１の開口部は、フィールド分離膜１１
中に形成すべき溝の平面形状を規定する。そして、この
レジストパターン２１をマスクとしてフィールド分離膜
１１およびｐ型シリコン基板７をエッチングする。この
エッチングにより形成される溝２４はたとえば溝幅が
１．５〜２μｍ、深さが４〜５μｍの角柱状に形成され
る。

【００２３】さらに、図６に示すように、熱酸化法を用
いて溝２４の内表面および底面に膜厚５００〜１０００
Åの熱酸化膜２５を形成する。

【００２４】さらに、図７に示すように、レジストパタ
ーン２１を除去した後、全面にたとえばＣＶＤ法を用い
て多結晶シリコン層１３を膜厚１５００〜２０００Å程
度堆積する。

【００２５】そして、図８に示すように、多結晶シリコ
ン層１３の表面上にレジストパターン２２を形成する。
そしてレジストパターン２２をマスクとして多結晶シリ
コン層１３を選択的にエッチングする。この工程によ
り、キャパシタの下部電極１３が形成される。下部電極
１３は溝２４の底面上において隣接する下部電極１３と
分離される。

【００２６】次に、図９に示すように、レジストパター
ン２２を除去した後、再びＣＶＤ法を用いて膜厚１００
〜３００Å程度の窒化膜を形成し、所定の形状にパター
ニングする。さらに、窒化膜の表面を酸化してシリコン
窒化膜とシリコン酸化膜の２層構造からなる誘電体層１
４を形成する。さらに、全面にたとえばＣＶＤ法を用い
て多結晶シリコン層を形成し、所定の形状にパターニン
グする。この工程により、キャパシタの上部電極１５が
形成される。

【００２７】さらに、図１０に示されるように、レジス
トパターン２３を形成し、レジストパターン２３をマス
クとしてソース・ドレイン領域８ａの上部に位置する絶
縁層１７中に開口部を形成する。

【００２８】さらに、図１１に示すように、絶縁層１７
中に形成された開口部を通してｎ型不純物イオン３１を
ｐ型シリコン基板７表面にイオン注入する。これによっ
て高濃度のｎ型不純物領域８ｂが形成される。

【００２９】さらに、図１２に示すように、全面にたと
えばＴＥＯＳ膜からなる層間絶縁層１９を厚く形成し、
平坦化する。そして、フォトリソグラフィ法およびエッ
チング法を用いてソース・ドレイン領域８ｂに達する開
口部を形成する。

【００３０】さらに、図１３に示すように、層間絶縁層
１９およびｎ型不純物領域８ｂの表面上に多結晶シリコ
ン層１６ａを形成する。さらに、多結晶シリコン層１６
ａの表面上にタングステンシリサイド層１６ｂを形成
し、所定の形状にパターニングする。これによりビット
線１６が形成される。さらに、全面を厚い第２層間絶縁
層２０で覆う。

【００３１】以上の工程により、ＤＲＡＭのメモリセル
が完成する。なお、上記実施例においては、キャパシタ
３のトレンチタイプキャパシタ領域３ｂは角柱状の溝部
２４の内部に形成する例について説明したが、溝部２４
の形状はこれに限定されるものではなく、たとえば円柱
状、楕円柱状、あるいはＶ字溝形状などであってもかま
わない。

【００３２】

【発明の効果】このように、この発明による半導体記憶
装置は、隣接するメモリセル間を分離するフィールド分
離膜中に溝部を形成し、この溝部の内部にスタックトタ
イプキャパシタの一部を延在していわゆるトレンチタイ
プキャパシタ領域を構成したことにより、メモリセル領
域を増大させることなく、キャパシタ容量を増大するこ
とができる。

【図面の簡単な説明】

【図１】この発明の実施例によるＤＲＡＭのメモリセル
の平面構造図である。

【図２】図１中の切断線Ｘ−Ｘに沿った方向からのメモ
リセルの断面構造図である。

【図３】図２に示すＤＲＡＭのメモリセルの製造工程の
第１工程を示す断面構造図である。

【図４】図２に示すＤＲＡＭのメモリセルの製造工程の
第２工程を示す断面構造図である。

【図５】図２に示すＤＲＡＭのメモリセルの製造工程の
第３工程を示す断面構造図である。

【図６】図２に示すＤＲＡＭのメモリセルの製造工程の
第４工程を示す断面構造図である。

【図７】図２に示すＤＲＡＭのメモリセルの製造工程の
第５工程を示す断面構造図である。

【図８】図２に示すＤＲＡＭのメモリセルの製造工程の
第６工程を示す断面構造図である。

【図９】図２に示すＤＲＡＭのメモリセルの製造工程の
第７工程を示す断面構造図である。

【図１０】図２に示すＤＲＡＭのメモリセルの製造工程
の第８工程を示す断面構造図である。

【図１１】図２に示すＤＲＡＭのメモリセルの製造工程
の第９工程を示す断面構造図である。

【図１２】図２に示すＤＲＡＭのメモリセルの製造工程
の第１０工程を示す断面構造図である。

【図１３】図２に示すＤＲＡＭのメモリセルの製造工程
の第１１工程を示す断面構造図である。

【図１４】従来のＤＲＡＭのメモリセルの断面構造図で
ある。

【図１５】従来のＤＲＡＭのメモリセルの平面構造図で
ある。

【図１６】一般的なＤＲＡＭのメモリセルの等価回路図
である。

【図１７】従来の他の例によるＤＲＡＭのメモリセルの
断面構造図である。

【符号の説明】

３ キャパシタ ３ａ スタックトタイプキャパシタ領域 ３ｂ トレンチタイプキャパシタ領域 ４ トランスファーゲートトランジスタ ７ シリコン基板 １０ ゲート電極（ワード線） １１ フィールド分離膜 １３ 下部電極（ストレージノード） １４ 誘電体層 １５ 上部電極（セルプレート） １６ ビット線 ２４ 溝部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された分離絶縁層と、 前記半導体基板の主表面に形成され、前記分離絶縁層に
   よって互いに分離された第１および第２不純物領域と、 前記分離絶縁層の表面から前記半導体基板の内部に向か
   って形成され、内側面および底面を有する溝部と、 前記第１不純物領域に接続され、前記分離絶縁層の表面
   上に延在した第１の部分と、前記溝部の内部に延在した
   第２の部分とを有する第１下部電極と、 前記第２不純物領域に接続され、前記分離絶縁層の表面
   上に延在した第３の部分と、前記溝部の内部に延在し前
   記第１下部電極の前記第２の部分と絶縁された第４の部
   分とを有する第２下部電極と、 前記第１下部電極の表面上に形成された第１誘電体層
   と、 前記第２下部電極の表面上に形成された第２誘電体層
   と、 前記第１誘電体層および前記第２誘電体層の表面上に形
   成された単一層からなる上部電極層とを備えた、半導体
   記憶装置。
2. 【請求項２】 キャパシタを有する半導体記憶装置の製
   造方法であって、 半導体基板の主表面上に分離絶縁層を形成する工程と、 前記半導体基板の主表面に不純物をイオン注入すること
   によって、前記分離絶縁層によって分離された第１およ
   び第２不純物領域を形成する工程と、 前記分離絶縁層の領域内に前記半導体基板の内部に達す
   る溝部を形成する工程と、 前記半導体基板の主表面上の全面に導電層を形成し、パ
   ターニングすることによって、前記第１不純物領域に接
   続され、かつ前記溝部の内部に延在する第１下部電極層
   と、前記第２不純物領域に接続され、かつ前記溝部の内
   部に延在する第２下部電極層とを形成する工程と、 前記第１下部電極および前記第２下部電極層の表面上に
   誘電体層を形成する工程と、 前記誘電体層の表面上に第２導電層を形成し、パターニ
   ングすることによって前記第１下部電極と前記第２下部
   電極との上部に単一層からなる上部電極層を形成する工
   程とを備えた、半導体記憶装置の製造方法。