KR0179799B1 - 반도체 소자 구조 및 그 제조방법 - Google Patents

반도체 소자 구조 및 그 제조방법 Download PDF

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Abstract

본 발명에 의한 반도체 소자 및 그 제조방법은, 비트라인 연결선이 형성되어 있는 기판 상에 절연막을 형성하는 제1 공정과 : 상기 절연막 표면이 소정 부분 노출되도록 상기 절연막 상에 활성층을 형성하는 제2 공정과 : 상기 활성층 상에 게이트 전극을 형성하는 제3 공정과 : 상기 게이트 전극을 마스크로 이온주입을 실시하여 상기 게이트 전극 좌/우측 하부의 활성층 내에 제1 불순물영역 및 제2 불순물영역을 형성하는 제4 공정과 : 상기 게이트 전극과 제1 및 제2 불순물영역을 포함한 절연막 상에 층간절연막을 형성하는 제5 공정과 : 상기 층간절연막 상에 제2 내지 제5 공정을 복수회 실시하는 제6 공정과 : 사진식간공정으로, 상기 제2 불순물영역이 소정 부분 노출되도록 상기 층간절연막을 식각하는 제7 공정과 : 노출된 상기 제2 물순물영역과 층간절연막 상에 유전체막을 형성하는 제8 공정과 : 상기 유전체막 표면이 둘러쌓이도록 상기절연막 상에 플레이트 전극을 형성하는 제9 공정과 : 상기 비트라인 연결선 표면이 소정 부분 노출되도록 층간절연막과 제1 불순물영역을 식각하여 비트라인 접촉창을 형성하는 제10 공정 및 : 상기 비트라인 접촉창을 포함한 층간절연막 상의 소정 부분에 비트라인을 형성하는 제11 공정으로 이루어져, 1) 다수의 셀을 동일한 점유면적 내에 형성할 수 있게 되므로 셀 배열 면적을 줄일 수 있게 되어 소자의 고집적화를 기할 수 있으며, 2) 트랜스퍼 트랜지스터 및 캐패시터의 스토리지 노드 전극이 절연막 상에 형성되므로 기존의 경우에 비해 소자 격리를 용이하게 실시할 수 있고, 3) 스토리지 노드 전극의 여러면을 캐패시터로 사용할 수 잇어 캐패시터의 단위 면적당 정전용량을 증가시킬 수 있으며, 4) 트랜스퍼 트랜지스터의 소오스/드레인 영역과 스토리지 노드 전극이 동일층 내에 형성되므로 접촉저항에 의한 동작속도의 지연을 방지할 수 있고, 5) 캐패시터의 스토리지 노드 전극이 절연막에 의해 격리되어 기판과의 접합을 형성하지 않으므로 누설전류 성분이 크게 줄어데이타 보존특성을 향상시킬 수 있게 된다.

Description

반도체 소자 및 그 제조방법
제1도는 종래 기술에 의해 제조된 디램 셀 구조를 도시한 단면도,
제2도는 제1도에 도시된 디렘 셀의 등가회로도,
제3도는 본 발명에 의해 제조된 디렘 셀 구조를 도시한 단면도,
제4(a)도는 내지 제4(e)도는 제3도에 도시된 디렘 셀의 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
100 : 기판 102,102' : 제1 및 제2 절연막
104 : 비트라인 연결선 106 : 활성충
106a : 제1 불순물영역 106b : 제2 불순물영역
108 : 게이트 전극 110 : 층간절연막
112 : 게이트 패턴 114 : 유전체막
116 : 플레이트 전극 118 : 비트라인
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 고집적화 및 빠른 동작속도를 구현할 수 있는 메모리 셀을 구비한 반도체 소자 및 그 제조방법에 관한 것이다.
종래 일반적으로 사용되어 오던 디램(dynamic random access memory: 이하 DRAM이라 한다) 셀은 제1도 및 제2도에 도시된 단면도와 그 등가회로도에서 알 수 있듯이, 실리콘 기판(1) 내의 소정 부분에 p형 불순물 도우핑(doping) 공정을 통하여 제조된 p웰(2)이 형성되어 있으며, 상기 p웰(2)이 형성된 기판 상에는 능동소자가 형성될 액티브영역과 소자격리영역을 구분하기 위하여, 필드 절연 도우핑층(3)을 구비한 필드산화막(4)이 서로 소정 간격 이격되도록 형성되어 있고, 상기 기판 상의 액티브영역과 소자격리영역 소정 부분에는 스위칭 트랜지스터인 복수개의 워드라인(6') 및 트랜스퍼 트랜스퍼 게이트 전국(6)이 형성되어 있으며, 상기 스위칭 트랜지스터에는 하부 절연막(10)을 사이에 두고 스토리지 노드 전국(7)과 유전체막(8) 및 플레이트 전극(9)으로 이루어진 캐패시터(a)가 결합되어 있고, 상기 캐피시터(a) 사이에는 상기 캐패시터 상에 형성된 상부 기판 상의 액티브영역과 소자격리영역 소정 부분에는 스위칭 트랜지스터인 복수개의 워드라인(6') 및 트랜지스터 게이트 전극(6)이 형성되어 있으며, 상기 스위칭 트랜지스터에는 하부 절연막(10)을 사이에 두고 스토리지 노드 전극(7)과 유전체막(8) 및 플레이트 전극(9)으로 이루어진 캐패시터(a)가 결합되어 있고, 상기 캐패시터(a) 사이에는 상기 캐패시터 상에 형성된 상부 절연막(10')을 통하여 스위칭 트랜지스터 사이의 절연막 표면이 노출되도록 접촉창이 형성되어 있으며, 상기 접촉창을 포함한 상부 절연막(10') 상에는 비트라인(11)이 형성되어 있는 구조로 이루어져 있다.
따라서, 상기 DRAM 셀은 제2도의 등가회로에서 알 수 있듯이 다음과 같이 동작된다.
즉, 저장할 데이터를 해당되는 비트라인(11)에 전압으로 인가하고, 해당되는 워드라인(6')에 트랜스퍼 드랜지스터 게이트 전극(6)의 문전압이상이 되는 전압을 인가하면 트랜지스터가 온(on) 상태로 되면서 셀의 캐패시터(a)에 데이터가 저장된다. 일단, 데이터를 저장하면 워드라인(6')의 전압을 낮추어 데이터가 빠져 나가지 않도록 해주고, 저장된 데이터를 읽을 경우에는 다시 해당되는 워드라인(6')에 전압을 인가하여 셀 캐패시터(a)에 축적된 전하가 비트리인(11)을 통해 이와 연결된 센스증폭기(sence amplifier)에 전달되도록 한다. 이러한 일련의 과정을 통하여 정보저장 및 판독이 이루어지게 된다.
그러나, 상기와 같은 구조를 가지도록 DRAM 셀을 제조할 경우에는 1) 실리콘 기판(1)에 p웰(2) 및 소자격리영역(예컨대, 필드 절연 도우핑층(3)을 구비한 필드산화막(4)을 형성하므로 소자간의 격리가 쉽지 않고, 2) 스의칭 트랜지스터가 실리콘 기판(1) 상에만 형성되므로 셀 배열 면적이 커지며, 3) 스토리지 노드 전극(7)의 한면 만이 캐패시터(a)의 역할을 하므로 단위 셀 면적 당의 캐패시터 용량이 제한되고, 4) 스위칭 드랜지스터와 스토리지 노드(7) 전극 연결부(도면 상에서 b 부분)의 접촉저항에 의해 동작속도가 지연되며, 5) 스토리지 노드 전극(7)의 접합부에서 누설전류(leackage ourrent)가 발생하여 데이터를 잃을 수 있는 등의 단점을 가지게 된다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, 기판에 대하여 수직 방향으로 비트라인을 형성한 뒤, 그 비트라인에 연결된 복수의 활성층에 캐피시터가 형성되도록 디렘 메모리 셀을 제조하므로써, 고집적화 및 빠른 동작속도를 구현할 수 있도록 한 반도체 소자 및 그 제조방법을 제공함에 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판과: 상기 기판상에 대하여 수직 방향으로 형성된 비트라인과: 상기 비트라인에 각각 연결되며, 수직방향으로 소정 간격을 두고 서로 평행하게 이격되도록 형성된 복수의 활성층과: 상기 복수의 활성층 상에 형성된 복수의 게이트 전극과: 상기 복수의 게이트 전극일측 하부의 활성층 내에 각각 형성되며, 비트라인과 연결된 제1 불순물영역과: 상기 게이트 전극 다른측 하부의 상기 활성층 내에 각각 형성된 제2 불순물영역과: 상기 제2 불순물영역의 소정 부분 노출되도록 게이트 전극이 형성되어 있는 활성층 사이에 각각 형성된 층산절연막과: 표면이 노출된 상기 제2 불순물영역과 층간절연막 상에 형성된 유전체막 및: 상기 유전체막 상에 형성된 플레이트 전극으로 이루어진 것을 특징으로 한다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법은 비트라인 연결선이 형성되어 잇는 기판 상에 절연막을 형성하는 제1 공정과: 상기 절연막 표면이 소정 부분 노출되도록 상기절연막 상에 활성층을 형성하는 제2 공정과: 상기 활성층 상에 게이트전극을 형성하는 제3 공정과: 상기 게이트 전극을 마스크로 이온주입을 실시하여 상기 게이트 전극 좌/우측 하부의 활성층 내에 제1 불순물영역 및 제2 불순물영역을 형성하는 제4 공정과: 상기 게이트 전극과 제1 및 제2 불순물영역을 포함한 절연막 상에 층간절연막을 형성하는 제5공정과: 상기 층간절연막 상에 제2 내지 제5 공정을 복수회 실시하는 제6 공정과: 사진식각공정으로, 상기 제2 불순물영역이 소정 부분 노출되도록 상기 층간절연막을 식각하는 제7 공정과: 노출된 상기 제2 불순물영역과 층간절연막 상에 유전체막을 형성하는 제8 공정과: 상기 유전체막 표면이 둘러쌓이도록 상기 절염낙 상에 플레이트 전극을 형성하는 제9 공정과: 상기 비트라인 연결선 표면이 소정 부분 노출되도록 층간절연막과 제1 불순물영역을 식각하여 비트라인 접촉창을 형성하는 제10공정 및: 상기 비트라인 접촉창을 포함한 층간절연막의 소정 부분에 비트라인을 형성하는 제11 공정을 구비하여 형성되는 것을 특징으로 한다.
상기 공정 결과, 반도체 소자의 고집적화 및 빠른 동작속도를 구현할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 기판에 대하여 수직 방향으로 비트라인을 형성하고, 그 비트라인에 연결된 복수의 활성층에 트랜스퍼 트랜지스터 및 캐패시터가 형성되도록 메모리 셀을 제조하여, 고집적화가 가능하면서도 캐패시터의 정전용량을 증가시킬 수 있고, 빠른 동작특성을 얻을 수 있는 DRAM 셀을 형성코자 한 것으로, 이를 제3도 및 제4(a)도 내지 제4(e)도에 도시된 도면을 참조하여 구체적으로 살펴보면 다음과 같다.
여기서, 제3도는 본발명에 의해 제조된 DRAM 셀 구조를 도시한 단면도를 나타내며, 제4(a)도 내지 제4(e)도는 제3도에 도시된 DRAM 셀 제조방법을 도시한 공정수순도를 나타낸다.
먼저, 제3도에 도시된 단면도를 참조하여 본 발명에 의해 제조된 반도체 소자의 DRAM 셀 구조를 살펴본다.
상기 단면도에 의하면, 본 발명에 의해 제조된 DRAM 셀은 실리콘기판(100) 상에 제1 절연막(102)고, 도전성막으로 이루어진 비트라인 연결선(104)이 순차적으로 형성되어 있고, 상기 비트라인 연결선(104) 상의 소정 부분에는 상기 기판(100)에 대해 수직 방향을 가지도록 도전성막으로 이루어진 원통형의 비트라인(118)이 형성되어 있으며, 상기 비트라인(118) 좌/우측의 비트라인 연결선(104) 상에는 상기 비트라인(118)을 매립하기 위한 제2 절연막(102')이 형성되어 있고, 상기 비트라인(118)에는 수직방향으로 소정 간격을 두고 서로 평행하게 이격되도록 형성된 복수의 활성층(106)이 각각 연결되어 있으면, 상기 복수의 활성층(106) 상의 소정 부분에는 트랜스퍼 트랜지스터의 게이트 전극(108)이 각각 형성되어 있고, 상기 게이트 전극(108) 일측 하부의 상기 활성층(106) 내에는 비트라인(118)과 연결되도록 제1 불순물영역(106a)이 형성되어 있으며, 상기 게이트 전극(108) 다른측 하부의 상기 활성층(106) 내에는 제2 불순영역(106b)이 형성되어 있고, 게이트 전극(108)이 형성되어 있는 상기 복수의 활성층(106) 사이에는 제2 불순물영역(106b)이 소정 부분이 노출되도록 층간절연막(110)이 채워져 있으며, 표면이 노출된 상기 제2 불순물영역(106b)과 층간절연막(110) 상에는 유전체막(114)이 형성되어 있고, 상기 유전체막(114) 상에는 플레이트 전극(116)이 형성된 구조로 이루어져 있음을 알 수 있다.
여기서, 상기 제1 물순물영역(106a)과 제2 불순물영역(106b)은 상기 게이트 전극(108)의 소오스 및 드레인 영역으로 사용되고, 상기 활성층(106)에 형성된 제2 불순물영역(106b)은 캐패시터의 스토리지 노드 전극으로 사영된다.
즉, 본 발명에서 제시된 DRAM 셀은 복수의 활성층(106)에 트랜스퍼 드랜지스터 및 캐패시터가 각각 형성되는 구조를 가지게 된다.
이와 같은 구조를 갖는 DRAM 셀 제조방법을 제4(a)도 내지 제4(e)도에 도시된 공정수순도를 참조하여 구체적으로 살펴보면 다은과 같다.
먼저, 제4(a)도에 도시된 바와 같이 실리콘 기판(100) 상에 제1 절연막(102)을 형성한 뒤, 그 상부에 도전성막 재질의 비트라인 연결선(104)을 형성하고, 상기 비트라인 연결선(104) 상에 이후 형성될 비트라인 매립을 위한 제2 절연막(102')을 형성한 다음, 상기 제2 절연막(102') 상의 소정 부분에 캐패시터의 스토리지 전극으로 사용될 반도체막 재질의 활성층(106)을 형성한다.
그후, 제4(b)에 도시된 바와 같이 상기 활성층(106) 상에 게이트 전극(108)을 서로 소정 간격 이격되도록 형성한 다음, 상기 게이트 전극(108)을 마스크로 물순물을 도우핑(doping)하여 상기 활성층(106) 내에 소오스 및 드레인영역으로서, 제1 및 제2 불순물영역(106a),(106b)을 형성한다. 그 결과, 제1층의 트랜스퍼 트랜지스터 및 스토리지 노드 전극이 형성된다.
이어서, 제4(c)도에 도시된 바와 같이 상기 제1층의 트랜스퍼 트랜지스터 및 스토리지 노드 전극을 포함한 제2 절연막(102') 상에 층간절연막(110)을 형성하고, 상기 층간절연막(110) 상에 제4(b)도에서 실시한 공정을 필요한 만큼 반복 실시한다.
그 결과, 제1층의 트랜스퍼 트랜지스터 및 스토리지 노드 전극을 포함한 층간절연막(110) 상에는 제1층과 동일한 구조를 갖는 제2층의 트랜스퍼 트랜지스터와 스토리지 노드 전극 및 층간절연막(110)이 형성되고, 상기 제2층의 트랜지스터 및 스토리지 노드 전극을 포함한 층간절연막(110) 상에는 제1층과 동일한 구조를 갖는 제3층의 트랜스퍼 트랜스터와 스토리지 노드 전극 및 층간절연막(110)이 형성된다.
이어, 제3층의 트랜스퍼 트랜지스터 및 스토리지 노드 전극 상에 형성된 층간절연막(110) 상의 소정 부분에 감광막 패턴(112)을 형성하고, 이를 마스크로 그 하부의 층간절연막(110)을 식각처리하여, 상기 활성층(106)의 제2 불순물영역(106b) 표면이 소정 부분 노출되도록 한다.
계속해서, 제4(d)도에 도시된 바와 같이 표면이 노출된 상기 제2 불순물영역(106b)과, 층간절연막(110)의 식각면에 유전체막(114)을 형성하고, 상기 유전체막(114) 포면이 둘러쌓이도록 상기 제2 절연막(102) 상에 도전성막 재질이 플레이트 전극(116)을 형성한다.
마지막으로, 제4(e)도에 도시된 바와 같이 상기 게이트 전극(108)사이의 비트라인 연결선(104) 표면이 소정 부분 노출되도록 층간절연막(110)과 제1 불손믈영역(106a)을 식각처리하여 비트라인 접촉창을 형성하고, 상기 비트라인 접촉창을 포함한 층간절연막(110) 상의 소정 부분에 비트라인(118)을 형성하므로써, 본 공정을 완료한다.
그 결과, 스토리지 노드 전극의 여러 면을 캐패시터로 사용할 수 있게 되애 단위 면적당의 정전용량을 그 만큼 증가시킬 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 1) 기판에 대하여 수직방향으로 비트라인을 형성하고, 그 비트라인에 연결된 복수의 활성층에 트랜지스터 및 캐패시터가 형성되도록 메모리 셀을 제조하므로써, 다수의 셀을 동일한 점유면적 내에 형성할 수 있게 되므로, 셀 배열 면적을 줄일 수 있게 되어 소자의 고집적화를 기할 수 있으며, 2)트랜스퍼 트랜지스터 및 캐패시터의 스토리지 노드 전극이 절연막 상에 형성되므로 기존의 경우에 비해 소자 격리를 용이하게 실시할 수 있고, 3) 스토리지 노드 전극의 여러면을 캐패시터로 사용할 수 있어 캐패시터의 단위 면적당 정전용량을 증기시킬 수 있으며, 4) 트랜스퍼 트랜지스터의 소오스/드레인 영역과 스토리지 노드 전극이 동일층 내에 형성되므로 접촉저항에 의한 동작속도의 지연을 방지할 수 있고, 5) 캐패시터의 스토리지 노드 전극이 절연막에 의해 격리되어 기판과의 접합을 형성하기 않으므로 누설전류 성분이 크게 줄어 데이타 보존특성을 향상시킬 수 있게 된다.

Claims (6)

  1. 기판과 : 상기 기판 상에, 상기 기판에 대하여 수직 방향으로 형성된 비트라인과 : 상기 비트라인에 각각 연결되며, 수직방향으로 소정간격을 두고 서로 평행하게 이격되도록 형성된 복수의 활성층과 : 상기복수의 할성층 상에 형성된 복수의 게이트 전극과 : 상기 복수의 게이트 전극 일측 하부의 활성층 내에 각각 형성되며, 비트라인과 연결된 제1 불순물영역과 : 상기 게이트 전극 다른측 하부의 상기 활성층 내에 각각 형성된 제2 불순물영역과 : 상기 제2 불순물영역이 소정 부분 노출되도록 게이트 전극이 형성되어 있는 활성층 사이에 각각 형성된 층간 절연막과 : 표면이 노출된 상기 제2 불순물영역과 층간절연막 상에 형성된 유전체막 및 : 상기 유전체막 상에 형성된 플레이트 전극으로 이루어진 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 비트라인을 도전성막으로 이루이진 것을 특징으로 하는 반도체 소자.
  3. 비트라인 연결선이 형성되어 있는 기판 상에 절연막을 형성하는 제1 공정과 : 상기 절연막 표면이 소정 부분 노출되도록 상기 절연막상에 활성층을 형성하는 제2 공정과 : 상기 활성층 상에 게이트 전극을 형성하는 제3 공정과 : 상기 게이트 마스크고 이온주입을 실시하여 상기 게이트 전극 좌/우측 하부의 활성층 내에 제1 불순물영역 및 제2 불순물영역을 형성하는 제4 공정과 : 상기 게이트 전극과 제1 및 제2 불순물영역을 포함한 절연막 상에 층간절연막을 형성하는 제5 공정과 : 상기 층간절연막 상에 제2 내지 제5 공정을 복수회 실시하는 제6 공정과 : 사진식각공정으로, 상기 제2 불순물영역이 소정 부분 노출되도록 상기 층간절연막을 식각하는 제7 공정과 : 노출된 상기 제2 불순물영역과 층간절연막 상에 유전체막을 형성하는 제8 공정과 : 상기 유전체막 표면이 둘러쌓이도록 상기 절연막 상에 플레이트 전극을 형성하는 제9 공정과 : 상기 비트라인 연결선 표면이 소정 부분 노출되도록 층간절연막과 제1 불순물영역을 식각하여 비트라인 접촉창을 형성하는 제10 공정 및 : 상기 비트라인 접촉창을 포함한 층간절연막 상의 소정 부분에 비트라인을 형성하는 제11 공정을 구비하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서, 상기 비트라인 연결선과 비트라인은 도전성막으로 형성으로하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항에 있어서, 상기 복수의 활성층은 반도체막으로 이루어진 것을 특징으로 하는 반도체 소자.
  6. 제3항에 있어서, 상기 복수의 활성층은 반도체막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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